TW202420465A - 用於形成半導體設備的處理方法和集群工具 - Google Patents

用於形成半導體設備的處理方法和集群工具 Download PDF

Info

Publication number
TW202420465A
TW202420465A TW112124246A TW112124246A TW202420465A TW 202420465 A TW202420465 A TW 202420465A TW 112124246 A TW112124246 A TW 112124246A TW 112124246 A TW112124246 A TW 112124246A TW 202420465 A TW202420465 A TW 202420465A
Authority
TW
Taiwan
Prior art keywords
chamber
etching chamber
processing
cluster tool
etch
Prior art date
Application number
TW112124246A
Other languages
English (en)
Inventor
班傑明 哥倫布
巴拉薩拉瑪年 普蘭薩西哈蘭
樂群 劉
布萊恩K 克爾克派翠克
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202420465A publication Critical patent/TW202420465A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67075Apparatus for fluid treatment for etching for wet etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67742Mechanical parts of transfer devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66439Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/775Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0673Nanowires or nanotubes oriented parallel to a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Robotics (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

描述了半導體設備(例如GAA設備結構)以及用於形成GAA設備結構的處理方法和集群工具。用於形成GAA設備結構的該等集群工具包括第一蝕刻腔室、第二蝕刻腔室和第三蝕刻腔室。該第一蝕刻腔室和該第二蝕刻腔室中的每一者獨立地包括單晶圓腔室或浸泡腔室。該第一蝕刻腔室或該第二蝕刻腔室中的一者或多者可以是濕式蝕刻腔室。在一些實施例中,該第一蝕刻腔室、該第二蝕刻腔室和該第三蝕刻腔室中的至少一者是乾式蝕刻腔室。與傳統的集群工具相比,本文所述的集群工具可以有利地減少清潔過程的數量、清潔操作與處理操作之間的總時間、處理之間的時間變化以及側壁損失變化。

Description

用於形成半導體設備的處理方法和集群工具
本申請案主張2022年8月23日提出的第63/400,221號美國臨時申請案和2022年7月26日提出的第63/392,258號美國臨時申請案的優先權,這些美國臨時申請案的整體揭示內容特此以引用方式納入本文。
本揭示內容的實施例一般涉及半導體設備,更具體地說,涉及環繞式閘極(gate-all-around;GAA)設備結構和用於形成GAA設備結構的處理方法和集群工具。
電晶體是大多數積體電路的關鍵部件。由於電晶體的驅動電流,也就是速度,與電晶體的閘極寬度成正比,因此更快的電晶體通常需要更大的閘極寬度。因此,在電晶體的尺寸與速度之間存在取捨,「鰭式」場效電晶體(finFET)已經被開發出來,以解決具有最大驅動電流和最小尺寸的電晶體的衝突目標。FinFET的特點是有鰭狀通道區域,它大大增加了電晶體的尺寸,而沒有明顯增加電晶體的佔地面積,現在已被應用於許多積體電路。然而,finFET也有自己的缺點。
隨著電晶體設備的特徵尺寸不斷縮小,以實現更大的電路密度和更高的效能,有必要改進電晶體的設備結構,以改進靜電耦合並減少寄生電容和關斷狀態漏電等負面效應。電晶體設備結構的例子包括平面結構、鰭式場效電晶體(FinFET)結構和環繞式閘極(GAA)設備結構。GAA設備結構例如包括幾個晶格匹配的通道,它們以堆疊的配置懸浮並由源極/汲極區域連接。GAA設備結構提供了良好的靜電控制,並且可以在互補金屬氧化物半導體(CMOS)晶圓製造中找到廣泛的應用。
邏輯閘的效能與所用材料的特性以及結構層的厚度和面積有關。然而,隨著一些閘極特性被調整為適應設備的縮放,挑戰也隨之而來。
例如,GAA設備結構形成的每個清潔步驟和每個蝕刻步驟都會導致間隔材料(即內部、外部和側壁間隔材料)的損失。用於形成GAA設備結構的典型製程包括從處理工具移除晶圓,將晶圓裝入前開式晶圓傳送盒(FOUP),使用高架軌道(OHT)系統將FOUP移動到儲料器(儲存FOUP),使用OHT將FOUP移回下一個處理工具,並將晶圓裝入另一個處理工具(即移除-裝載-移動-移回-再裝載序列)。通常情況下,在傳統集群工具中執行的移除-裝載-移動-移回-再裝載序列的每個步驟之前都要執行清潔過程。由於在移除-裝載-移動-移回-再裝載序列的每個步驟之前都執行了清潔過程,因此側壁材料會發生變化。在清潔和/或蝕刻之前沉積額外的側壁材料以試圖補償側壁損失的絕對值和側壁損失的變化,可能會對半導體設備的效能產生負面影響。
因此,需要改進方法和集群工具,以降低半導體設備(如GAA設備結構)形成過程中的側壁損失絕對值和側壁損失變化。
本揭示內容的一個或多個實施例涉及一種用於形成環繞式閘極(GAA)設備的集群工具。該集群工具包括:中央轉運站,被配置為接收基板,並將該基板傳輸進和傳輸出複數個處理腔室,每個處理腔室獨立地連接到該中央轉運站。該複數個處理腔室包括:第一蝕刻腔室,被配置為從複數個虛設閘極的頂表面移除虛設閘極多晶矽層。該複數個虛設閘極是從基板表面在沿著第一方向延伸的複數個鰭片上形成的,以提供沿著與該第一方向交叉的第二方向延伸的複數個溝槽,以曝露該複數個鰭片的一部分,使得該基板表面上的鰭片的一部分被該等虛設閘極覆蓋,並且該等鰭片的一部分被曝露。該等鰭片包括第一材料和第二材料的交替層。該複數個處理腔室包括:第二蝕刻腔室,被配置為移除沉積在該複數個鰭片上的虛設閘極氧化物材料;以及第三蝕刻腔室,被配置為移除該第一材料的相鄰層之間的第二材料的該等層。
本揭示內容的附加實施例涉及一種處理方法。該處理方法包括以下步驟:在第一蝕刻腔室中從複數個虛設閘極的頂表面移除虛設閘極多晶矽層。該複數個虛設閘極是從基板表面在沿著第一方向延伸的複數個鰭片上形成的,以提供沿著與該第一方向交叉的第二方向延伸的複數個溝槽,以曝露該複數個鰭片的一部分,使得該基板表面上的鰭片的一部分被該等虛設閘極覆蓋,並且該等鰭片的一部分被曝露。該等鰭片包括第一材料和第二材料的交替層。該處理方法進一步包括以下步驟:在第二蝕刻腔室中移除沉積在該複數個鰭片上的虛設閘極氧化物材料;以及在第三蝕刻腔室中移除該第一材料的相鄰層之間的第二材料的該等層。
在描述本揭示內容的幾個示例性實施例之前,要理解,本揭示內容不限於以下描述中所闡述的構造或製程步驟的細節。本揭示內容能夠有其他的實施例和以各種方式實行或實現。
如本說明書和所附請求項中所使用的,術語「基板」指的是製程在其上作用的表面或表面部分。本領域的技術人員也將理解,除非上下文另有明確表明,否則對基板的指稱也可以僅指基板的一部分。此外,對沉積和/或形成在基板上的指稱可以意味著裸基板和上面沉積或形成有一個或多個薄膜或特徵的基板。
如本文中所使用的「基板」指的是任何基板或形成於基板上的材料表面,薄膜處理在製造過程期間在該基板或材料表面上執行。例如,取決於應用,可以在上面執行處理的基板表面包括諸如矽、氧化矽、應變矽、絕緣體上矽結構(SOI)、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石和任何其他材料(例如金屬、金屬氮化物、金屬合金和其他導電材料)之類的材料。基板包括但不限於半導體晶圓。基板可以曝露於預處理過程,以對基板表面進行拋光、蝕刻、清潔、還原、氧化、羥基化、退火和/或烘烤。除了直接在基板本身的表面上進行薄膜處理以外,在本揭示內容中,也可以如下面更詳細揭露地將所揭露的任何薄膜處理步驟執行於形成在基板上的底層上,並且術語「基板表面」旨在包括上下文表明的這種底層。因此,例如,如果已經將薄膜/層或部分的薄膜/層沉積到基板表面上,那麼新沉積的薄膜/層的曝露表面就變成基板表面。
電晶體是通常形成於半導體設備上的電路部件或元件。取決於電路設計,除了電容器、電感器、電阻器、二極體、導線或其他元件以外,也將電晶體形成於半導體設備上。一般而言,電晶體包括形成於源極區域與汲極區域之間的閘極。在一個或多個實施例中,源極區域和汲極區域包括基板的摻雜區域,並且展現適合於特定應用的摻雜分佈。閘極定位在通道區域上方,並且包括介於閘極電極與基板中的通道區域之間的閘極介電質。
如本文所使用的,術語「場效電晶體」或「FET」指的是使用電場來控制設備的電氣行為的電晶體。增強模式場效電晶體通常在低溫下顯示出非常高的輸入阻抗。汲極端子與源極端子之間的導電率是由設備中的電場所控制的,該電場是由設備的主體與閘極之間的電壓差所產生的。FET的三個端子是:源極(S),載子藉由源極進入通道;汲極(D),載子藉由汲極離開通道;以及閘極(G),為調變通道導電率的端子。傳統上,將在源極(S)處進入通道的電流指定為I S,將在汲極(D)處進入通道的電流指定為I D。將汲極到源極的電壓指定為V DS。藉由向閘極(G)施加電壓,可以控制在汲極處進入通道的電流(即I D)。
金屬氧化物半導體場效電晶體(MOSFET)是一種場效電晶體(FET)。它具有絕緣的閘極,該閘極的電壓決定設備的導電率。用施加的電壓量來改變導電率的這種能力用於放大或切換電子訊號。MOSFET基於藉由主體電極與閘極電極之間的金屬氧化物半導體(MOS)電容來調變電荷濃度,該閘極電極位在主體上方且藉由閘極介電質層與所有其他設備區域絕緣。與MOS電容器相比,MOSFET包括兩個額外的端子(源極和汲極),每個端子與由主體區域分開的單獨的高度摻雜區域連接。這些區域可以是p型或n型中的任一者,但是它們都是相同的類型,並且與主體區域的類型相反。源極和汲極(與主體不同)是高度摻雜的,由摻雜類型後面的「+」號所表示。
如果MOSFET是n通道或nMOS FET,那麼源極和汲極是n+區域,主體是p區域。如果MOSFET是p通道或pMOS FET,那麼源極和汲極是p+區域,主體是n區域。之所以命名為源極,是因為它是藉由通道流動的電荷載子的來源(對於n通道而言是電子,對於p通道而言是電洞);類似地,汲極是電荷載子離開通道之處。
如本文所使用的,術語「鰭式場效電晶體(FinFET)」指的是建造在基板上的MOSFET電晶體,其中閘極被放置在通道的兩個或三個側面,形成雙閘極或三閘極結構。由於通道區域在基板上形成了「鰭」,所以FinFET設備被賦予了通用名稱「FinFET」。FinFET設備具有快速的切換時間和高的電流密度。
如本文所用,術語「環繞式閘極(GAA)」用來指一種電子設備,例如電晶體,其中閘極材料在所有側面都環繞著通道區域。GAA電晶體的通道區域可以包括奈米線或奈米板、條形通道,或本領域技術人員已知的其他合適的通道配置。
如本文所使用的,術語「奈米線」指的是具有奈米(10 9米)數量級的直徑的奈米結構。也可以將奈米線定義為長度與寬度的比率大於1000。或者,可以將奈米線定義為厚度或直徑限制在數十奈米或更小且長度不限的結構。奈米線用於電晶體和某些雷射應用,並且在一個或多個實施例中是由半導電材料、金屬材料、絕緣材料、超導材料或分子材料製成的。在一個或多個實施例中,奈米線被用在邏輯CPU、GPU、MPU和易失性(例如DRAM)和非易失性(例如NAND)設備的電晶體中。
參考圖式描述了本揭示內容的一個或多個實施例。圖1-7描述了依據本揭示內容的一些實施例的半導體結構的製造階段。
圖1說明了具有頂表面104的基板102。在一些實施例中,基板102可以是塊狀(bulk)半導體基板。如本文所使用的,術語「塊狀半導體基板」指的是一種基板,該基板的全部由半導體材料組成。塊狀半導體基板可以包括任何合適的半導體材料,和/或用於形成半導體結構的半導體材料的組合。例如,半導體層可以包括一種或多種材料,如結晶矽(如Si<100>或Si<111>)、氧化矽、應變矽、矽鍺、摻雜或未摻雜多晶矽、摻雜或未摻雜矽晶圓、圖案化或非圖案化晶圓、摻雜矽、鍺、砷化鎵或其他合適的半導體材料。在一些實施例中,半導體材料是矽(Si)。在一個或多個實施例中,半導體基板102包括半導體材料,例如矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、其他半導體材料,或其任何組合。在一個或多個實施例中,基板102包括矽(Si)、鍺(Ge)、鎵(Ga)、砷(As)或磷(P)中的一者或多者。雖然本文中描述了幾種可以用來形成基板的材料例子,但可以用作上面可以建造無源和有源電子設備(例如電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子設備或任何其他的電子設備)的基礎的任何材料都落在本揭示內容的精神和範圍之內。
在一些實施例中,半導體材料可以是摻雜的材料,如n摻雜的矽(n-Si),或p摻雜的矽(p-Si)。在一些實施例中,可以使用任何合適的製程,如離子植入過程,對基板進行摻雜。
如本文所使用的,術語「n型」指的是藉由在製造期間對固有半導體摻雜電子供體元素來產生的半導體。術語n型來自電子的負電荷。在n型半導體中,電子是多數載子,電洞是少數載子。如本文所使用的,術語「p型」指的是井(或電洞)的正電荷。與n型半導體相反,p型半導體具有比電子濃度更大的電洞濃度。在p型半導體中,電洞是多數載子,電子是少數載子。在一個或多個實施例中,摻雜物選自硼(B)、鎵(Ga)、磷(P)、砷(As)、其他半導體摻雜物中的一者或多者,或上述項目的組合。
例如,圖1所示的設備結構100包括在基板表面104上在沿第一方向111延伸的複數個鰭片140上形成的複數個虛設閘極(dummy gate)200。在GAA設備結構中,該複數個鰭片140包括第一材料120(也稱為通道層)和第二材料130(也稱為犧牲層)的交替層。在一些實施例中,第一材料120的該複數個層和第二材料130的對應的該複數個層包括範圍為2對至250對的晶格匹配材料,包括範圍為3對至100對的晶格匹配材料。
在圖1所示的設備結構的一些實施例中,第一材料120(即該複數個通道層)包括矽(Si),第二材料130(即對應的該複數個犧牲層)包括矽鍺(SiGe)。在一些實施例中,第一材料120(即該複數個通道層)包括矽鍺(SiGe),第二材料130(即對應的該複數個犧牲層)包括矽(Si)。
在一些實施例中,第一材料120的厚度和第二材料130的厚度不同。在一個或多個實施例中,通道層(第一材料120)和犠牲層(第二材料130)的厚度的範圍為約2奈米至約50奈米,約3奈米至約20奈米,或約2奈米至約15奈米。在一些實施例中,犧牲層的平均厚度是在通道層的平均厚度的0.5至2倍之內。
出於描述的目的,所示的實施例顯示了兩個鰭片140。然而,技術人員將認識到,通常有超過兩個的鰭片140。在一個或多個實施例中,GAA設備結構具有三個鰭片140,每個鰭片140由一個溝槽105分割開來;然而,技術人員將認識到,鰭片140的數量可以多於或少於三個。鰭片140具有沿第一方向(也稱為X方向)延伸的長度、沿第二方向(也稱為Y方向)延伸的寬度和沿第三方向(也稱為Z方向)延伸的高度。術語「水平」的使用是指由第一方向和第二方向形成的平面(也稱為X-Y平面)。術語「垂直」的使用是指沿第三方向。術語「水平」和「垂直」用於說明相對的方向性,不應解釋為相對於重力引力的任何特定關係。在一些實施例中,鰭片140的數量是三的倍數。
圖2-4描述了依據本揭示內容的一些實施例的半導體結構的製造階段。圖8說明了依據本揭示內容的實施例的多腔室處理系統(即集群工具400)的例子的示意性俯視圖。圖2-4所示的半導體結構的製造階段可以在圖8所示的集群工具400中執行。圖9說明了處理方法500的過程流程圖。處理方法500可以在圖8所示的集群工具400中對圖2-4所示的半導體結構(包括例如GAA設備結構)使用。
處理方法500包括以下步驟:移除虛設閘極多晶矽150層,以提供沿與第一方向111交叉的第二方向112延伸的複數個溝槽105,以曝露由虛設閘極氧化物材料110覆蓋的該複數個鰭片140的一部分。在一些實施例中,移除虛設閘極多晶矽150是在第一蝕刻腔室中執行的(操作502)。在一些實施例中,移除虛設閘極多晶矽150是藉由在乾式蝕刻腔室中的乾式蝕刻過程執行的。在一些實施例中,移除虛設閘極多晶矽150是藉由在大氣壓力濕式蝕刻腔室中的濕式蝕刻過程執行的。在一些實施例中,大氣濕式蝕刻腔室的使用是使用一個適當連接的裝載閘腔室(load lock chamber)執行的,這允許控制定時以保持濕式蝕刻結果的一致性。
在操作504中,如圖3所示,處理方法500包括以下步驟:移除在移除虛設閘極多晶矽150層時曝露在溝槽105中的虛設閘極氧化物材料110。在一些實施例中,移除虛設閘極氧化物材料110是藉由在乾式蝕刻腔室中的乾式蝕刻過程執行的。在一些實施例中,移除虛設閘極氧化物材料110是藉由在大氣壓力濕式蝕刻腔室中的濕式蝕刻過程來執行的。
圖4顯示了方法500的操作506之後的電子設備。在操作506中,第二材料130的該等層被移除,以曝露第一材料120的奈米線。在一些實施例中,移除第二材料130是在大氣壓力濕式蝕刻腔室中的濕式蝕刻過程中進行的。
移除第二材料130會曝露出內部間隔材料160。在一些實施例中,內部間隔材料包括低κ介電質材料。內部間隔材料可以包括本領域中已知的任何合適的絕緣材料,例如氮化矽、氧化矽、氮氧化矽、碳化矽、碳氮化矽等。在一些實施例中,內部間隔材料的寬度的範圍為1至10奈米,或2至8奈米,或3至7奈米,或4至5奈米。
本文所述的每個處理腔室可以參考圖8中的集群工具400進行描述。包括蝕刻腔室的處理腔室可以包括技術人員已知的任何蝕刻過程。在一些實施例中,蝕刻腔室可以包括電漿過程。在一些實施例中,蝕刻腔室可以包括實質上不含電漿或沒有電漿的過程。以這種方式使用時,「實質上不含電漿」是指製程使用的最多電漿量不會在化學上改變晶圓或其上任何層的性質。
儘管傳統的處理腔室試圖減少時間延遲,但在基於批量處理的傳統技術中,數小時的延遲是不可避免的,在批量處理中,會在每個工具處處理多個基板,然後將其傳輸到後續的工具。每次在後續的處理步驟之前儲存基板時,都需要進行清潔步驟。每個清潔步驟都會帶來設備側壁厚度的變化和側壁材料的損失。因此, 異位ex situ)濕式清潔所產生的結構無法具有依據本揭示內容的實施例的減少的絕對變化和/或側壁損失變化以及污染位準。
為了減少側壁厚度的整體變化性,並將損失降到最低,已經開發了一種包括至少一個濕式蝕刻過程的 原位in situ)製程。在一些實施例中,第一蝕刻腔室和第二蝕刻腔室中的每一者獨立地包括單晶圓腔室或浸泡腔室(immersion chamber)。在一些實施例中,第一蝕刻腔室或第二蝕刻腔室中的一者或多者是濕式蝕刻腔室。
在一些實施例中,第一蝕刻腔室或第二蝕刻腔室中的一者或多者包括保持在大氣壓力下的單晶圓濕式蝕刻腔室。以這種方式使用時,大氣壓力包括範圍為500托至1000托的壓力。
供本揭示內容的實施例使用的乾式蝕刻腔室和濕式蝕刻腔室可以是單晶圓腔室、批量處理腔室或單晶圓腔室堆疊。濕式蝕刻腔室包括單晶圓腔室或浸泡腔室。在一些實施例中,第一蝕刻腔室包括單晶圓濕式蝕刻腔室。在一些實施例中,第二蝕刻腔室包括單晶圓濕式蝕刻腔室。在一些實施例中,第一蝕刻腔室或第二蝕刻腔室中的一者或多者包括複數個堆疊的單晶圓濕式蝕刻腔室。
當將基板傳輸到或傳輸出濕式蝕刻腔室時,會發生真空中斷。例如,如果第一蝕刻腔室是乾式蝕刻腔室,第二蝕刻腔室是濕式蝕刻腔室,那麼在將基板從第一蝕刻腔室傳輸到第二蝕刻腔室時,就會發生真空中斷。在不旨在被理論束縛的情況下,據信,在傳輸基板之間(通常包括其間執行的清潔過程)在集群工具中出現真空中斷,會導致側壁損失發生變化。
每個單晶圓濕式蝕刻腔室可以與複數個化學輸送系統流體耦合。在一些實施例中,每個單晶圓濕式蝕刻腔室都與一個不同的化學輸送系統耦合。在一些實施例中,該複數個單晶圓濕式蝕刻腔室可以相互垂直堆疊。在一些實施例中,該複數個單晶圓濕式蝕刻腔室可以允許在每個腔室中執行個別的製程,也可以允許同時處理多個基板。在一些實施例中,該複數個單晶圓濕式蝕刻腔室包括2、3、4、5或6個彼此垂直堆疊的單晶圓濕式蝕刻腔室。該複數個單晶圓濕式蝕刻腔室可以相互堆疊,其方式使得傳輸機器人412、413、414中的任一者都將能夠進入該複數個單晶圓濕式蝕刻腔室。此外,由於濕式清潔腔室可以以一定的角度進入,而不是只藉由直行輸送(straight-on delivery),所以這些腔室可以很容易地被前面描述的不同的傳輸機器人412、413、414進入,而不需要對傳輸機器人412、413、414進行額外的修改。
在當第一蝕刻腔室為濕式蝕刻腔室的實施例中,從該複數個虛設閘極的頂表面移除虛設閘極多晶矽層包括以下一個或多個步驟:用包括氟的第一化學物清潔基板表面;用包括強鹼銨的第二化學物清潔基板表面;或用包括氯的第三化學物清潔基板表面。
在一些實施例中,操作502用包括任何合適的含氟化合物的第一化學物清潔基板表面。合適的含氟蝕刻劑包括但不限於氫氟酸(HF)或1:100的稀釋HF蝕刻溶液。在一些實施例中,操作504用包括強鹼的第二化學物清潔基板表面。合適的強鹼包括但不限於:氫氧化銨(NH 4OH)、四甲基氫氧化銨(tetramethylammonium hydroxide)或四乙基氫氧化銨(tetraethylammonium hydroxide)。在一些實施例中,操作506用包括任何合適的含氯化合物的第三化學物清潔基板表面。合適的含氯蝕刻劑包括但不限於鹽酸(HCl)。
在當第二蝕刻腔室為濕式蝕刻腔室的實施例中,從該複數個鰭片移除虛設閘極氧化物材料包括以下一個或多個步驟:用包括氟的第一化學物清潔基板表面;用包括液體氫氧化銨或強鹼的第二化學物清潔基板表面;或用包括氯的第三化學物清潔基板表面。
在使用浸泡腔室(例如,批量處理腔室)的實施例中,晶圓可以藉由「步進樑(walking beam)」機構穿過批量處理腔室(batch chamber)。在不旨在被任何特定理論束縛的情況下,步進樑機構包括一個結構,該結構被配置為提升複數個晶圓,然後將該複數個晶圓一起移動到下一個所需的位置。在使用批量處理腔室的其他實施例中,可以使用「拾放(pick and place)」,從而允許批量處理浸泡腔室利用需要集群工具的標準每腔室(per-chamber)吞吐量的數倍的化學曝露。換句話說,在使用批量處理浸泡腔室的實施例中,可以重複與在單晶圓腔室中執行的製程類似的製程,以處理複數個晶圓。
在一些實施例中,第一蝕刻腔室、第二蝕刻腔室或第三蝕刻腔室中的至少一者是乾式蝕刻腔室。
在一些實施例中,第一蝕刻腔室是乾式蝕刻腔室,第二蝕刻腔室是乾式蝕刻腔室,第三蝕刻腔室是乾式蝕刻腔室。在一些實施例中,第一蝕刻腔室是濕式蝕刻腔室,第二蝕刻腔室是乾式蝕刻腔室,第三蝕刻腔室是乾式蝕刻腔室。在一些實施例中,第一蝕刻腔室是濕式蝕刻腔室,第二蝕刻腔室是濕式蝕刻腔室,第三蝕刻腔室是乾式蝕刻腔室。
本揭示內容的實施例提供消除了至少1、2、3、4或5個清潔步驟的方法和裝置。在一些實施例中,在移除虛設閘極多晶矽與移除虛設閘極氧化物材料之間,基板不經受清潔過程。本揭示內容的一些實施例在操作502、504、506之間總共使用1、2或3個清潔步驟。本揭示內容的一些實施例在操作502之前有一個清潔步驟,在操作504、506之前沒有進一步的清潔步驟。
在一些實施例中,用於移除第一材料的相鄰層之間的第二材料的該等層的操作506包括清潔基板表面。
處理方法500可選地包括以下一個或多個步驟:在第四處理腔室中在第一材料120的每個層上形成薄氧化物層125(操作508),如圖5所示;在第五處理腔室中在薄氧化物層125上形成高κ金屬氧化物層250(操作510),如圖6所示;或者在第六處理腔室中在高κ金屬氧化物層250上形成金屬氮化物層300(操作512),如圖7所示。
在一些實施例中,在操作508中,在第一材料120的每個層上沉積薄氧化物層125。薄氧化物層125可以使用傳統的化學氣相沉積(CVD)方法(例如,電漿增強化學氣相沉積(PECVD)或低壓化學氣相沉積(LPCVD))或藉由傳統的原子層沉積(ALD)方法(例如,經由熱過程或電漿增強過程)進行沉積。在一些實施例中,薄氧化物層125可以藉由將第一材料120的每個層曝露於臭氧和水來形成。在第一材料120的每個層曝露於臭氧和水的實施例中,薄氧化物層125生長在第一材料120的每個層上並包裹這些層。
在一個或多個實施例中,薄氧化物層125是由任何合適的介電質材料所形成的,例如但不限於未摻雜的氧化矽、摻雜的氧化矽、氮化矽和氮氧化矽。
關於操作510,高κ金屬氧化物層250包括技術人員已知的任何合適的高κ金屬氧化物材料。在一些實施例中,高κ金屬氧化物層250包括氧化鉿(HfOx)。
關於操作512,金屬氮化物層300包括技術人員已知的任何合適的金屬氮化物。在一些實施例中,金屬氮化物層300包括氮化鈦(TiN)。
處理方法500可以在圖8所示的集群工具400中對圖2-4所示的半導體結構(包括例如GAA設備結構)使用。
集群工具400一般包括工廠介面402,裝載閘腔室404、406,具有相應傳輸機器人412、413、414的傳輸腔室408、410,固持腔室(holding chamber)416、418,以及複數個處理腔室420、422、424、426、428、430、485、485。傳輸腔室408、410(其可以稱為「中央轉運站」)被配置為接收基板,並藉由它們相應的傳輸機器人413、414將基板傳輸進和傳輸出該複數個處理腔室420、422、424、426、428、430、485、485。該複數個處理腔室420、422、424、426、428、430中的每一者都獨立地與中央轉運站408、410、487連接。
在一些實施例中,傳輸機器人412被配置為在工廠介面402、濕式蝕刻腔室484和裝載閘腔室404、406之間移動基板。濕式蝕刻腔室484可以與化學物供應系統485連接。所示的傳輸機器人412、濕式蝕刻腔室484和化學物供應系統485的放置只是一種可能配置的例子,不應被視為對本揭示內容的範圍的限制。在一些實施例中,集群工具包括機器人,它被配置為在真空環境與大氣壓濕環境之間移動基板,包括在真空環境與大氣環境之間使用合適的裝載閘腔室。在一些實施例中,腔室484、485都是濕式蝕刻腔室,並且化學物供應系統與一個或兩個腔室相連接。
如本文所詳述的,集群工具400中的晶圓可以在各種腔室中進行處理和在各種腔室之間進行傳輸,而不會將晶圓曝露於集群工具400外部的周圍環境(例如,大氣周圍環境,如可能存在於工廠中的大氣周圍環境)。例如,晶圓可以在低壓(例如,小於或等於約300托)或真空環境下在各種腔室中進行處理和在各種腔室之間進行傳輸,而不會在集群工具400中在晶圓上執行的各種製程之間中斷低壓或真空環境。在一些實施例中,當將晶圓從裝載閘腔室傳輸到濕式蝕刻腔室時,低壓或真空環境被中斷。在不旨在被任何特定理論束縛的情況下,中斷低壓或真空環境將晶圓從裝載閘腔室傳輸到濕式蝕刻腔室是一種控制良好的真空中斷,不會對被處理的晶圓產生負面影響。因此,集群工具400可以為晶圓的一些處理提供一個整合的解決方案。
在圖8所示的例子中,工廠介面402包括對接站440和工廠介面機器人442,以促進晶圓的傳輸。對接站440被配置為接受一個或多個前開式晶圓傳送盒(FOUP)444。在一些例子中,每個工廠介面機器人442一般包括一個設置在相應工廠介面機器人442一端的刀片448,該刀片被配置為將晶圓從工廠介面402傳輸到裝載閘腔室404、406。
裝載閘腔室404、406有相應的端口450、452與工廠介面402耦合,並且有相應的端口454、456與傳輸腔室408耦合。傳輸腔室408進一步有相應的端口458、460與固持腔室416、418耦合,並有相應的端口462、464與處理腔室420、422耦合。同樣,傳輸腔室410有相應的端口466、468與固持腔室416、418耦合,並有相應的端口470、472、474、476與處理腔室424、426、428、430耦合。端口454、456、458、460、462、464、466、468、470、472、474、476可以是例如具有狹縫閥的狹縫閥開口,這些狹縫閥用於藉由傳輸機器人412、413、414將晶圓穿過該等狹縫閥,並用於在相應的腔室之間提供密封,以防止氣體在相應的腔室之間通過。一般來說,任何端口的開啟都是為了通過其中傳輸晶圓。否則端口關閉。
裝載閘腔室404、406,傳輸腔室408、410,固持腔室416、418,以及處理腔室420、422、424、426、428、430可以與氣體和壓力控制系統(未具體示出)流體耦合。氣體和壓力控制系統可以包括與各種腔室流體耦合的一個或多個氣體泵(如渦輪泵、低溫泵、初級泵)、氣體源、各種閥門和導管。在操作中,工廠介面機器人142藉由端口450或452將晶圓從FOUP 444傳輸到裝載閘腔室404或406。然後,氣體和壓力控制系統對裝載閘腔室404或406進行抽氣。氣體和壓力控制系統進一步使傳輸腔室408、410和固持腔室416、418保持有一個內部低壓或真空的環境(它可以包括惰性氣體)。因此,對裝載閘腔室404或406進行抽氣有利於在例如工廠介面402的大氣環境與傳輸腔室408的低壓或真空環境之間傳遞晶圓。
傳輸機器人412能夠藉由端口483或486將晶圓從裝載閘腔室404或406傳輸到傳輸腔室487中。然後,傳輸機器人412能夠藉由相應的端口483、486將晶圓傳輸到處理腔室484、485中的任一者和/或在處理腔室484、485中的任一者之間傳輸以進行處理,並傳輸回對接站440進行固持以等待進一步傳輸。
傳輸機器人413能夠藉由端口454或456將晶圓從裝載閘腔室404或406傳輸到傳輸腔室408中。然後,傳輸機器人413能夠藉由相應的端口462、464將晶圓傳輸到處理腔室420、422中的任一者和/或在處理腔室420、422中的任一者之間傳輸以進行處理,並藉由相應的端口458、460將晶圓傳輸到固持腔室416、418中的任一者和/或在固持腔室416、418中的任一者之間傳輸以進行固持,以等待進一步傳輸。同樣,傳輸機器人414能夠藉由端口466或468接取固持腔室416或418中的晶圓,並且能夠藉由相應的端口470、472、474、476將晶圓傳輸到處理腔室424、426、428、430中的任一者和/或在處理腔室424、426、428、430中的任一者之間傳輸以進行處理,和藉由相應的端口466、468將晶圓傳輸到固持腔室416、418中的任一者和/或在固持腔室416、418中的任一者之間傳輸以進行固持,以等待進一步傳輸。在各種腔室內和各種腔室之間的傳輸和固持晶圓可以在氣體和壓力控制系統提供的低壓或真空環境中進行。
本揭示內容的實施例有利地提供了一種減少清潔步驟數量的整合集群工具400。換句話說,整合集群工具400有利地避免了傳統集群工具中存在的步驟,包括但不限於:按順序從處理工具移除晶圓,將晶圓裝載到FOUP中,使用高架軌道(OHT)系統將FOUP移動到儲料器(儲存FOUP),使用OHT將FOUP移回下一個處理工具,將晶圓裝載到處理工具中,然後恢復製程(即移除-裝載-移動-移回-再裝載序列)。在傳統的集群工具中執行的移除-裝載-移動-移回-再裝載序列的每個步驟中,都會引起側壁材料的變化。在不旨在被任何特定理論束縛的情況下,據信,側壁損失的變化是由每個後續的清潔步驟和每個後續的蝕刻步驟引起的。在傳統的移除-裝載-移動-移回-再裝載序列中的每個步驟之後,會執行一個或多個後續的清潔步驟或蝕刻步驟。技術人員會認識到,側壁損失的變化對半導體設備的效能有負面影響。
在特定的實施例中,由於整合集群工具400中不包括移除-裝載-移動-移回-再裝載序列的步驟,所以避免了一些可能引入側壁材料變化的步驟。在具體的實施例中,與實施移除-裝載-移動-移回-再裝載序列的步驟的傳統集群工具相比,整合集群400中的清潔步驟少了1至5個。
在具體的實施例中,與實施移除-裝載-移動-移回-再裝載序列的步驟的傳統集群工具相比,整合集群400中至少減少4個清潔步驟,包括至少減少3個清潔步驟,至少減少2個清潔步驟,或至少減少1個清潔步驟。
整合集群工具400有利地降低了側壁損失的絕對值和側壁損失的變化。在不旨在被任何特定理論束縛的情況下,所需的預清潔次數減少會導致針對側壁厚度的補償沉積量減少,並且由於引入側壁損失變化的預清潔次數減少,整合集群工具400中的側壁損失變化也會減少。整合集群工具400有利地減少了清潔操作與處理操作之間的總時間,以及處理之間的時間變化。
在一個或多個具體的實施例中,與傳統的處理腔室和集群工具相比,整合集群工具400減少了環繞式閘極(GAA)設備中的間隔材料損失。在第一蝕刻腔室或第二蝕刻腔室中的一者或多者是濕式蝕刻腔室而第三蝕刻腔室是乾式蝕刻腔室的一些實施例中,與其他集群工具相比,整合集群工具400減少了半導體設備(例如,GAA設備)上沉積的膜的側壁損失的變化。
處理腔室420、422、424、426、428、430可以是用於處理晶圓的任何適當的腔室。在一些實施例中,處理腔室420是第一蝕刻腔室,被配置為從複數個虛設閘極的頂表面移除虛設閘極多晶矽層。在一些實施例中,處理腔室422是第二蝕刻腔室,它被配置為移除沉積在該複數個鰭片上的虛設閘極氧化物材料。在一些實施例中,處理腔室424是第三蝕刻腔室,它被配置用於移除沉積在該複數個鰭片上的第二材料的該等層。
處理腔室426、428、430可以分別是:第四處理腔室,被配置為在第一材料的每個層上形成薄氧化物層;第五處理腔室,被配置為在薄氧化物層上沉積高κ金屬氧化物層;或第六處理腔室,被配置為在高κ金屬氧化物層上沉積金屬氮化物層。
系統控制器490與集群工具400耦合,用於控制集群工具400或其部件。例如,系統控制器490可以使用對集群工具400的腔室404、406、408、416、418、410、420、422、424、426、428、430的直接控制或藉由控制與腔室404、406、408、416、418、410、420、422、424、426、428、430相關聯的控制器來控制集群工具400的操作。在操作中,系統控制器490能夠從相應的腔室進行資料收集和反饋以協調集群工具400的效能。
系統控制器490一般包括中央處理單元(CPU)492、記憶體494和支援電路496。CPU 492可以是可以用於工業環境的任何形式的通用處理器的其中之一。記憶體494或非暫時性電腦可讀取媒體可以被CPU 492存取,並且可以是一種或多種記憶體,例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟、硬碟或任何其他形式的本端或遠端數位儲存器。支援電路496與CPU 492耦合,並且可以包括快取、時脈電路、輸入/輸出子系統、電源供應器和類似物。本文所揭露的各種方法一般可以在CPU 492的控制下,藉由CPU 492執行作為例如軟體常式儲存在記憶體494(或特定製程腔室的記憶體)中的電腦指令代碼來實現。當電腦指令代碼由CPU 492執行時,CPU 492控制各腔室依照各種方法執行製程。
在一些實施例中,系統控制器490被配置為在以下步驟之前執行清潔過程:在第一蝕刻腔室中從複數個虛設閘極的頂表面移除虛設閘極多晶矽層;在第二蝕刻腔室中移除沉積在該複數個鰭片上的虛設閘極氧化物材料;以及在第三蝕刻腔室中移除第一材料的相鄰層之間的第二材料的該等層。
其他處理系統可以採用其他配置。例如,可以將更多或更少的處理腔室與傳輸裝置相耦合。在所示的例子中,傳輸裝置包括傳輸腔室408、410和固持腔室416、418。在其他例子中,更多或更少的傳輸腔室(例如,一個傳輸腔室)和/或更多或更少的固持腔室(例如,沒有固持腔室)可以被實施為處理系統中的傳輸裝置。
處理方法500可選地包括以下一個或多個步驟:在第四處理腔室中在第一材料的每個層上形成薄氧化物層(操作508);在第五處理腔室中在薄氧化物層上形成高κ金屬氧化物層(操作510);或者在第六處理腔室中在高κ金屬氧化物層上形成金屬氮化物層(操作512)。可選的操作508、510、512可以在處理腔室426、428、430中的一者或多者中執行。
一個或多個實施例涉及一種包括指令的非暫時性電腦可讀取媒體,該等指令當被集群工具400的系統控制器490執行時,使集群工具400執行處理方法500的操作。在一些實施例中,系統控制器490使群集工具400執行以下操作:在第一蝕刻腔室中從複數個虛設閘極的頂表面移除虛設閘極多晶矽層(操作502);在第二蝕刻腔室中移除沉積在該複數個鰭片上的虛設閘極氧化物材料(操作504);以及在第三蝕刻腔室中移除第一材料的相鄰層之間的第二材料的該等層(操作506);以及以下可選的一個或多個操作:在第四處理腔室中在第一材料的每個層上形成薄氧化物層(操作508);在第五處理腔室中在薄氧化物層上形成高κ金屬氧化物層(操作510);或者在第六處理腔室中在高κ金屬氧化物層上形成金屬氮化物層(操作512)。
為了便於描述,本文可以使用空間上的相對術語,如「下方(beneath/below)」、「下部」、「上方」、「上部」等,來描述如圖所示的一個元素或特徵與另一個(些)元素或特徵的關係。將理解,除了圖中描述的定向以外,這些空間上的相對術語還旨在包含設備在使用或操作中的不同定向。例如,如果圖中的設備被翻轉,那麼被描述為在其他元素或特徵「下方(below/beneath)」的元素會被定向在這些其他元素或特徵「上方」。因此,示例性術語「下方」可以包含上方和下方兩個定向。該設備可以有其他定向(旋轉90度或其他定向),本文使用的空間上相對的描述語可以被相應地解釋。
整個本說明書內提到的「一個(one)實施例」、「某些實施例」、「一個或多個實施例」或「一個(a)實施例」意味著,與該實施例結合描述的特定特徵、結構或特性被包括在本揭示內容的至少一個實施例中。因此,整個本說明書內各種地方中諸如「在一個或多個實施例中」、「在某些實施例中」、「在一個(one)實施例中」、或「在一個(a)實施例中」之類的語句的出現不一定是指本揭示內容的同一實施例。並且,可以在一個或多個實施例中以任何合適的方式組合特定的特徵、結構、材料或特性。
雖然已經參考特定的實施例來描述本文中的揭示內容,但本領域的技術人員將瞭解,所述的實施例僅是在說明本揭示內容的原理和應用。本領域的技術人員將理解,可以在不偏離本揭示內容的精神和範圍的情況下對本揭示內容的方法和裝置作出各種修改和變化。因此,本揭示內容可以包括所附請求項和它們等效物的範圍內的修改和變化。
100:設備結構 102:基板 104:表面 105:溝槽 110:虛設閘極氧化物材料 111:方向 112:方向 120:材料 125:薄氧化物層 130:材料 140:鰭片 160:內部間隔材料 200:虛設閘極 250:高κ金屬氧化物層 300:金屬氮化物層 402:工廠介面 404:裝載閘腔室 406:裝載閘腔室 408:傳輸腔室 410:傳輸腔室 412:傳輸機器人 413:傳輸機器人 414:傳輸機器人 416:固持腔室 418:固持腔室 420:處理腔室 422:處理腔室 424:處理腔室 426:處理腔室 428:處理腔室 430:處理腔室 440:對接站 442:工廠介面機器人 444:前開式晶圓傳送盒 448:刀片 450:端口 452:端口 454:端口 456:端口 458:端口 460:端口 462:端口 464:端口 466:端口 468:端口 470:端口 472:端口 474:端口 476:端口 483:端口 484:處理腔室 485:處理腔室 486:端口 487:傳輸腔室 490:系統控制器 492:中央處理單元(CPU) 494:記憶體 496:支援電路 500:處理方法 502:操作 504:操作 506:操作 508:操作 510:操作 512:操作
為了能夠詳細理解本揭示內容的上述特徵,可以藉由參考實施例獲得上文簡要概述的本揭示內容的更詳細的描述,其中一些實施例在附圖中得到說明。然而,要注意,附圖僅示出本揭示內容的典型實施例,因此不要將該等附圖視為對本揭示內容的範圍的限制,因為本揭示內容可以接受其他同等有效的實施例。
圖1-7示出了依據一個或多個實施例的半導體設備的一部分的橫截面示意圖;
圖8是依據一個或多個實施例的多腔室處理系統的例子的示意性俯視圖;以及
圖9說明了依據一個或多個實施例的處理方法的過程流程圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
402:工廠介面
404:裝載閘腔室
406:裝載閘腔室
408:傳輸腔室
410:傳輸腔室
412:傳輸機器人
413:傳輸機器人
414:傳輸機器人
416:固持腔室
418:固持腔室
420:處理腔室
422:處理腔室
424:處理腔室
426:處理腔室
428:處理腔室
430:處理腔室
440:對接站
442:工廠介面機器人
444:前開式晶圓傳送盒
448:刀片
450:端口
452:端口
454:端口
456:端口
458:端口
460:端口
462:端口
464:端口
466:端口
468:端口
470:端口
472:端口
474:端口
476:端口
483:端口
484:處理腔室
485:處理腔室
486:端口
487:傳輸腔室
490:系統控制器
492:中央處理單元(CPU)
494:記憶體
496:支援電路

Claims (20)

  1. 一種用於形成一環繞式閘極(GAA)設備的集群工具,該集群工具包括: 一中央轉運站,被配置為接收一基板,並將該基板傳輸進和傳輸出複數個處理腔室,每個處理腔室獨立地連接到該中央轉運站,該複數個處理腔室包括: 一第一蝕刻腔室,被配置為從一虛設閘極氧化物層移除一虛設閘極多晶矽層,其中該虛設閘極氧化物層設置在該基板上的一鰭片上,其中該鰭片包括一第一材料和一第二材料的交替層,其中該第一材料與該第二材料不同; 一第二蝕刻腔室,被配置為移除該虛設閘極氧化物層;以及 一第三蝕刻腔室,被配置為移除該第二材料的該等層中的每一者。
  2. 如請求項1所述的集群工具,其中該第一材料和該第二材料包括矽或矽鍺。
  3. 如請求項1所述的集群工具,其中該第一蝕刻腔室和該第二蝕刻腔室中的每一者獨立地包括一單晶圓腔室或一浸泡腔室。
  4. 如請求項1所述的集群工具,其中該第一蝕刻腔室、該第二蝕刻腔室和該第三蝕刻腔室中的至少一者是一乾式蝕刻腔室。
  5. 如請求項2所述的集群工具,其中該第一蝕刻腔室或該第二蝕刻腔室中的一者或多者是一濕式蝕刻腔室。
  6. 如請求項3所述的集群工具,其中該第一蝕刻腔室是一乾式蝕刻腔室,該第二蝕刻腔室是一乾式蝕刻腔室,該第三蝕刻腔室是一乾式蝕刻腔室。
  7. 如請求項2所述的集群工具,其中該第一蝕刻腔室是一濕式蝕刻腔室,該第二蝕刻腔室是一乾式蝕刻腔室,該第三蝕刻腔室是一乾式蝕刻腔室。
  8. 如請求項2所述的集群工具,其中該第一蝕刻腔室是一濕式蝕刻腔室,該第二蝕刻腔室是一濕式蝕刻腔室,該第三蝕刻腔室是一乾式蝕刻腔室。
  9. 如請求項4所述的集群工具,其中該第一蝕刻腔室或該第二蝕刻腔室中的一者或多者包括複數個堆疊的單晶圓濕式蝕刻腔室。
  10. 如請求項1所述的集群工具,其中該複數個處理腔室進一步包括: 一第四處理腔室,被配置為在該第一材料的該等層中的每一者上形成一薄氧化物層; 一第五處理腔室,被配置為在該薄氧化物層上沉積一高κ金屬氧化物層;以及 一第六處理腔室,被配置為在該高κ金屬氧化物層上沉積一金屬氮化物層。
  11. 如請求項9所述的集群工具,其中該金屬氮化物層包括氮化鈦(TiN)。
  12. 一種用於形成一環繞式閘極(GAA)設備的處理方法,該方法包括以下步驟: 在一第一蝕刻腔室中從一虛設閘極氧化物層移除一虛設閘極多晶矽層,其中該虛設閘極氧化物層設置在該基板上的一鰭片上,其中該鰭片包括一第一材料和一第二材料的交替層,其中該第一材料與該第二材料不同; 在一第二蝕刻腔室中移除該虛設閘極氧化物層;以及 在一第三蝕刻腔室中移除該第二材料的該等層,其中該第一蝕刻腔室、該第二蝕刻腔室和該第三蝕刻腔室在一集群工具中。
  13. 如請求項12所述的處理方法,其中該第一材料和該第二材料包括矽或矽鍺。
  14. 如請求項12所述的處理方法,其中該第一蝕刻腔室和該第二蝕刻腔室中的每一者獨立地包括一單晶圓腔室或一浸泡腔室。
  15. 如請求項12所述的處理方法,其中該第一蝕刻腔室、該第二蝕刻腔室和該第三蝕刻腔室中的至少一者是一乾式蝕刻腔室。
  16. 如請求項14所述的處理方法,其中該第一蝕刻腔室或該第二蝕刻腔室中的一者或多者是一濕式蝕刻腔室。
  17. 如請求項16所述的處理方法,其中該第一蝕刻腔室或該第二蝕刻腔室中的一者或多者包括複數個堆疊的單晶圓濕式蝕刻腔室。
  18. 如請求項12所述的處理方法,其中該集群工具進一步包括以下步驟中的一者或多者: 在一第四處理腔室中在該第一材料的該等層中的每一者上形成一薄氧化物層; 在一第五處理腔室中在該薄氧化物層上形成一高κ金屬氧化物層;或者 在一第六處理腔室中在該高κ金屬氧化物層上形成一金屬氮化物層。
  19. 如請求項18所述的處理方法,其中該金屬氮化物層包括氮化鈦(TiN)。
  20. 一種用於形成複數個環繞式閘極(GAA)設備的集群工具,該集群工具包括: 一中央轉運站,被配置為接收一基板,並將該基板傳輸進和傳輸出複數個處理腔室,每個處理腔室獨立地連接到該中央轉運站,該複數個處理腔室包括: 一第一蝕刻腔室,被配置為從複數個虛設閘極氧化物層移除複數個虛設閘極多晶矽層,其中該複數個虛設閘極氧化物層中的每一者設置在該基板上的複數個鰭片上,其中該複數個鰭片中的每一者包括一第一材料和一第二材料的交替層,其中該第一材料與該第二材料不同,並且該第一材料和該第二材料包括矽或矽鍺; 一第二蝕刻腔室,被配置為移除該複數個虛設閘極氧化物層;以及 一第三蝕刻腔室,被配置為移除該第二材料的該等層中的每一者,其中: 該第一蝕刻腔室和該第二蝕刻腔室中的至少一者是一濕式蝕刻腔室,並且該第三蝕刻腔室是一乾式蝕刻腔室。
TW112124246A 2022-07-26 2023-06-29 用於形成半導體設備的處理方法和集群工具 TW202420465A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263392258P 2022-07-26 2022-07-26
US63/392,258 2022-07-26
US202263400221P 2022-08-23 2022-08-23
US63/400,221 2022-08-23

Publications (1)

Publication Number Publication Date
TW202420465A true TW202420465A (zh) 2024-05-16

Family

ID=89664791

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112124246A TW202420465A (zh) 2022-07-26 2023-06-29 用於形成半導體設備的處理方法和集群工具

Country Status (4)

Country Link
US (1) US20240038553A1 (zh)
KR (1) KR20240015016A (zh)
TW (1) TW202420465A (zh)
WO (1) WO2024025945A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861722B2 (en) * 2018-11-13 2020-12-08 Applied Materials, Inc. Integrated semiconductor processing
EP3653568B1 (en) * 2018-11-14 2022-10-19 IMEC vzw A method for forming a semiconductor device comprising nanowire field-effect transistors
US11282935B2 (en) * 2019-09-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around device with protective dielectric layer and method of forming the same
TW202230452A (zh) * 2020-08-02 2022-08-01 美商應用材料股份有限公司 用於環繞式閘極奈米片輸出入裝置之共形氧化
US20220123123A1 (en) * 2020-10-20 2022-04-21 Applied Materials, Inc. Formation of gate all around device

Also Published As

Publication number Publication date
WO2024025945A1 (en) 2024-02-01
US20240038553A1 (en) 2024-02-01
KR20240015016A (ko) 2024-02-02

Similar Documents

Publication Publication Date Title
JP7559202B2 (ja) ゲートオールアラウンドトランジスタのための選択的シリコンエッチング
JP2024102121A (ja) 水平ゲートオールアラウンド(hGAA)ナノワイヤ及びナノスラブトランジスタ
US20220037529A1 (en) Conformal oxidation for gate all around nanosheet i/o device
JP7545583B2 (ja) ゲートオールアラウンドデバイスの形成
US20240038553A1 (en) Processing methods and cluster tools for forming semiconductor devices
US20240234531A1 (en) Inner spacer liner for gate-all-around device
US20240234544A1 (en) Inner spacer liner for gate-all-around device
US20240194757A1 (en) Multilayer inner spacer for gate-all-around device
US20240321584A1 (en) Selective oxidation processes for gate-all-around transistors
US20230040606A1 (en) Template for nanosheet source drain formation with bottom dielectric
US20230067331A1 (en) Source drain formation in gate all around transistor
US20240014214A1 (en) INTEGRATING STRAIN SiGe CHANNEL PMOS FOR GAA CMOS TECHNOLOGY
TW202435321A (zh) 用於全環繞式閘極裝置的內間隔襯墊
TW202433606A (zh) 用於環繞式閘極元件之多層內部間隔物
TW202247463A (zh) 具全空乏矽晶絕緣體之環繞式閘極元件
TW202418406A (zh) 用於金屬源極/汲極水平環繞式閘極架構之犧牲源極/汲極