TW202247463A - 具全空乏矽晶絕緣體之環繞式閘極元件 - Google Patents

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艾爾梅蒂 巴吉吉
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Abstract

茲描述水平環繞式閘極元件及製造其之方法。hGAA元件包含全空乏矽晶絕緣體(FD-SOI)，所述全空乏矽晶絕緣體(FD-SOI)位於與hGAA相同的佔位面積中之通道層下方。FD-SOI的埋入式介電絕緣層包含氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)及高k材料中之一或多者，且埋入式介電絕緣層具有在從0 nm至10 nm的範圍中之厚度。

Description

具全空乏矽晶絕緣體之環繞式閘極元件
一般而言，本揭示內容之實施例與半導體元件有關。更具體而言，本揭示內容之實施例涉及環繞式閘極(GAA)元件及其製造方法，其中該元件內具有全空乏矽晶絕緣體(fully-depleted silicon-on-insulator; FD-SOI)電晶體。
電晶體是大多數積體電路之關鍵組件。由於電晶體的驅動電流及其所致之速度與電晶體的閘極寬度成正比，因此較快的電晶體通常需要更大的閘極寬度。因此，需要在電晶體尺寸與速度之間權衡，且已開發「鰭式」場效應電晶體(FinFET)以解決具有最大驅動電流和最小尺寸之電晶體的矛盾目標。FinFET的特徵在於鰭狀通道區域，鰭狀通道區域可在不顯著增加電晶體的佔位面積(footprint)之情況下大幅增加電晶體的尺寸，且現在已被應用於許多積體電路中。然而，FinFET有其自身的缺點。
隨著電晶體元件的特徵尺寸持續縮減以實現更大的電路密度和更高的效能，需要改良的電晶體元件結構以改善靜電耦合並降低諸如寄生電容和離態漏電(off-state leakage)等負面影響。電晶體元件結構的實例包括平面結構、鰭式場效應電晶體(FinFET)結構及水平環繞式閘極(hGAA)結構。hGAA元件結構包括數個晶格匹配通道，所述晶格匹配通道以層疊配置方式懸置，並藉由源極區域/汲極區域連接。hGAA元件結構包括數個晶格匹配通道，所述晶格匹配通道以層疊配置方式懸置，並藉由源極區域/汲極區域連接。hGAA結構提供了良好的靜電控制，且可廣泛適用於互補式金屬氧化物半導體(CMOS)晶圓製造。
在更小的電晶體佔位面積中產生更高的驅動電流之需求隨著CMOS邏輯技術維度縮小而成長。更高的驅動電流有助於提高使用這些元件建構之最終晶片的頻率。不能再僅藉由縮放電晶體的維度來提升電晶體驅動電流。因此，需要提升驅動電流之新技術來繼續元件之縮放。
本揭示內容之一或多個實施例涉及半導體元件。在一或多個實施例中，半導體元件包含：位於源極區域與汲極區域間之複數個水平通道層，複數個水平通道層具有頂表面、底表面及兩個側表面；圍繞複數個水平通道層之閘極；位於複數個水平通道層的底表面上之矽層，矽層具有頂表面及底表面；及位於矽層的底表面上並從源極區域延伸至汲極區域之埋入式介電絕緣層，埋入式介電絕緣層設置於基板上。
本揭示內容之額外實施例涉及形成半導體元件之方法。在一或多個實施例中，所述方法包含以下步驟：於基板的頂表面上形成超晶格結構，超晶格結構包含交替地排列成複數個堆疊對(stacked pair)之複數個通道層及相應的複數個半導體材料層；於超晶格結構的頂表面上形成虛設閘極(dummy gate)；形成鄰近超晶格結構之源極溝槽和汲極溝槽，複數個半導體材料層和複數個通道層延伸於源極溝槽與汲極溝槽間；於超晶格結構的底表面上形成開口；以及於源極溝槽、汲極溝槽中且於開口中形成埋入式介電絕緣層，埋入式介電絕緣層具有厚度。
在描述本揭示內容的數個示例性實施例之前，應瞭解到本揭示內容不受限於下面說明書中所闡述的建置或處理程序的細節。本揭示內容能夠具有其他實施例，並能夠被由各種方式實作或執行。
如在此說明書及隨附申請專利範圍中所使用，術語「基板(substrate)」指的是表面，或表面的部分，其中製程在所述表面或表面的部分上進行。本案所屬技術領域中具通常知識者亦將理解的是，除非上下文另有明確指示，否則參照基板可僅指基板的一部分。此外，對沉積在基板上之參照可指裸基板和具有在其上沉積或形成的一或多個膜或特徵之基板二者。
如本文所用，「基板」指的是任何基板或形成於基板上之材料表面，在製造製程期間，在所述基板或形成於基板上之材料表面上進行膜處理。舉例而言，取決於應用，於上面可進行處理之基板表面可包括：諸如矽、氧化矽、應變矽、絕緣體上矽(SOI)、經碳摻雜的氧化矽、氮化矽、經摻雜的矽、鍺、砷化鎵、玻璃、藍寶石等材料，及任何其他材料（如金屬、金屬氮化物、金屬合金及其它導電材料）。基板可包括，但不限於，半導體晶圓。可將基板暴露於預處理製程，以研磨、蝕刻、還原、氧化、羥基化（或者產生或嫁接目標化學部分，以賦予化學官能性）、退火及/或烘烤基板表面。除了在基板本身的表面上直接進行膜處理之外，在本揭示內容中，也可在形成於基板上的下方層(underlayer)上進行本文所揭示的任何膜處理程序（如下文更詳細地揭示），且術語「基板表面」欲包括前後文所指的此類下方層。因此，舉例而言，當膜/層或部分膜/層已被沉積至基板表面上，新沉積之膜/層的暴露表面便成為基板表面。給定的基板表面包含什麼將取決於待沉積的膜還有所使用的特定化學物質。
如本說明書及隨附申請專利範圍所用，術語「前驅物」、「反應物」、「反應性氣體」等可互換使用，以指稱可與基板表面反應之任何氣態物種。
電晶體是通常形成於半導體元件上之電路組件或單元。取決於電路設計，除了電容器、電感器、電阻器、二極體、導線或其他單元以外，還有電晶體形成於半導體元件上。通常，電晶體包括形成於源極區域與汲極區域之間的閘極。在一或多個實施例中，源極區域和汲極區域包括基板的經摻雜區域，並表現出適合於特定應用之摻雜輪廓。閘極位於通道區域上方，且包括閘極介電質，而閘極介電質插設於閘極電極與基板中之通道區域之間。
如本文所用，術語「場效應電晶體」或「FET」指的是使用電場來控制元件的電氣行為之電晶體。增強模式場效應電晶體通常在低溫下顯現非常高的輸入阻抗。汲極終端與源極終端之間的導電率受元件中之電場的控制，所述電場是由元件的主體與閘極之間的電壓差所產生。FET的三個端部為：源極(S)，載體通過源極進入通道；汲極(D)，載體通過汲極離開通道；和閘極(G)，閘極端用於調節通道導電率。通常，在源極(S)處進入通道的電流被標記為I S，且在汲極(D)處進入通道的電流被標記為I D。汲極-至-源極電壓被標記為V DS。藉由對閘極(G)施加電壓，可控制在汲極處進入通道之電流(即，I D)。
金屬氧化物半導體場效應電晶體(MOSFET)是場效應電晶體(FET)的一個類型。它具有絕緣的閘極，其電壓決定了元件的導電率。這種以施加電壓量來改變導電率的能力被用來放大或切換電子訊號。MOSFET是基於主體電極與閘極電極之間的金屬氧化物半導體(MOS)電容對電荷濃度之調節，所述閘極電極位於主體上方並藉由閘極介電層與所有其他元件區域絕緣。相較於MOS電容器，MOSFET包括兩個額外端部（源極和汲極），各所述額外端部連接至由主體區域分隔之高度摻雜區域。這些區域可為p型也可為n型，但它們都是相同型，且與主體區域的型相反。在摻雜的型後方以「+」符號表示源極和汲極（不同於主體）被高度摻雜。
若MOSFET為n-通道或nMOS FET，則源極和汲極為n+區域且主體為p區域。若MOSFET為p-通道或pMOS FET，則源極和汲極為p+區域且主體為n區域。之所以這樣稱呼源極是因為它是流過通道之電荷載體（對n-通道而言是電子，對p-通道而言是電洞）的源頭；類似地，汲極是電荷載體離開通道處。
如本文所用，術語「鰭式場效應電晶體 (FinFET)」指的是建構在基板上的MOSFET電晶體，其中閘極位於通道的兩側或三側，形成雙重閘極結構或三重閘極結構。因為通道區域在基板上形成「鰭」，因此FinFET元件的通用名稱為FinFET。FinFET元件具有快速切換時間及高電流密度。
如本文所用，術語「環繞式閘極(gate all-around；GAA)」用於指稱電子元件（如，電晶體），其中閘極材料繞通道區域的所有側面。GAA電晶體的通道區域可包括奈米導線或奈米板塊(nano-slab)或奈米片材、桿狀通道或本案所屬技術領域中具有通常知識者所知之其他合適通道配置。在一或多個實施例中，GAA元件的通道區域具有垂直間隔的多重水平奈米導線或水平桿，從而使GAA電晶體成為層疊的水平環繞式閘極(hGAA)電晶體。
如本文所用，術語「奈米導線(nanowire)」指的是具有奈米級(10 −9公尺)的直徑之奈米結構。奈米導線也可定義為長度對寬度的比例大於1000。或者，奈米導線可定義為厚度或直徑限定在數十奈米或更小且長度不受限之結構。奈米導線用於電晶體和一些雷射應用中，且在一或多個實施例中，由半導體材料、金屬材料、絕緣材料、超導材料或分子材料製成奈米導線。在一或多個實施例中，奈米導線用於邏輯CPU、GPU、MPU及揮發性（如，DRAM）和非揮發性（如，NAND）元件之電晶體中。如本文所用，術語「奈米片材(nanosheet)」指的是厚度在以下數量級範圍內之二維奈米結構：從約0.1 nm至約1000 nm，或從0.5 nm至500 nm，或從0.5 nm至100 nm，或從1 nm至500 nm，或從1 nm至100 nm，或從1 nm至50 nm。
如本文所用，術語「絕緣體上矽(silicon-on-insulator; SOI)」指的是在層狀的矽-絕緣體-矽基板中製造矽半導體元件，以降低元件內之寄生電容，從而增進效能。基於SOI之元件與習用之矽建構元件不同之處在於：矽接點(silicon junction)位於電絕緣體（通常是二氧化矽）上方。
如本文所用，術語「全空乏矽晶絕緣體(fully-depleted silicon-on-insulator; FD-SOI)」電晶體指的是一種半導體元件，其使用埋入式氧化物上方之超薄矽層來減少晶片上之洩漏和變化。FD-SOI也具有反向偏壓特徵(back-bias feature)。在FD-SOI中，通道未經摻雜，故電晶體為全空乏的(fully depleted)。
在一或多個實施例之方法中，使用標準製程流製造環繞式閘極電晶體。在去除虛設閘極後，在奈米片材下方形成全空乏矽晶絕緣體(FD-SOI)電晶體。在一或多個實施例中，將FD-SOI通道加入環繞式閘極元件，以使電流在環繞式閘極電晶體下方流動，從而降低整體通道阻抗。在一或多個實施例中，FD-SOI電晶體的存在有利地增進了環繞式閘極元件的驅動電流和效能，而不會增加元件的尺寸/佔位面積。在一或多個實施例中，埋入式介電隔離技術用於在現有的GAA電晶體下方創建額外的FDSOI通道。在一或多個實施例中，可調控通道的厚度來控制短通道特性。在一或多個實施例中，通道厚度也決定了可達成之驅動電流效益。
藉由圖式的方式來描述本揭示內容之實施例，圖式描繪根據本揭示內容之一或多個實施例之元件（如，電晶體）及用於形成電晶體之製程。所示的製程僅是所揭示之製程的圖解性可能用途，且本案所屬技術領域中具通常知識者將理解到，所揭示之製程不限於圖解的應用。
第1圖繪製根據本揭示內容的一些實施例之用於形成半導體元件之方法100的製程流程圖。以下參照第2A至2J圖來描述方法100，第2A至2J圖描繪根據本揭示內容的一些實施例之半導體結構的製造階段。第2A至2J圖為根據一或多個實施例之電子元件（如，hGAA）的剖面視圖。方法100可為半導體元件之多步驟製造製程的一部分。因此，可在耦接至群集工具之任何合適的製程腔室中進行方法100。群集工具可包括用於製造半導體元件之製程腔室，如經配置來蝕刻、沉積、物理氣相沉積(PVD)、化學氣相沉積(CVD)、氧化之腔室，或用於製造半導體元件之任何其他合適腔室。
藉由提供具有頂表面202之基板200（如第2A圖所繪製），形成GAA元件290之方法100始於操作102。在一些實施例中，基板200可為整塊半導體基板(bulk semiconductor substrate)。如本文所用，術語「整塊半導體基板(bulk semiconductor substrate)」指的是其中基板的整體由半導體材料構成之基板。整塊半導體基板可包含任何合適的半導體材料及/或用於形成半導體結構之半導體材料的組合。舉例而言，半導體層可包含一或多種材料，如晶態矽(如，Si＜100＞或Si＜111＞)、氧化矽、應變矽、矽鍺、經摻雜的或未經摻雜的多晶矽、經摻雜的或未經摻雜的矽晶圓、經圖案化或不經圖案化的晶圓、摻雜的矽、鍺、砷化鎵或其他合適的半導體材料。在一些實施例中，半導體材料為矽(Si)。在一或多個實施例中，半導體基板200包含半導體材料，如，矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、其他半導體材料或前述者之任何組合。在一或多個實施例中，基板200包含以下一或多者：矽(Si)、鍺(Ge)、鎵(Ga)、砷(As)或磷(P)。儘管本文描述了可形成基板之材料的一些實例，但可作為被動式和主動式電子元件（如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電元件或任何其他電子元件）之基礎的任何材料可落在本揭示內容之精神與範疇內。
在一些實施例中，半導體材料可為經摻雜的材料，如經n型摻雜的矽(n-Si)或經p型摻雜的矽(p-Si)。在一些實施例中，可使用諸如離子佈植製程等任何合適的製程來摻雜基板。如本文所用，術語「n型」指的是在製造期間藉由以電子供體元素摻雜本徵半導體(intrinsic semiconductor)而生成之半導體。術語n型來自電子的負電荷。在n型半導體中，電子為多數載體而電洞為少數載體。如本文所用，術語「p型」指的是井（或電洞）的正電荷。與n型半導體相反，p型半導體的電洞濃度大於電子濃度。在p型半導體中，電洞為多數載體而電子為少數載體。在一或多個實施例中，摻質選自以下一或多者：硼(B)、鎵(Ga)、磷(P)、砷(As)、其他半導體摻質或前述者之組合。在一些實施例中，為了避免寄生底部元件啟動，可摻雜基板以在基板200的表面之第一位置處提供高劑量的摻質。在一或多個實施例中，將超晶格結構204形成在所述第一位置之頂部。舉例而言，在一些實施例中，基板的表面可具有約10 18個原子/cm 3至約10 19個原子/cm 3之摻質密度。
在基板200的頂表面202的頂部形成至少一個超晶格結構204（如第2A圖所描繪）。超晶格結構204包含交替排列成複數個堆疊對(stacked pair)之複數個半導體材料層226及相應的複數個通道層224。在一些實施例中，複數個堆疊的層之群組包含：矽(Si)、鍺(Ge)或矽鍺(SiGe)群組。在一些實施例中，矽鍺(SiGe)可含有莫耳分量在0%至50%的範圍中之鍺(Ge)。在一些實施例中，複數個半導體材料層226包含矽鍺(SiGe)，且複數個通道層224包含矽(Si)。在一些實施例中，複數個半導體材料層226及相應的複數個通道層224可包含適於形成超晶格結構204之任何數目的晶格匹配材料對。在一些實施例中，複數個半導體材料層226及相應的複數個通道層224包含從約2至約50對的晶格匹配材料。
在一或多個實施例中，複數個半導體材料層226及複數個通道層224的厚度在約2 nm至約50 nm的範圍內、在約3 nm至約20 nm的範圍內，或在約2nm至約15 nm的範圍內。
在一些實施例中，可用磷(P)、砷(As)、硼(B)及鎵(Ga)中之一或多者摻雜複數個通道層224。複數個通道層224的摻雜濃度可在以下範圍內：從1e14 cm -3至1e19 cm -3。
在一些實施例中，使用常規化學氣相沉積方法將介電材料246沉積於基板200上。在一些實施例中，介電材料246凹進基板200的頂表面202下方，使得基板200形成超晶格結構204的底部部分。
請參見第2B圖，在一些實施例中，在超晶格結構204上方形成並圖案化替換閘極結構（如，虛設閘極結構208）。虛設閘極結構208界定電晶體元件的通道區域。可使用本案所屬技術領域中已知之任何合適的常規沉積及圖案化製程來形成虛設閘極結構208。虛設閘極結構208可包含本案所屬技術領域中具有通常知識者所知之任何合適的材料。在一些實施例中，虛設閘極結構208包含虛設閘極金屬層及虛設閘極多晶矽層中之一或多者。
請參見第2C圖，在一些實施例中，沿著虛設閘極結構208的外側壁形成側壁間隔物210。一些實施例的側壁間隔物210包含本案所屬技術領域中已知的合適絕緣材料，例如，氮化矽、氧化矽、氧氮化矽、碳化矽等等。在一些實施例中，使用諸如原子層沉積、電漿增進原子層沉積、電漿增進化學氣相沉積或低壓化學氣相沉積等本案所屬技術領域中已知的任何合適常規沉積和圖案化製程來形成側壁間隔物210。
請參見第2D圖，於操作108，在一些實施例中，在與超晶格結構204相鄰的兩側上形成源極溝槽232和汲極溝槽234。在一些實施例中，在超晶格結構204的第一端鄰近處形成源極溝槽232，且在超晶格結構204的相對的第二端鄰近處形成汲極溝槽234。在第2D圖所繪製之實施例中，源極溝槽232或汲極溝槽234中之一者未示於超晶格結構204的前面(front face)處。超晶格結構204的另一端具有源極溝槽232或汲極溝槽234中之另一者。
請參見第2E圖，於操作110，將埋入式介電隔離(buried dielectric isolation; BDI)層和全空乏矽晶絕緣體(FD-SOI) 250形成於超晶格結構204下方。在一或多個實施例中，將開口（未繪示）形成於超晶格結構204的奈米片材下方。在一或多個實施例中，可藉由等向性蝕刻在超晶格結構204下方形成開口。在一些實施例中，超晶格結構204包含矽和矽鍺之交替層，所述矽和矽鍺之交替層經等向性蝕刻以在超晶格結構204下方形成開口。
請參見第2E圖，將埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250形成於源極/汲極溝槽232/234及超晶格結構204下方之開口中。埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250可包含本案所屬技術領域中具通常知識者所知之任何合適的材料。在一或多個實施例中，埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250包含以下一或多者：氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)或高k材料。在一些實施例中，高k材料選自以下一或多者氧化鋁(Al 2O 3)、氧化鉿(HfO 2)等。在一或多個具體實施例中，埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250包含氧化矽。
在一或多個實施例中，可調節埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250的厚度，t B。不欲受限於理論，咸信減小埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250的厚度導致GAA元件290的電容減小和驅動電流提升。在一或多個實施例中，埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250的厚度，t B，在從0 nm至10 nm的範圍內，包括從1 nm至9 nm的範圍、從2 nm至8nm的範圍及從3 nm至7 nm的範圍。在一或多個實施例中，埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250的厚度，t B，小於10 nm，包括：小於9 nm、小於8 nm、小於7 nm、小於6 nm、小於5 nm、小於4 nm、小於3 nm、小於2 nm及小於1 nm。在一或多個實施例中，埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250的厚度，t B，大於0 nm，包括：大於1 nm、大於2 nm、大於3 nm、大於4 nm、大於5 nm、大於6 nm、大於7 nm、大於8 nm及大於9 nm。在一或多個實施例中，埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250的厚度，t B，為0 nm、0.25 nm、0.5 nm、0.75 nm、1 nm、1.25 nm、1.5 nm、1.75 nm、2 nm、2.25 nm、2.5 nm、2.75 nm、3 nm、3.25 nm、3.5 nm、3.75 nm、4 nm、4.25 nm、4.5 nm、4.75 nm、5 nm、5.25 nm、5.5 nm、5.75 nm、6 nm、6.25 nm、6.5 nm、6.75 nm、7 nm、7.25 nm、7.5 nm、7.75 nm、8 nm、8.25 nm、8.5 nm、8.75 nm、9 nm、9. 25 nm、9.5 nm、9.75 nm或10 nm。
於操作112中，如第2F圖所示，藉由從源極/汲極溝槽232/234使半導體材料層226選擇性地凹陷來形成內部間隔物212。一些實施例的內部間隔物212包含本案所屬技術領域中已知的合適絕緣材料，例如，氮化矽、氧化矽、氧氮化矽、碳化矽等等。一些實施例的內部間隔物212包含本案所屬技術領域中已知的合適絕緣材料，例如，氮化矽、氧化矽、氧氮化矽、碳化矽等等。在一些實施例中，使用諸如原子層沉積、電漿增進原子層沉積、電漿增進化學氣相沉積或低壓化學氣相沉積等本案所屬技術領域中已知的任何合適常規沉積和圖案化製程來形成內部間隔物212。
於操作114，在源極/汲極溝槽232/234中形成源極區域236及/或汲極區域238。在一些實施例中，源極區域236及/或汲極區域238由任何合適的半導體材料形成，例如但不限於，矽、鍺、矽鍺、矽磷(silicon phosphorous)、矽砷(silicon arsenic)等等。在一或多個實施例中，源極區域236和汲極區域238可獨立地摻雜有以下一或多者：磷(P)、砷(As)、硼(B)及鎵(Ga)。在一些實施例中，源極區域236和汲極區域238可獨立地具有在以下範圍內之摻雜濃度：從1e19 cm -3至5e21 cm -3。
在一些實施例中，可使用諸如磊晶沉積製程等任何合適的沉積製程來形成源極區域236和汲極區域238。
請參見第2H圖，在一些實施例中，於源極/汲極區域236/238、虛設閘極結構208及側壁間隔物210上方毯覆沉積層間介電質(inter-layer dielectric；ILD)層220。可使用常規化學氣相沉積方法（如，電漿增進化學氣相沉積及低壓化學氣相沉積）來沉積ILD層220。在一或多個實施例中，由任何合適的介電材料來形成ILD層220，所述介電材料例如但不限於：未經摻雜的氧化矽、經摻雜的氧化矽（如，BPSG、PSG）、氮化矽及氮氧化矽。在一或多個實施例中，接著使用常規化學機械平坦化方法將ILD層220拋光回去，以暴露虛設閘極結構208的頂部。在一些實施例中，拋光ILD層220以暴露虛設閘極結構208的頂部和側壁間隔物210的頂部。
於操作116，如第2H圖所示，去除虛設閘極結構208，以暴露超晶格結構204的通道區域214。在去除虛設閘極結構208期間，ILD層220可保護源極區域/汲極區域236/238。可使用諸如電漿乾式蝕刻或濕式蝕刻等任何常規蝕刻方法去除虛設閘極結構208。在一些實施例中，虛設閘極結構208包含多晶矽，並藉由選擇性蝕刻製程去除虛設閘極結構208。在一些實施例中，虛設閘極結構208包含多晶矽，且超晶格結構204包含矽(Si)和矽鍺(SiGe)的交替層。
於操作116，如第2H圖所示，選擇性地蝕刻超晶格結構204中之複數個通道層224間之複數個半導體材料層226。舉例而言，當超晶格結構204由矽(Si)層和矽鍺(SiGe)層構成，則選擇性地蝕刻矽鍺(SiGe)以形成通道奈米導線240。可使用對複數個通道層224（例如矽(Si)）具有選擇性之任何已知的蝕刻劑來去除複數個半導體材料層226（例如矽鍺(SiGe)），其中蝕刻劑以比複數個通道層224顯著更高的速率蝕刻複數個半導體材料層226。在一些實施例中，可使用選擇性乾式蝕刻或濕式蝕刻製程。在一些實施例中，當複數個通道層224為矽(Si)且複數個半導體材料層226為矽鍺(SiGe)，可使用濕式蝕刻劑來選擇性地去除矽鍺的層，濕式蝕刻劑可例如但不限於，水性羧酸/硝酸/HF溶液和水性檸檬酸/硝酸/HF溶液。
在一或多個實施例中，如第2H圖所繪示，去除複數個半導體材料層226在複數個通道層224間留下孔隙228。複數個通道層224間之孔隙228具有約3 nm至約20 nm的厚度。餘留的通道層224形成通道奈米導線240的垂直陣列，所述通道奈米導線240耦接源極區域/汲極區域232、234。通道奈米導線240平行於基板200的頂表面行進並彼此對準，以形成單列的通道奈米線240。源極區域236和汲極區域238之形成和可選的側向蝕刻終止層之形成有利地在通道結構的形成中提供自對準和結構完整性。
等向性蝕刻製程可包括對複數個通道層224的半導體材料有選擇性之任何合適的蝕刻製程。在一些實施例中，操作116的等向性蝕刻製程包含濕式蝕刻製程或乾式蝕刻製程中之一或多者。在一些實施例中，操作116的等向性蝕刻製程包含乾式蝕刻製程。
在一或多個實施例中，方法100的操作118代表一或多個FD-SOI後處理操作。一或多個FD-SOI後製程可為本案所屬技術領域中具通常知識者所知用於完成hGAA元件之任何製程，如，形成取代金屬閘極。舉例而言，在一或多個未繪示之實施例中，形成高k介電質。高k介電質可為藉由本案所屬技術領域中具通常知識者已知的任何合適沉積技術所沉積之任何合適的高k介電材料。一些實施例的高k介電質包含氧化鉿。在一些實施例中，將諸如氮化鈦(TiN)、鎢(W)、鈷(Co)、鋁(Al)等導電材料沉積於高k介電質上。可使用任何合適的沉積製程（例如，但不限於原子層沉積 (ALD)）形成導電材料，以確保在各該複數個通道層224周圍形成具有均勻厚度之層。
在一或多個實施例中，如第2I圖所繪示，於複數個通道層224間之孔隙228中形成閘極電極252。可由本案所屬技術領域中已知的任何合適閘極電極來形成閘極電極。使用諸如原子層沉積(ALD)等任何合適的沉積製程來沉積閘極電極材料，以確保閘極電極形成在各該複數個通道層224周圍和各該複數個通道層224間。在一或多個實施例中，藉由CVD沉積閘極電極，因為奈米片間可供閘極電極安置之空間有限。在一或多個實施例中，閘極電極252包含以下一或多者：氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)及鈦-鋁(TiAl)及其化合物，包括，但不限於：鈦-鋁-碳化物(TiAlC)、鈦-鋁-氧化物(TiAlO)、鈦-鋁-氧化物-氮化物(TiAlON)、鈦-鋁-碳-氯化物(TiAlCCl)等。在一些實施例中，閘極電極252包含孔隙。
請參見第2J圖，根據本揭示內容的實施例，使用本文所述之方法形成之所得元件為水平環繞式閘極元件。本揭示內容的一些實施例涉及了水平環繞式閘極元件，所述水平環繞式閘極元件包含位於源極與汲極區域236/238間之通道中之通道奈米導線240及埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250。在一或多個實施例中，通道奈米導線和閘極252下方存在矽區域254。
本揭示內容之一或多個實施例涉及了形成半導體元件之方法。在一或多個實施例中，形成半導體元件之方法包含以下步驟：於基板的頂表面上形成超晶格結構，超晶格結構包含複數個通道層及相應的複數個半導體材料層，所述複數個通道層及相應的複數個半導體材料層交替地排列成複數個堆疊對(stacked pair)。於超晶格結構的頂表面上形成虛設閘極。形成鄰近超晶格結構之源極溝槽和汲極溝槽，複數個半導體材料層延伸於源極溝槽與汲極溝槽間。於超晶格結構的底表面上形成開口，且於源極溝槽、汲極溝槽中還有開口中形成埋入式介電絕緣層，所述埋入式絕緣層具有厚度。
一或多個實施例涉及水平環繞式閘極元件。一或多個實施例之GAA元件包含位於源極區域與汲極區域間之複數個通道層。複數個通道層具有頂表面、底表面及兩個側表面。閘極圍繞複數個水平通道層。矽層位在複數個水平通道層的底表面上。矽層具有頂表面及底表面。埋入式介電絕緣層位於矽層的底表面上從源極區域延伸至汲極區域，埋入式介電絕緣層設置於基板上。
本揭示內容之額外實施例涉及如第3圖所示之處理工具300，用於形成GAA元件並用於本文所述之方法。可使用各種多重處理平台，包括來自Applied Materials ®的Centura ®、Dual ACP、Producer ®GT和Endura ®平台還有其他處理系統。群集工具300包括具有複數個側邊之至少一個中央移送站314。機器人316安置在中央移送站314內並經配置以移動機器人葉片和晶圓至所述複數個側邊中之各側邊。
群集工具300包含連接至中央移送站之複數個製程腔室308、310及312，亦稱作處理站。各種製程腔室提供與相鄰處理站隔離之獨立處理區域。製程腔室可為任何合適的腔室，包括但不限於：預清潔腔室、沉積腔室、退火腔室、蝕刻腔室、選擇性蝕刻腔室等等。可取決於群集工具而改變製程腔室和部件之佈置，且不應被視為限制本揭示內容之範疇。在一或多個實施例中，可在一或多個製程腔室中執行所述方法而不會破壞真空。
在一些實施例中，群集工具300包括：等向性蝕刻腔室，用於形成超晶格結構204下方之開口，及沉積腔室，用於將埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250沉積於所述開口中。在一些實施例中，群集工具300包括連接至中央移送站之預清潔腔室。
在第3圖所示之實施例中，工廠介面318連接至群集工具300的前側。工廠介面318包括用於在工廠介面318的前側319上裝載和卸載之腔室302。
可根據，例如，在群集工具300中待處理之基板而改變裝載腔室及卸載腔室302的尺寸和形狀。在所示之實施例中，裝載腔室及卸載腔室302的尺寸被設置以固持晶圓匣，其中複數個晶圓安置於所述匣內。
機器人304位於工廠介面318內且可在裝載與卸載腔室302之間移動。機器人304能夠通過工廠介面318將晶圓從裝載腔室302中之匣傳送至裝載閘腔室320。機器人304也能夠通過工廠介面318將晶圓從裝載閘腔室320傳送至卸載腔室302中之匣。
一些實施例的機器人316為能夠一次獨自移動超過一個晶圓之多臂機器人。機器人316經配置以在環繞移送腔室314之腔室之間移動晶圓。各晶圓被乘載於晶圓輸送葉片上，所述晶圓輸送葉片位於第一機器人式機構的遠端。
系統控制器357與機器人316和複數個製程腔室308、310及312通訊。系統控制器357可為任何合適的部件，其可控制製程腔室和機器人。舉例而言，系統控制器357可為包括中央處理單元(CPU) 392、記憶體394、輸入/輸出396、合適的電路398及儲存器之電腦。
通常可將製程儲存在系統控制器357的記憶體中做為軟體常式，當被處理器執行時，軟體常式致使製程腔室進行本揭示內容的製程。亦可由位在受處理器控制之硬體的遠端之第二處理器（未示出）儲存及/或執行所述軟體常式。也可在硬體中執行本揭示內容的一些或全部方法。由此，可將製程實現為軟體並使用電腦系統來執行、被實現為硬體(如，專用積體電路或其他類型的硬體實作)，或被實現為軟體和硬體的組合。當由處理器執行時，軟體常式將通用電腦轉換成控制腔室操作以執行處理之專用電腦（控制器）。
在一些實施例中，系統控制器357具有之配置能控制等向性蝕刻腔室形成超晶格結構204下方之開口，並控制沉積腔室沉積埋入式介電隔離(BDI)層及全空乏矽晶絕緣體(FD-SOI) 250。
在一或多個實施例中，一種處理工具包含：中央移送站，包含機器人，所述機器人經配置以移動晶圓；複數個處理站，各處理站連接至中央移送站，並提供處理區域，所述處理區域與相鄰處理站的處理區域分隔，複數個處理站包含：等向性蝕刻腔室和埋入式絕緣層沉積腔室；以及控制器，連接至中央移送站及複數個處理站，控制器經配置以啟動機器人在處理站之間移動晶圓，並控制在各處理站中發生之製程。
除非本文另有說明或與上下文明顯矛盾，否則在描述本文討論之材料及方法之上下文中（尤其是在以下申請專利範圍的上下文中），術語「一」和「一個」及「該」及類似指稱之使用將被解釋為涵蓋單數和複數。除非本文另外指出，否則本文中數值範圍的敘述僅欲用作分別指代落入該範圍內的每個單獨數值之簡寫方法，並且將每個單獨數值併入說明書中，如同其在本文中被單獨敘述一樣。除非本文另外指出或與前後文明顯矛盾，否則本文描述的所有方法可以任何合適的順序執行。除非另有主張，否則本文提供的任何和所有實例或範例性語言（如，「諸如」）的使用僅欲更好地闡明某些材料和方法，而並不構成對範圍的限制。說明書中的任何語言都不應解釋為指示任何未要求保護的要素對於實施所公開的材料和方法必不可少。
在整個說明書中對「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」之參照意味著結合該實施例描述之具體特徵、結構、材料或特性包括在本揭示內容之至少一個實施例中。因此，在整個說明書多處出現之片語，如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在實施例中」不必然指稱本揭示內容之相同實施例。此外，在一或多個實施例中，具體特徵、結構、材料或特性可以任何合適的方式組合。
儘管已參照特定實施例描述本文之揭示內容，但本案所屬技術領域中具通常知識者將可了解這些實施例僅是對本揭示內容之原理和應用的解說。對本案所屬技術領域中具通常知識者而言顯然可對本揭示內容之方法及設備進行各種修飾和變化，而不悖離本揭示內容之精神及範疇。因此，本揭示內容欲包括隨附申請專利範圍及其均等者之範疇內的修飾和變化。
100:方法 102~118:操作 200:基板 202:頂表面 204:超晶格結構 208:虛設閘極結構 210:側壁間隔物 212:內部間隔物 220:層間介電質層 224:通道層 226:半導體材料層 232:源極溝槽 234:汲極溝槽 236:源極區域 238:汲極區域 240:通道奈米導線 246:介電材料 250:埋入式介電隔離層及全空乏矽晶絕緣體 252:閘極電極 254:矽區域 290:GAA元件 300:群集工具 302:裝載腔室/卸載腔室 304:機器人 308:製程腔室 310:製程腔室 312:製程腔室 314:中央移送站 316:機器人 318:工廠介面 319:前側 320:裝載閘腔室 355:氣體操作系統 357:系統控制器 392:中央處理單元 394:記憶體 396:輸入/輸出 398:電路
因此，可詳細理解本揭示內容之上述特徵之方式，即可參照實施例更具體描述上文簡要概述之本揭示內容，其中一些實施例圖示於隨附圖式中。然而，應注意的是，附圖僅顯示出此揭示內容的典型實施例，並且因此不應被認為是對其範圍的限制，因為本案可允許其他等效實施例。
第1圖繪製根據本揭示內容的一些實施例之用於形成半導體元件之方法的製程流程圖；
第2A圖繪製根據一或多個實施例之元件的剖面視圖；
第2B圖繪製根據一或多個實施例之元件的剖面視圖；
第2C圖繪製根據一或多個實施例之元件的剖面視圖；
第2D圖繪製根據一或多個實施例之元件的剖面視圖；
第2E圖繪製根據一或多個實施例之元件的剖面視圖；
第2F圖繪製根據一或多個實施例之元件的剖面視圖；
第2G圖繪製根據一或多個實施例之元件的剖面視圖；
第2H圖繪製根據一或多個實施例之元件的剖面視圖；
第2I圖繪製根據一或多個實施例之元件的剖面視圖；
第2J圖繪製根據一或多個實施例之元件的剖面視圖；及
第3圖繪製根據一或多個實施例之群集工具。
為了便於理解，儘可能使用相同的元件符號來表示圖中共有的相同元件。附圖未按比例繪製，並且為清楚起見可以簡化。一個實施例的元件和特徵可以有益地併入其他實施例中，而無需進一步敘述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
220:層間介電質層
236:源極區域
238:汲極區域
240:通道奈米導線
250:埋入式介電隔離層及全空乏矽晶絕緣體
252:閘極電極
254:矽區域
290:GAA元件

Claims (20)

  1. 一種半導體元件，包含： 複數個水平通道層，該複數個水平通道層介於一源極區域與一汲極區域間，該複數個水平通道層具有一頂表面、一底表面及兩個側表面； 一閘極，該閘極圍繞該複數個水平通道層； 一矽層，該矽層位於該複數個水平通道層的該底表面上，該矽層具有一頂表面及一底表面；以及 一埋入式介電絕緣層，埋入式介電絕緣層位於該矽層的該底表面上並從該源極區域延伸至該汲極區域，該埋入式介電絕緣層設置於一基板上。
  2. 如請求項1所述之元件，其中該埋入式介電絕緣層具有在以下範圍內之一厚度：從0 nm至10 nm。
  3. 如請求項2所述之元件，其中該埋入式介電絕緣層具有在以下範圍內之一厚度：從3 nm至7 nm。
  4. 如請求項1所述之元件，其中該複數個水平通道層包含以下一或多者：矽(Si)、鍺(Ge)及矽鍺(SiGe)。
  5. 如請求項1所述之元件，其中該源極區域及該汲極區域獨立地包含以下一或多者：矽(Si)、鍺(Ge)及矽鍺(SiGe)。
  6. 如請求項5所述之元件，其中該源極區域及該汲極區域獨立地摻雜有以下一或多者：磷(P)、砷(As)、硼(B)及鎵(Ga)。
  7. 如請求項6所述之元件，其中該源極區域及該汲極區域獨立地具有在以下範圍內之一摻雜濃度：從1e19 cm -3至5e21 cm -3。
  8. 如請求項1所述之元件，其中該矽層具有在以下範圍內之一厚度：從0 nm至10 nm。
  9. 如請求項1所述之元件，其中該 埋入式介電絕緣層包含以下一或多者：氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)及一高k材料。
  10. 如請求項1所述之元件，其中該複數個水平通道層具有在以下範圍內之一摻雜濃度：從1e14 cm -3至1e19 cm -3。
  11. 如請求項1所述之元件，其中該閘極包含以下一或多者：氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦-鋁(TiAl)及鈦-鋁(TiAl)化合物。
  12. 一種形成一半導體元件之方法，該方法包含以下步驟： 於一基板的一頂表面上形成一超晶格結構，該超晶格結構包含複數個通道層及相應的複數個半導體材料層，該複數個通道層及該複數個半導體材料層交替地排列成複數個堆疊對(stacked pair)； 於該超晶格結構的一頂表面上形成一虛設閘極(dummy gate)； 形成鄰近該超晶格結構之一源極溝槽和一汲極溝槽，該複數個半導體材料層和該複數個通道層延伸於該源極溝槽與該汲極溝槽間； 於該超晶格結構的一底表面上形成一開口；以及 於該源極溝槽、該汲極溝槽中且於該開口中形成一埋入式介電絕緣層，該埋入式介電絕緣層具有一厚度。
  13. 如請求項12所述之方法，進一步包含以下步驟：選擇性地蝕刻該超晶格結構，以去除各該複數個半導體材料層或各該複數個通道層，以於該超晶格結構中形成複數個孔隙。
  14. 如請求項13所述之方法，進一步包含以下步驟：將一替換閘極結構(replacement gate structure)形成於該超晶格結構上方且鄰近該超晶格結構，該替換閘極結構具有至少一個側壁。
  15. 如請求項12所述之方法，進一步包含以下步驟：將一源極區域形成於該源極溝槽中，並將一汲極區域形成於該汲極溝槽中。
  16. 如請求項12所述之方法，其中形成該開口之步驟包含以下步驟：等向性蝕刻該複數個通道層或該複數個半導體材料層中之一或多者。
  17. 如請求項13所述之方法，其中選擇性地蝕刻該超晶格結構之步驟包含以下步驟：蝕刻該複數個半導體材料層並留下該等通道層。
  18. 如請求項12所述之方法，其中該複數個半導體材料層包含矽鍺(SiGe)，且該等通道層包含矽(Si)。
  19. 如請求項12所述之方法，其中該方法係在一製程腔室中進行而不破壞真空。
  20. 如請求項12所述之方法，其中該埋入式介電絕緣層的該厚度在以下範圍內：從0 nm至10 nm，且其中該埋入式介電絕緣層包含以下一或多者：氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)及一高k材料。
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