KR101213268B1

KR101213268B1 - 시뮬레이션 방법 및 시뮬레이션 장치

Info

Publication number: KR101213268B1
Application number: KR1020117007942A
Authority: KR
Inventors: 미치코 미우라-매타우슈; 노리오 사다치카; ？타 구스; 다카키 요시다
Original assignee: 고쿠리츠다이가쿠호진 히로시마다이가쿠
Priority date: 2008-10-06
Filing date: 2009-10-05
Publication date: 2012-12-18
Also published as: US8731893B2; EP2337080A1; CN102171834A; JP5504506B2; US20110184708A1; WO2010041633A1; CN102171834B; EP2337080A4; KR20110060924A; JPWO2010041633A1

Abstract

기억 장치에 기억한 수식과 디바이스 파라미터과 근거하여 연산 장치에서 연산을 행해서, 실리콘층에서의 표면 포텐셜을 산출한다(STEP4). 마찬가지로, 실리콘층이 부분 공핍 상태에 있을 때, 및 완전 공핍 상태에 있을 때의 매립 산화막 하에서의 벌크층의 표면 포텐셜을 각각 산출하고(STEP5, 6), 산출한 실리콘층에서의 표면 포텐셜과, 산출한 벌크층에서의 표면 포텐셜과, 기억 장치에 기억한 수식에 근거하여 연산 장치에서 연산을 행해서, 벌크층에서의 표면 포텐셜을 반복 계산에 의해서 구한다(STEP7). 그리고, 반복 계산에 의해서 구한 벌크층에서의 표면 포텐셜과, 기억 장치에 기억한 수식에 근거하여 연산 장치에서 연산을 행해서, 실리콘층에서의 이면의 포텐셜을 산출한다(STEP8).

Description

시뮬레이션 방법 및 시뮬레이션 장치{METHOD OF SIMULATION AND SIMULATION DEVICE}

본 발명은 SOI-MOSFET의 디바이스 설계나 회로 시뮬레이션을 행하기 위한 시뮬레이션 방법 및 시뮬레이션 장치에 관한 것이다.

최근, 휴대 기기의 증가에 따라, 고속이면서 또한 저소비 전력인 디바이스로의 요구가 점점더 높아지고 있다. 이러한 요구에 따라, CMOS LSI의 고속화와 저소비 전력화를 도모하는 기술로서, SOI(silicon on insulator) 기판에 MOSFET를 형성하는 소위 SOI-MOSFET가 사용되게 되어 있다.

SOI-MOSFET는 bulk-MOSFET(통상의 MOSFET)의 채널 영역 아래에, BOX(buried oxide)라고 불리는 매립 산화막을 형성하고, 이 매립 산화막 상의 얇은 실리콘층 내에 채널을 형성하는 것이다.

도 1(a), (b)는 상기 bulk-MOSFET와 SOI-MOSFET의 단면 구성을 나타내고 있다. 도 1(a), (b)에 있어서, 11은 반도체 기판(SOI-MOSFET의 경우는 벌크(bulk)라고도 불림), 12는 매립 산화막(BOX), 13은 실리콘층(SOI층), 14는 소스 영역, 15는 드레인 영역, 16은 채널 영역, 17은 게이트 산화막(SOI-MOSFET에서는 FOX: front oxide), 18은 게이트 전극이다.

SOI-MOSFET는, 채널 영역(16) 아래에 매립 산화막(12)을 마련한 것에 의해, bulk-MOSFET에 비하여 부유 용량이 작아지기 때문에 스위칭 지연을 저감할 수 있고, 반도체 기판(11)으로의 리크 전류(leakage current)도 감소시킬 수 있다.

이 SOI-MOSFET는 상기 실리콘층(SOI층)의 두께에 따라 완전 공핍형, 부분 공핍형, 비완전 공핍형의 3개의 종류로 나누어진다. 비완전 공핍형 SOI-MOSFET는, 통상의 전압 조건 하에서 SOI층(13) 내의 공핍층이 매립 산화막(12)에 닿지 않고, bulk-MOSFET와 가까운 특성을 나타낸다. 부분 공핍형 SOI-MOSFET는 통상의 전압 조건 하에서 SOI층(13)의 드레인단의 공핍층만이 매립 산화막(12)에 닿고 있다. 완전 공핍형 SOI-MOSFET는, 통상의 전압 조건 하에서 SOI층(13) 전체가 공핍화되어 있어, bulk-MOSFET와는 가장 상이한 특성을 나타낸다.

상기 완전 공핍형 SOI-MOSFET는 다음과 같은 장점을 구비하고 있다.

(1) 채널이 형성되는 실리콘층이 얇으므로, 게이트 전극 아래의 깊은 부분의 누출 전류를 억제할 수 있다.

(2) SOI층이 공핍 상태에 있을 때, 게이트 용량이 작기 때문에 서브-임계 스윙(sub-threshold swing)이 작게 된다.

(3) 임계값 전압의 기판 전압 의존성이 작기 때문에 포화 전류가 크다.

(4) 소스, 드레인 영역(확산층)과 기판 사이에 절연체가 마련되어 있기 때문에, 접합 용량이 작다.

이와 같이 완전 공핍형 SOI-MOSFET는 고속이면서 저소비 전력인 디바이스라서, 광범위한 응용이 기대되고 있다. 그리고, 이 완전 공핍형 SOI-MOSFET의 장점을 살리는 회로 설계를 가능하게 하기 위해서, 몇 개의 회로 시뮬레이션 모델이 개발되어 있다. 기존의 주된 모델로서는, 예컨대 비특허문헌 1에 기재되어 있는 BSIM(Berkeley short-channel IGFET model-SOI)이나, 비특허문헌 2에 기재되어 있는 UFSIM(University of Florida SOI)이 알려져 있다. 이들 모델은 기생 바이폴라 효과(parasitic bipolar effect) 및 생성?재결합 전류와 같은 SOI-MOSFET에 특유의 중요한 특징이 포함되어 있다. 또한, 부분 공핍 상태로부터 완전 공핍 상태로의 매끄러운 천이도 고려되고 있다.

그러나, 이들 모델은, bulk-MOSFET 모델의 확장으로서 개발되어 있기 때문에, 회로 시뮬레이션에서 비수렴(non-convergence)의 문제가 해결되어 있지 않다. 이 수렴의 문제는 전하 보존 법칙의 침해에 기인한다고 생각된다.

그런데, HiSIM(Hiroshima-Univ. STARC IGFET Model)에서는, MOSFET의 약(弱)반전으로부터 강(强)반전까지의 동작을 단일식(확산-드리프트식(diffusion-drift expression))에 의해 표면 포텐셜(surface potential)을 유도하여 표면 전하를 산출해서, 전류를 구하는 수법을 채용하고 있다(예컨대 비특허문헌 3 참조). 이 수법으로부터 얻어진 MOSFET의 전압-전류 특성은 비교적 간단한 계산으로 실측값을 매우 잘 재현할 수 있다. 그러나, HiSIM도 또한 bulk-MOSFET 모델이기 때문에, SOI-MOSFET에 적용하면 안정성과 정밀도의 저하를 초래한다.

즉, SOI-MOSFET는, 도 2의 포텐셜도에 나타낸 바와 같이, 벌크와 BOX의 계면 BB, BOX와 SOI층의 계면 BS, SOI층과 FOX의 계면 SF에 각각 포텐셜 φ_s0 _. _bulk, φ_b0.SOI, φ_s0 _. _SOI가 발생한다. 또, 도 2에 있어서, Q_bulk는 단위 면적당 벌크 내의 전하, Q_SOI는 단위 면적당의 SOI층 내의 전하, φ_SOI는 SOI층에서의 포텐셜 변화, V_gs는 게이트?소스간 전압, V_fb는 플랫 밴드(flat-band) 전압이다.

상기 포텐셜 φ_s0 _. _bulk, φ_b0 _. _SOI, φ_s0 _. _SOI는, 용량 결합에 의해서 HiSIM의 bulk-MOSFET 모델에서 이용하는 소스, 드레인 영역단의 표면 포텐셜을 변동시켜, 안정성 저하나 정밀도 저하의 요인으로 된다. 따라서, HiSIM을 SOI-MOSFET 구조를 ㅋ커컵커버할 수 있는 모델로 확장하여, 안정하고 또한 고정밀도로 시뮬레이션할 수 있는 시뮬레이션 방법과 시뮬레이션 장치가 요구되고 있다.

비특허문헌 1: Samuel K. H. Fung, Pin Su, and Chenming Hu, "Present Status and Future Direction of BSIM SOI Model for High-Performance/Low-Power/RF Application" in proc. Model. Simul. Microsysst, 2002, pp.690-693. 비특허문헌 2: S. Veeratoghavan and J. G. Fogsum. "A physical short-channel model for the thin-film SOI MOSFET applicable to the device and circuit CAD." IEEE Trans. Electron Devices, Vol.35. no.11, pp.1866-1875, Nov. 1988. 비특허문헌 3: M. Miura-Mattausch, N. Sadachika, D. Navarro, G. Suzuki, Y. Takeda, M. Miyake, T. Warabino, Y. Mizukane, R. Inagaki, T. Ezaki, H. J. Mattausch, T. Ohguro, T. Iizuka, M. Taguchi, S. Kumashiro, and S. Miyamoto, "HiSIM2: Advanced MOSFET Model Valid for RF Circuit Simulation," IEEE Trans. Electron Devices, vol.53, p.1994. 2006.

본 발명은 SOI-MOSFET의 디바이스 특성을 안정하고 또한 고정밀도로 시뮬레이션할 수 있는 시뮬레이션 방법 및 시뮬레이션 장치를 제공하는 것이다.

본 발명의 일 태양에 따르면, 매립 산화막 상의 실리콘층 내에 소스 영역 및 드레인 영역을 이격하여 형성하고, 이들 소스, 드레인 영역 사이의 채널 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성한 트랜지스터의 디바이스 특성을 시뮬레이션하는 시뮬레이션 방법에 있어서, 상기 트랜지스터의 특성을 나타내는 데이터의 1 표현 형식인 수식을 입력 장치로부터 입력하여 기억 장치에 기억시키는 단계와, 상기 트랜지스터의 디바이스 파라미터를 상기 입력 장치로부터 입력하여 상기 기억 장치에 기억시키는 단계와, 상기 기억 장치에 기억한 수식과 디바이스 파라미터에 근거하여 연산 장치에서 연산을 행해서, 상기 실리콘층에서의 표면 포텐셜의 제 1 값을 산출하는 단계와, 상기 기억 장치에 기억한 수식과 디바이스 파라미터에 근거하여 상기 연산 장치에서 연산을 행해서, 상기 실리콘층이 부분 공핍 상태(partially depleted state)에 있을 때 및 상기 실리콘층이 완전 공핍 상태(fully depleted state)에 있을 때의 상기 매립 산화막 하에서의 벌크층의 표면 포텐셜의 제 1 값을 각각 산출하는 단계와, 산출한 상기 실리콘층에서의 표면 포텐셜의 제 1 값과, 산출한 상기 벌크층에서의 표면 포텐셜의 제 1 값과, 상기 기억 장치에 기억한 수식에 근거하여 상기 연산 장치에서 연산을 행해서, 상기 벌크층에서의 표면 포텐셜의 제 2 값을 반복 계산에 의해서 구하는 단계와, 상기 반복 계산에 의해서 구한 벌크층에서의 표면 포텐셜의 제 2 값과, 상기 기억 장치에 기억한 수식에 근거하여 상기 연산 장치에서 연산을 행해서, 상기 실리콘층에서의 이면(裏面)의 포텐셜의 제 1 값을 산출하는 단계를 구비하는 시뮬레이션 방법이 제공된다.

또한, 상기 시뮬레이션 방법에서의 각 단계를 실행하여 트랜지스터의 디바이스 특성을 시뮬레이션하는 시뮬레이션 장치가 제공된다.

도 1은 bulk-MOSFET와 SOI-MOSFET의 단면 구성을 나타내는 모식도,
도 2는 SOI-MOSFET의 포텐셜에 대해 설명하기 위한 도면,
도 3은 본 발명의 제 1 실시 형태에 따른 시뮬레이션 장치의 개략 구성을 나타내는 블록도,
도 4는 본 발명의 제 1 실시 형태에 따른 시뮬레이션 방법을 나타내는 흐름도,
도 5는 본 발명의 제 2 실시 형태에 따른 시뮬레이션 방법을 나타내는 흐름도,
도 6은 2차원 디바이스 시뮬레이터(2D-Device) 모델에서의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도,
도 7은 HiSIM-SOI(initial value) 모델에서의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도,
도 8은 HiSIM-SOI(Newton loop) 모델에서의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도,
도 9는 2차원 디바이스 시뮬레이터모델에서 벌크?소스간 전압을 변화시켰을 때의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도,
도 10은 HiSIM-SOI 모델에서 벌크?소스간 전압을 변화시켰을 때의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도,
도 11은 제 3 실시 형태를 나타내는 것으로, 디바이스 특성을 구하기 위한 흐름도,
도 12는 제 4 실시 형태를 나타내는 것으로, 도 5의 변형예를 나타내는 흐름도이다.

이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.

우선, 본 발명에서 이용하는 SOI-MOSFET 모델의 개요와 이 모델에 이르는 고찰의 과정에 대해 설명하고, 그 후, 이 SOI-MOSFET 모델을 이용한 본 실시 형태에 따른 시뮬레이션 방법과 시뮬레이션 장치에 대해 설명한다.

본 발명의 기본적인 사고 방식은 다음과 같은 것이다.

상술한 바와 같이, SOI-MOSFET에는, 벌크와 BOX의 계면 BB, BOX와 SOI층의 계면 BS, SOI층과 FOX의 계면 SF에 각각 포텐셜이 존재하고 있다. 이들 3개의 표면 포텐셜은 프와송 방정식(Poisson equation)에 의해서 연관지을 수 있다. 상기 3개의 표면 포텐셜을 구하기 위해서는, 방정식이 3개 필요한다. 이들 포텐셜은 SOI-MOSFET의 구조에 따라 변한다.

SOI-MOSFET는 구조적으로 자유도가 크고, SOI-MOSFET의 구조의 최적화를 행하기 위해서는, 모든 구조에 대해 이 방정식을 안정하게 풀어야 한다. 왜냐하면 포텐셜 분포가 디바이스 특성을 결정하기 때문이다. 그러나, 프와송 방정식을 반복 계산으로 안정하게 푸는 것은 용이하지 않다.

그래서, (ⅰ) 초기해의 도출, (ⅱ) 야코비안(Jacobian)을 이용하여 푸는 (뉴톤법(Newton method))이라는 2가지의 방법을 채용함으로써 항상 안정한 해를 얻는다.

초기해를 도출할 때에는, 3개의 표면 포텐셜을 독립적으로 풀어 간다. SOI층의 표면 포텐셜 φ_s0 _. _SOI와 SOI층의 이면 포텐셜 φ_b0 _. _SOI는 해석식으로 구하고, 벌크층의 표면 포텐셜 φ_s0 _. _bulk에 대해서는 반복 계산을 이용하여 정확한 값을 구한다. 이 반복 계산에는, 예컨대 1 변수의 뉴톤법을 이용한다.

초기해 도출의 순서는 하기 (a)~(d)와 같다.

(a) SOI층의 표면 포텐셜 φ_s0 _. _SOI의 초기해에는, bulk-MOSFET 모델인 HiSIM2의 초기해(해석식)를 이용한다.

(b) SOI층이 부분 공핍(PD: partially depleted) 상태에 있는지, 완전 공핍(FD: fully depleted) 상태에 있는지로 나누고, 벌크층의 표면 포텐셜 φ_s0 _. _bulk의 해석해를 각각의 경우에 대해 도출한다. 그리고, 이 해석해를 다음 (c)의 반복 계산의 초기해로서 이용한다.

(c) 상기 (a)에서 구한 SOI층의 표면 포텐셜 φ_s0 _. _SOI와 상기 (b)에서 구한 벌크층의 표면 포텐셜 φ_s0 _. _bulk의 초기해를 이용하여, 벌크층의 표면 포텐셜 φ_s0 _. _bulk를 반복 계산에 의해서 구한다.

(d) 상기 (c)에서 구한 벌크층의 표면 포텐셜 φ_s0 _. _bulk를 이용하여, SOI층의 이면의 포텐셜 φ_b0 _. _SOI를 해석식으로 구한다.

다음으로, 구체적인 초기값의 계산에 대해 상세히 설명한다.

SOI층의 표면 포텐셜 φ_s0 _. _SOI의 초기값은 HiSIM2의 (벌크?소스간 전압 V_bs=0V일 때의) 채널내 소스단의 표면 포텐셜 φ_s0의 초기값과 동일하게 하여 식을 유도한다.

벌크층의 표면 포텐셜 φ_s0 _. _bulk는 뉴톤법(1변수)을 풀어서 구한다. 풀 때에는, SOI의 하기 2개의 프와송 방정식을 더하고, SOI층의 이면 포텐셜 φ_b0 _. _SOI를 소거한 식 (1)을 이용한다.

여기서, SOI층의 용량 CSOI와 벌크층의 표면 포텐셜 φ_s0 _. _bulk는 각각 다음 식으로 나타내어진다.

또, 위 식에서 Q_s0 _. _bulk는 FD 상태로 된 후에 벌크로 유기(誘起)되는 전하, Q_dep.SOI는 SOI층의 공핍 전하, V_bi _. _SOI는 SOI층과 벌크층 사이의 빌트-인 포텐셜(built-in potential), V_bs는 벌크?소스간 전압, C_BOX는 매립 산화막의 용량, Q_bulk는 단위 면적당 벌크 내의 전하, ε_Si는 실리콘의 유전율, t_SOI는 SOI층의 두께, q는 소전하량(elementary charge quantity), β은 열 전압(thermal voltage)의 역수, N_sub.bulk는 벌크의 불순물 농도이다.

다음으로, 초기값의 계산(1 변수의 뉴톤법)에 이용하기 위한 해석적인 초기값으로서, (Ⅰ) FD 상태, (Ⅱ) PD 상태의 경우로 구분을 행하고, 각각의 경우에 벌크가 (A) 공핍 상태, (B) 반전 상태인 2가지의 경우를 생각한다. 따라서, 4가지의 상태를 생각하게 된다.

FD 상태와 PD 상태의 경우 구분은 SOI층의 공핍층 폭 W_d _. _SOI가 SOI층의 두께 t_SOI보다 크면 FD 상태, 작으면 PD 상태로 하고 있다.

여기서, 공핍층 폭 W_d _. _SOI는 다음 식으로 나타낼 수 있다.

또, N_sub _. _SOI는 SOI층의 불순물 농도이다.

벌크 표면의 경우 구분은 다음 식을 기준으로서 행하여진다.

φ_s0 _. _bulk=φ_s0 _. _bulk _{_iniA}(φ_s0 _. _bulk _{_iniA}<2Ψ_B. _bulk)

φ_s0 _. _bulk=φ_s0 _. _bulk _{_} _iniA와 φ_s0 _. _bulk _{_} _iniB의 스무딩(smoothing)(φ_s0 _. _bulk _{_} _iniA>2Ψ_B. _bulk)

여기서, φ_s0 _. _bulk _{_} _iniA는 벌크가 공핍 상태인 표면 포텐셜의 초기값, φ_s0 _. _bulk _{_} _iniB는 벌크가 반전 상태인 표면 포텐셜의 초기값, Ψ_B. _bulk는 진성 페르미(Fermi) 준위와 페르미 준위의 차이이다.

<초기값 계산(해석식)>

(Ⅰ.A) FD 상태에서 벌크가 공핍 상태인 경우

벌크로 유기되는 전하 Q_s0 _. _bulk를 다음 식으로 근사하여 식 (1)을 푼다.

그렇게 하면, 다음 식과 같이 된다.

단, A₁, A₂는 다음 식과 같으며,

Q_dep _. _SOI는 다음 식이라고 하고 있다.

(Ⅰ.B) FD 상태에서 벌크가 반전 상태인 경우

그렇게 하면, φ_s0 _. _bulk _{_} _FD _{_} _iniB는 다음 식으로 된다.

단, A₃, A₄는 다음 식으로 하고 있다.

여기서, n_i는 진성 캐리어 밀도이다.

(Ⅱ.A) PD 상태에서 벌크가 공핍 상태인 경우

PD 상태에서는, SOI층의 표면 포텐셜 φ_s0 _. _SOI가 증가하면 공핍층이 넓어져 다음 관계가 성립하고 있다.

W_d _. _SOI=t_SOI로 되었을 때, 위의 관계와 동시에 식 (1)도 성립하고 있다고 생각된다. 이 때문에, 식 (1)은 식 (2)로 된다.

식 (2)를 FD 상태일 때와 마찬가지로, 다음 식으로 근사하여 푼다.

그렇게 하면, 다음 식으로 된다.

단, A₅, A₆은 각각 다음 식으로 하고 있다.

(Ⅱ.B) PD 상태에서 벌크가 반전 상태인 경우

식 (2)를 다음 식으로 근사하여 푼다.

그렇게 하면, 다음 식으로 된다.

단, A₇, A₈은 각각 다음 식으로 하고 있다.

<초기값 계산(1 변수의 뉴톤법)>

(2.1) FD 상태의 경우

식 (1)로부터, f(φ_s0 _. _bulk)를 다음 식으로 하여, 뉴톤법에 의해 벌크층의 표면 포텐셜 φ_s0 _. _bulk을 갱신해 간다.

그렇게 하면, φ_s0 _. _bulk ⁿ ⁺¹은 다음 식으로 된다.

(2.2) PD 상태의 경우

식 (2)로부터, f(φ_s0 _. _bulk)를 다음 식으로 하여, 뉴톤법에 의해 벌크층의 표면 포텐셜 φ_s0 _. _bulk을 갱신해 간다.

그렇게 하면, φ_s0 _. _bulk ⁿ ⁺¹은 다음 식으로 된다.

<SOI층의 표면 포텐셜 φ_s0 _. _SOI의 도출>

상술한 뉴톤법으로 구한 벌크층의 표면 포텐셜 φ_s0 _. _bulk를 이용하여, 다음 식에 의해 SOI층의 표면 포텐셜 φ_s0 _. _SOI를 다음 식과 같이 도출할 수 있다.

SOI층의 공핍층 폭 W_d _. _SOI가 SOI층의 두께 t_SOI에 도달하면, SOI층 표면의 반전이 빨라진다. FD로 된 후에 벌크로 유기되는 전하 Q_s0 _. _bulk는, BOX가 없으면 생기게 되는 공핍 전하 「-qN_sub _. _SOI?(W_d _. _SOI-t_SOI)」와 비교하여 무시할 수 있는 만큼 작기 때문에, 여기서는 무시하면, 공핍층 폭이 SOI층의 두께 t_SOI로 고정된 bulk-MOSFET와 동일한 포텐셜 변화를 나타낸다고 생각된다.

bulk-MOSFET에서 공핍층 폭(=t_SOI)을 일정하게 유지하기 위해서는, 하기 식과 같이 기판에 A라는 바이어스를 가하면 좋다.

위 식을 A에 대해 풀면, 다음 식으로 된다.

이 바이어스 A가 기판에 인가되어 있다고 하고, SOI층의 표면 포텐셜의 초기해 φ_s0 _. _SOI _{_} _iniA를 풀어 고치면, 다음 식으로 된다.

단, V_gp는 게이트?소스간 전압으로부터 플랫 밴드 전압(flat band voltage)을 뺀 값, C_FOX는 게이트 산화막의 용량이rh, cnst0은 하기 식으로 나타내어진다.

이상과 같이 하여 3개의 초기해를 도출할 수 있다.

상기한 바와 같이 하여 구한 초기해와, 해석식을 이용하여 시뮬레이션 장치에서 시뮬레이션을 행한다.

[제 1 실시 형태]

다음으로, 상기 SOI-MOSFET 모델을 이용한, 본 발명의 제 1 실시 형태에 따른 시뮬레이션 방법과 시뮬레이션 장치에 대해 도 3 및 도 4에 의해 설명한다. 도 3은 본 발명의 실시 형태에 따른 시뮬레이션 장치의 개략 구성을 나타내는 블록도, 도 4는 본 발명의 실시 형태에 따른 시뮬레이션 방법을 나타내는 흐름도이다.

도 3에 나타내는 바와 같이, 시뮬레이션 장치는, 예컨대 키보드, 조작 패널, 음성 입력 장치, 혹은 여러 가지의 데이터 판독 장치 등으로 이루어지는 입력 장치(21), 여러 가지의 처리를 행하는 처리 장치(22), 반도체 메모리나 하드디스크 등의 기억 장치(23), 및 모니터, 프린터 및 기록 장치 등의 출력 장치(24)를 구비하고 있다. 상기 처리 장치(22)는, CPU 등의 제어 장치(22-1)와 ALU 등의 연산 장치(22-2)로 구성되며, 상기 제어 장치(22-1)에서 입력 장치(21), 연산 장치(22-2), 기억 장치(23) 및 출력 장치(24) 등의 동작이 제어된다.

상기 시뮬레이션 장치는, 전용으로 구성하더라도 좋고, 예컨대 퍼스널 컴퓨터의 각 장치를 대응시켜 실현할 수도 있다.

상기 기억 장치(23)에는, 트랜지스터의 특성을 나타내는 데이터의 1 표현 형식인 수식, 즉, 상술한 HiSIM-SOI 모델에서의 각종의 연산식, 해석식, 관계식 등이 프로그램으로서 기술되어 기억되어 있다. 예컨대 표면 포텐셜 모델에 의한 드리프트-확산 근사에 근거한 식을 기술한 프로그램, 상기 SOI-MOSFET의 소스단의 포텐셜을 산출하는 연산식을 기술한 프로그램, 상기 SOI-MOSFET의 드레인단의 포텐셜을 산출하는 연산식을 기술한 프로그램, 상기 SOI-MOSFET의 드레인?소스간 전류의 연산식을 기술한 프로그램, SOI층의 표면 포텐셜을 산출하기 위한 해석식을 기술한 프로그램, 벌크층의 표면 포텐셜을 산출하기 위한 해석식을 기술한 프로그램, SOI층의 이면의 포텐셜을 산출하기 위한 해석식을 기술한 프로그램 등이 기억되어 있다. 또한, 이 기억 장치(23)에는, 상기 입력 장치(21)로부터 입력된 디바이스 파라미터나 파라미터의 초기값 등이 기억됨과 아울러(미리 기억되어 있더라도 좋음), 연산 장치(22-2)에 의한 연산 결과가 기억된다.

상기와 같은 구성에 있어서, 도 4의 흐름도에 나타낸 바와 같이, 우선, 입력 장치(21)로부터 게이트 산화막 두께 t_FOX, SOI층의 두께 t_SOI, 벌크의 불순물 농도 N_sub.bulk, SOI층의 불순물 농도 N_sub _. _SOI 등의 SOI-MOSFET용의 디바이스 파라미터나 모델 파라미터를 입력하고(STEP1), 게이트?소스간 전압 V_gs, 드레인?소스간 전압 V_ds, 벌크?소스간 전압 V_bs, 플랫 밴드 전압 V_fb 등의 SOI-MOSFET에 인가하는 전압을 설정한다(STEP2).

상기 입력 장치(21)로부터 입력된 SOI-MOSFET의 모델 파라미터, SOI-MOSFET의 게이트?소스간 전압 V_gs, 드레인?소스간 전압 V_ds, 벌크?소스간 전압 V_bs 및 플랫 밴드 전압 V_fb는 처리 장치(22) 내의 제어 장치(22-1)의 제어에 의해, 기억 장치(23) 내로 판독되어 기억된다(STEP3).

상기 기억 장치(23)에 기억되어 있는 SOI-MOSFET의 모델 파라미터, SOI층의 표면 포텐셜 φ_s0 _. _SOI를 산출하기 위한 해석식을 기술한 프로그램, 벌크층의 표면 포텐셜 φ_s0 _. _bulk를 산출하기 위한 해석식을 기술한 프로그램, SOI층의 이면의 포텐셜 φb_0. _SOI를 산출하기 위한 해석식을 기술한 프로그램은 상기 제어 장치(22-1)의 제어에 의해 연산 장치(22-2)에 전송되어, 상술한 (수학식 1) 내지 (수학식 33)과 같은 함수식에 따라 초기해의 도출이 행하여진다.

즉, HiSIM2의 해석식을 이용하고 SOI층의 표면 포텐셜 φ_s0 _. _SOI의 초기해를 도출하고(STEP4), SOI층이 PD 상태에 있을 때의 벌크층의 표면 포텐셜 φ_s0 _. _bulk의 해석해를 도출하고(STEP5), SOI층이 FD 상태에 있을 때의 벌크층의 표면 포텐셜 φ_s0 _. _bulk의 해석해를 도출한다(STEP6). 이들 초기해나 해석해는 기억 장치(23)에 전송되어 기억된다.

상기 STEP4에서 구한 SOI층의 표면 포텐셜 φ_s0 _. _SOI와 상기 STEP5, 6에서 구한 벌크층의 표면 포텐셜 φ_s0 _. _bulk의 해석해를 초기값으로서 이용하여, 벌크층의 표면 포텐셜 φ_s0 _. _bulk를 반복 계산에 의해서 구한다(STEP7).

그 후, 상기 기억 장치(23)에 기억되어 있는 SOI층의 이면의 포텐셜 φ_b0 _. _SOI를 산출하기 위한 해석식을 기술한 프로그램에 따라, 상기 STEP7에서 구한 벌크층의 표면 포텐셜 φ_s0 _. _bulk를 이용하여, SOI층의 이면의 포텐셜 φ_b0 _. _SOI를 해석식으로 구한다(STEP8).

이렇게 하여 HiSIM을, SOI-MOSFET 구조를 커버할 수 있는 모델로 확장할 수 있다. 이것에 의해서, SOI-MOSFET의 디바이스 특성을 안정하고 또한 고정밀도로 시뮬레이션할 수 있다.

[제 2 실시 형태]

상기 제 1 실시 형태에서 설명한 HiSIM-SOI 에 의한 시뮬레이션 방법에 의해, SOI-MOSFET 구조에서의, 초기해인 SOI층의 표면 포텐셜 φ_s0 _. _SOI(이하 φ₁)와, SOI층의 이면의 포텐셜 φb₀ _. _SOI(이하 φ₂)와, 벌크층의 표면 포텐셜 φ_s0 _. _bulk(이하 φ₃)를 구할 수 있다.

이하에 설명하는 제 2 실시 형태는, 상기한 바와 같이 하여 구한 포텐셜 φ₁, φ₂, φ₃의 값을 초기값로서 이용하는 것에 의해, 더욱 정밀도 좋게, 또한 다변수를 고속으로 시뮬레이션하기 위한 방법이다.

이하, 도 5를 참조하여 제 2 실시 형태에 따른 시뮬레이션 방법에 대해 설명한다. 또, 이 시뮬레이션은 제 1 실시 형태와 마찬가지로 범용의 컴퓨터 시스템으로 실행하는 것으로 한다.

우선, 도 4에 나타내는 시뮬레이션과 마찬가지로, 입력 장치(21)로부터 게이트 산화막 두께 t_FOX, SOI층의 두께 t_SOI, 벌크의 불순물 농도 N_sub _. _bulk, SOI층의 불순물 농도 N_sub _. _SOI 등의 SOI-MOSFET용의 디바이스 파라미터, 모델 파라미터 및 초기해로서의 포텐셜 φ₁, φ₂, φ₃을 입력하여, 기억 장치(23)에 기억시킨다(STEP11, 12).

다음으로, 계산에 필요한 수식, 즉 프로그램이 컴퓨터 시스템의 소정의 입력 장치(21)로부터 입력되어, 기억 장치(23)에 기억된다. 이들은 저장된 프로그램 실행형 컴퓨터 시스템(stored program computer system)에서의 소정의 기억 장치로서의 외부 기억 장치(예컨대, 하드디스크) 등에 기억된다. 이 프로그램은 시뮬레이션 실행시에, 실행용 기억 장치(RAM 등)에 로드되고, 연산 장치(CPU 등)에 의해, 점차적 내지지 병렬적으로 실행된다(STEP13).

다음으로, 그 수식에 대하여 설명한다.

SOI층의 표면 포텐셜 φ₁, SOI층의 이면의 포텐셜 φ₂, 및 벌크층의 표면 포텐셜 φ₃에는 각각, 예컨대 다음 식 (A), (B), (C)에 예시하는 바와 같은 해석식의 관계가 성립하고 있다고 가정한다.

또, 식 (A), (B), (C)는 이것에 한정하는 일없이, 별도의 표현이나 별도의 해석식으로 표시되는 것은 말할 필요도 없다.

여기서, V_gp는 게이트?소스 사이의 전압으로부터 플랫 밴드 전압을 뺀 값이고, Q_s0 _. _bulk는 벌크의 전하량, Q_n은 SOI 표면의 반전 전하량, Q_dep _. _SOI는 SOI층의 공핍 전하량, C_BOX는 BOX의 전하 용량, C_FOX는 게이트 산화막의 전하 용량이다. 또한, C_SOI는 ε_si/t_SOI이고, ε_si는 실리콘의 유전율, t_SOI는 SOI층의 두께이다.

상기 해석식 (A), (B), (C)의 f₁, f₂, f₃을 동시에 0으로 하도록, SOI층의 표면 포텐셜 φ₁과, SOI층의 이면의 포텐셜 φ₂와, 벌크층의 표면 포텐셜 φ₃을 결정하면 된다. 즉, 3 변수의 연립 방정식의 해를 얻는 것으로 되돌아간다. 그리고, 이들 해를 컴퓨터에 의해 얻는 과정에서, 뉴톤법에 의한 3 변수의 반복 계산을 해야 한다.

다음으로, STEP14가 실행된다. 3 변수의 반복 계산은 야코비 행렬(Jacobian matrix) J(식 (D))을 이용하여, 각 표면 포텐셜의 수정 차분량 δφ=(δφ₁, δφ₂, δφ₃) T(T는 전치(transposition)를 나타냄)를 식 (E)에 의해 반복 계산을 하게 할 뿐이다.

즉, 당해 STEP14에서는, 식 (E)를, 3변수의 반복 계산의 프로그램으로서 컴퓨터 시스템의 소정의 입력 장치로부터 입력하여 그 기억 장치에 기억시킨다.

다음으로, SOI층의 표면 포텐셜 φ₁과, SOI층의 이면의 포텐셜 φ₂와, 벌크층의 표면 포텐셜 φ₃의 초기값을, 컴퓨터 시스템의 소정의 입력 장치로부터 입력하여 그 기억 장치에 기억시킨다. 이들은 저장된 프로그램 실행형 컴퓨터 시스템에서는 소정의 기억 장치로서의 외부 기억 장치 등에 기억되고, 실행시에는 RAM 등의 실행용 기억 장치로 로드된다.

또, STEP11과 STEP12의 처리 순서는 상관없다. STEP12 후에 STEP11을 실행하는 것도 가능하다.

(STEP15, 16)

STEP11로부터 STEP14에 의해, 반복 계산의 프로그램과 당해 프로그램 실행시에서의 초기값이 외부 기억 장치 등에 기억되어 있기 때문에, 이들을 임의의 ㅌ타타이밍에서, RAM 등으로 로드하고, 그것을 CPU 등에 의해 점차적 내지 병렬적으로 실행하면 된다. 여기서, 실행의 종료 조건은 계산 과정에서 수정 차분량 δφ가 소정의 임계값에 도달한 경우이다. 수정 차분량 δφ가 임계값에 도달하고 있지 않은 경우, 제어가 STEP13으로 이행되어, 상기 동작이 반복된다.

상기 동작에 의해, 초기값으로서 취득한 SOI층의 표면 포텐셜 φ₁과, SOI층의 이면의 포텐셜 φ₂와, 벌크층의 표면 포텐셜 φ₃에 근거하여, 반복 계산의 해인 더욱 정밀도가 좋은 SOI층의 표면 포텐셜 φ₁과, SOI층의 이면의 포텐셜 φ₂와, 벌크층의 표면 포텐셜 φ₃을 얻을 수 있다.

상기 처리에 의해 얻어진 포텐셜 φ₁, φ₂, φ₃의 값은 반복 계산에서의 극값(extreme values)으로 빠지는 일이 없다. 왜냐하면, 이들의 초기값에서, 이미 상당의 정밀도를 갖고 있기 때문이다.

(STEP17)

상기 STEP14에서, 수정 차분량 δφ이 임계값에 도달한 경우, 포텐셜 φ₁, φ₂, φ₃(반복 계산의 해)에 근거하여 SOI-MOSFET의 디바이스 특성, 예컨대 전류, 용량 등이 구해진다. 디바이스 특성이란, MOSFET의 게이트?소스 및 드레인 단자 사이의 전류 및 용량, 또한 이들 단자와 벌크 사이의 전류 및 용량을 말한다.

또한, 야코비 행렬 J(식 (D))을 도입함으로써, 다변수(여기서는 3 변수를 예시하지만, 이것에 한정되지 않음)의 반복 계산을, 컴퓨터에서 동시에 또한 고속으로 실행하는 것이 가능해진다. 이 결과, 컴퓨터 시뮬레이션에서의 정밀도의 장점과 고속성을 양립시킬 수 있다.

따라서, 제 2 실시 형태에 의하면, 상기 제 1 실시 형태에서 구한 포텐셜의 값을 초기값으로서 이용하여, 더욱 정밀도 좋고, 또한 다변수를 고속으로 시뮬레이션할 수 있다.

도 6은 2차원 디바이스 시뮬레이터(2D-Device) 모델에서의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도이다. 여기서는 2차원 디바이스 시뮬레이터 MEDICI를 이용하여 시뮬레이션한 결과를 나타내고 있다.

도 7은 HiSIM-SOI(initial value) 모델에서의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도이다. 또한, 도 8은 HiSIM-SOI(Newton loop) 모델에서의 SOI층의 표면 포텐셜, SOI층의 이면 포텐셜 및 벌크층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도이다. 도 6 내지 도 8은 벌크?소스간 전압 V_bs가 -2V일 때의 시뮬레이션 결과를 나타내고 있다.

도 9는 2차원 디바이스 시뮬레이터(2 D-Device) 모델에서 벌크?소스간 전압을 변화시켰을 때의 SOI층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도이다. 도 10은 HiSIM-SOI 모델에서 벌크?소스간 전압을 변화시켰을 때의 SOI층의 표면 포텐셜과 게이트?소스간 전압의 관계를 나타내는 특성도이다. 도 9 및 도 10에서는, 벌크?소스간 전압 V_bs를 0.0V, -0.5V, -1.0V, -2.0V로 설정하고 있다.

즉, 2D 모델에 대한 HiSIM-SOI의 우위성 또는 효과는 이하와 같다. 2D 디바이스 시뮬레이터에서는, 디바이스 구조를 메쉬로 구분하고, 각 노드에 대해 프와송 방정식이나 전류 연속식을 연립시켜, 그들을 수치적으로 풀고 있다. 그 결과, 필연적으로 계산량이 많아져, 계산기에 의한 처리 가능한 노드 수에도 한도가 있다. 그 때문에, 2D 디바이스 시뮬레이터는 대규모인 회로에 대해 시뮬레이션할 수 없어, 실질적으로 트랜지스터 수개 정도의 회로 시뮬레이션이 한계이다. 또한, 다수의 연립 방정식을 수치적으로 풀고 있기 때문에, 계산 시간이 길어진다고 하는 문제가 있다.

한편, HiSIM-SOI는, 디바이스를 메쉬로 구분하지 않고, 해석식으로 디바이스 특성을 구하기 때문에, 계산량이 2D 디바이스 시뮬레이터와 비교하고 매우 적다. 그 때문에, 대규모인 회로에 대한 시뮬레이션을 실시상 바람직한 처리 시간 내에서 실행할 수 있다. 또한, HiSIM-SOI는 디바이스 하나당의 계산 시간이 2D 디바이스 시뮬레이터보다 압도적으로 빠른 특징을 갖고 있다.

따라서, 상기와 같은 구성의 시뮬레이션 장치 및 시뮬레이션 방법에 의하면, 안정하고 또한 고정밀도로 SOI-MOSFET의 디바이스 특성을 시뮬레이션할 수 있다. 또한, MOSFET의 구조 파라미터를 이용하여 모델이 개발되고 있기 때문에, 구조의 차이에도 용이하게 대응할 수 있다.

따라서, 이 MOSFET 모델이나 시뮬레이 션결과를, 디바이스 설계에 반영시켜 MOSFET에서의 여러 가지의 디바이스 파라미터나 설정 전압을 조정하는 것에 의해, SOI-MOSFET를 설계 및 제조할 수 있다.

[제 3 실시 형태]

본 발명은, 디바이스 파라미터에 부가하여, 회로도 및 회로의 구동 조건을 입력 장치(21)로부터 입력해서 기억 장치(23)에 기억시키고, 이 기억 장치(23)에 기억된 데이터를 이용하여 회로 특성을 구할 수 있다.

도 11은 제 3 실시 형태를 나타내는 것으로, 회로 특성을 구하는 방법을 나타내고 있다.

도 11에 나타낸 바와 같이, 우선, 입력 장치(21)로부터 디바이스 파라미터, 회로도 및 회로의 구동 조건이 입력되고, 기억 장치(23)에 기억된다(STEP21). 이것은 기억 장치(23)에 기억된 회로 시뮬레이션용 프로그램(회로 시뮬레이터)에 의해 행해진다.

이어서, 회로 시뮬레이션용 프로그램으로부터, SOI-MOSFET의 디바이스 특성을 시뮬레이션하는 프로그램(HiSIM-SOI)에 디바이스 파라미터 및 인가 전압이 입력된다(STEP22).

이 후, 도 4 및 도 5에 나타내는 흐름도에 따라 연산이 실행되어, 디바이스 특성이 구해진다(STEP23).

STEP23에서 구해진 디바이스 특성이 회로 시뮬레이션용 프로그램에 공급된다(STEP24).

회로 시뮬레이션용 프로그램은, 공급된 디바이스 특성에 근거하여, 회로 특성을 시뮬레이션한다(STEP25).

도 3에 나타내는 장치에 있어서, 상기 회로 특성의 시뮬레이션에 관한 구체적인 동작은 다음과 같다. 입력 장치(21), 연산 장치(22-2), 출력 장치(24), 및 기억 장치(23)는 제어 장치(22-1)에 의해 제어된다. 기억 장치(23)는 제어 장치(22-1)를 제어하기 위한 명령을 기술한 프로그램, 입력 장치(21)로부터 입력된 디바이스 파라미터, 회로도 및 회로의 구동 조건을 기억한다. 연산 장치(22-2)는 기억 장치(23)에 기억된 프로그램에 따라 디바이스 파라미터, 회로도 및 회로의 구동 조건의 데이터에 근거하여, 회로 특성을 시뮬레이션한다. 출력 장치(24)는 연산 장치(22-2)에 의해 연산된 회로 특성을 출력한다.

상기 제 3 실시 형태에 의하면, 디바이스 파라미터, 회로도 및 회로의 구동 조건을 입력하여, SOI-MOSFET의 디바이스 특성을 시뮬레이션하는 프로그램(HiSIM-SOI) 및 회로 시뮬레이션용 프로그램을 이용하는 것에 의해, 회로 특성을 시뮬레이션하는 것이 가능하다. 따라서, 회로 특성을 고정밀도이고 또한 고속으로 시뮬레이션하는 것이 가능하다.

[제 4 실시 형태]

본 발명은 입력하는 디바이스 파라미터를 소정의 알고리즘으로 변화시키고, 그 계산 결과인 디바이스 특성이 요구된 디바이스 특성에 일치했을 때, 계산을 종료시키는 것에 의해, 디바이스 파라미터를 특정하는 것도 가능하다.

도 12는 제 4 실시 형태를 나타내는 것으로, 디바이스 파라미터를 특정하는 방법을 나타내고 있다.

도 12에 나타낸 바와 같이, 우선, 입력 장치(21)로부터 SOI-MOSFET용의 디바이스 파라미터, 예컨대 게이트 산화막 두께 t_FOX, SOI층의 두께 t_SOI, 벌크의 불순물 농도 N_sub _. _bulk, SOI층의 불순물 농도 N_sub _. _SOI 등이 입력되고, 기억 장치(23)에 기억된다(STEP31).

이 후, 도 5에 나타내는 흐름도에 따라 포텐셜 φ₁, φ₂, φ₃이 산출되고(STEP32), SOI-MOSFET의 디바이스 특성, 예컨대 각 단자 사이의 전류, 용량 등이 산출된다(STEP33).

다음으로, 상기 산출된 디바이스 특성이, 요구된 디바이스 특성에 일치하는지 아닌지 판단된다(STEP34). 이 결과, 일치하지 않은 경우, 디바이스 파라미터가 변경되어 재차 STEP31~33의 처리가 반복된다. 디바이스 파라미터의 변경은, 예컨대 게이트 산화막 두께, SOI층의 두께, 벌크의 불순물 농도, SOI층의 불순물 농도 등이 변경된다.

또한, 산출된 디바이스 특성과 요구된 디바이스 특성이 일치했을 때, 상기 계산 처리가 종료된다(STEP35). 이것에 의해 요구된 디바이스 특성에 대응하는 디바이스 파라미터를 얻을 수 있다.

상기 제 4 실시 형태에 의하면, 디바이스 파라미터를 변경하여 고정밀도의 포텐셜 φ₁, φ₂, φ₃의 값을 산출하고, 이 산출된 포텐셜 φ₁, φ₂, φ₃에 근거하여 SOI-MOSFET의 디바이스 특성을 산출하고, 이 산출된 디바이스 특성과 요구된 디바이스 특성을 비교하고 있다. 이 때문에, 요구된 디바이스 특성에 합치(合致)한 SOI-MOSFET의 디바이스 파라미터를 얻는 것이 가능하다.

상술한 바와 같이, 본 발명의 하나의 형태에 의하면, 안정하고 또한 고정밀도로 SOI-MOSFET의 디바이스 특성을 시뮬레이션할 수 있는 시뮬레이션 방법 및 시뮬레이션 장치가 얻어진다.

SOI-MOSFET의 디바이스 구조는 자유도가 크기 때문에, 본 발명의 시뮬레이션에 의해 구조를 결정할 수 있고, 동시에 회로 특성의 평가도 가능해진다. 이 때문에, 개발 비용을 저감할 수 있다. 또한, SOI-MOSFET의 수요는 크고, 본 발명은 여러 가지의 용도에 대해 대처할 수 있다.

또, 본 발명은 상기 제 1 내지 제 4 실시 형태에 한정되는 것이 아니라, 발명의 요지를 일탈하지 않은 범위에서 여러 가지 변형하는 것이 가능하다. 예컨대 상기 각 실시 형태는, SOI-MOSFET 모델만의 시뮬레이션 방법 및 시뮬레이션 장치를 예로 설명하였다. 그러나, bulk-MOSFET 모델과 SOI-MOSFET 모델의 기본 부분은 공통이기 때문에, 예컨대 SOI-MOSFET에만 필요한 포텐셜의 계산에 플래그를 설정하고, 이 플래그를 전환하는 것에 의해, bulk-MOSFET와 SOI-MOSFET의 양쪽에 대응할 수 있다. 따라서, bulk-MOSFET와 SOI-MOSFET가 혼재하는 회로의 시뮬레이션도 가능하다.

또한, 상기 제 1 내지 제 4 실시 형태에는 여러 가지의 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건의 적당한 조합에 의해 여러 가지의 발명이 추출될 수 있다. 예컨대 제 1 내지 제 4 실시 형태에 나타내어지는 전체 구성 요건으로부터 몇 개의 구성 요건이 삭제되더라도, 발명이 해결하고자 하는 과제란에서 설명한 과제 중 적어도 하나를 해결할 수 있고, 발명의 효과란에서 설명되고 있는 효과 중 적어도 하나가 얻어지는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.

(산업상의 이용가능성)

본 발명은 SOI-MOSFET의 디바이스 설계나, SOI-MOSFET를 이용한 회로의 시뮬레이션 등에 적용이 가능하다.

Claims

매립 산화막(buried oxide film) 상의 실리콘층 내에 소스 영역 및 드레인 영역을 이격하여 형성하고, 이들 소스, 드레인 영역 사이의 채널 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성한 트랜지스터의 디바이스 특성을 시뮬레이션하는 시뮬레이션 방법에 있어서,
상기 트랜지스터의 특성을 나타내는 데이터의 1 표현 형식인 수식을 입력 장치로부터 입력하여 기억 장치에 기억시키는 단계와,
상기 트랜지스터의 디바이스 파라미터를 상기 입력 장치로부터 입력하여 상기 기억 장치에 기억시키는 단계와,
상기 기억 장치에 기억한 수식과 디바이스 파라미터에 근거하여 연산 장치에서 연산을 행해서, 상기 실리콘층에서의 표면 포텐셜(surface potential)의 제 1 값을 산출하는 단계와,
상기 기억 장치에 기억한 수식과 디바이스 파라미터에 근거하여 상기 연산 장치에서 연산을 행해서, 상기 실리콘층이 부분 공핍 상태(partially depleted state)에 있을 때 및 상기 실리콘층이 완전 공핍 상태에 있을 때의 상기 매립 산화막 하에서의 벌크층(bulk layer)의 표면 포텐셜의 제 1 값을 각각 산출하는 단계와,
산출한 상기 실리콘층에서의 표면 포텐셜의 제 1 값과, 산출한 상기 벌크층에서의 표면 포텐셜의 제 1 값과, 상기 기억 장치에 기억한 수식에 근거하여, 상기 연산 장치에서 연산을 행해서, 상기 벌크층에서의 표면 포텐셜의 제 2 값을 반복 계산에 의해서 구하는 단계와,
상기 반복 계산에 의해서 구한 벌크층에서의 표면 포텐셜의 제 2 값과, 상기 기억 장치에 기억한 수식에 근거하여, 상기 연산 장치에서 연산을 행해서, 상기 실리콘층에서의 이면(裏面)의 포텐셜의 제 1 값을 산출하는 단계
를 구비하는 것을 특징으로 하는 시뮬레이션 방법.
제 1 항에 있어서,
상기 트랜지스터의 특성을 나타내는 데이터의 1 표현 형식으로서, 상기 실리콘층에서의 표면 포텐셜과, 상기 벌크층에서의 표면 포텐셜과, 상기 실리콘층에서의 이면의 포텐셜의 관계를 기술(記述)한 서로 다른 제 1 내지 제 3 수식을 상기 입력 장치로부터 입력하여 상기 기억 장치에 기억시키는 단계와,
상기 실리콘층에서의 표면 포텐셜의 제 1 값과, 상기 벌크층에서의 표면 포텐셜의 제 2 값과, 상기 실리콘층에서의 이면의 포텐셜의 제 1 값을 상기 기억 장치에 기억시키는 단계와,
상기 기억 장치에 기억시킨, 상기 서로 다른 제 1 내지 제 3 수식과, 상기 실리콘층에서의 표면 포텐셜의 제 1 값과, 상기 벌크층에서의 표면 포텐셜의 제 2 값과, 상기 실리콘층에서의 이면의 포텐셜의 제 1 값에 근거하여, 상기 연산 장치에서 반복 연산을 행해서, 상기 실리콘층에서의 표면 포텐셜의 제 2 값과, 상기 벌크층에서의 표면 포텐셜의 제 3 값과, 상기 실리콘층에서의 이면의 포텐셜의 제 2 값을 산출하는 단계를 더 구비하는 것
을 특징으로 하는 시뮬레이션 방법.
제 2 항에 있어서,
상기 반복 계산에서, 상기 서로 다른 제 1 내지 제 3 수식을 야코비안 행렬(Jacobian matrix)의 수식으로서 상기 연산 장치에서 반복 연산 단계에 의해 행하는 것을 특징으로 하는 시뮬레이션 방법.
제 1 항에 있어서,
상기 실리콘층에서의 표면 포텐셜의 제 1 값의 산출은 표면 포텐셜에 근거하는 bulk-MOSFET 모델을 이용해서 행하는 것을 특징으로 하는 시뮬레이션 방법.
제 1 항에 있어서,
상기 반복 계산은 1 변수의 뉴톤법(Newton method)인 것을 특징으로 하는 시뮬레이션 방법.
제 1 항에 있어서,
상기 입력 장치, 상기 기억 장치 및 상기 연산 장치를 제어하는 제어 장치를 제어하기 위한 명령을 기술한 프로그램을 상기 기억 장치에 기억시키는 단계와,
상기 입력 장치로부터 디바이스 파라미터, 회로도 및 회로의 구동 조건을 입력하여 상기 기억 장치에 기억시키는 단계를 더 구비하며,
상기 제어 장치의 제어에 의해, 상기 기억 장치에 기억한 프로그램에 따라, 상기 연산 장치에서 산출한 모델 파라미터, 회로도 및 회로의 구동 조건에 근거하여, 상기 연산 장치에서 연산해서, 회로 특성을 시뮬레이션하는 것
을 특징으로 하는 시뮬레이션 방법.
청구항 1 또는 청구항 2에 기재된 시뮬레이션 방법에서의 각 단계를 실행하여 트랜지스터의 디바이스 특성을 시뮬레이션하는 것을 특징으로 하는 시뮬레이션 장치.
제 7 항에 있어서,
상기 입력 장치, 상기 기억 장치 및 상기 연산 장치를 제어하는 제어 장치와,
상기 제어 장치에 의해 제어되고, 상기 연산 장치에 의한 연산에서 얻어지는 모델 파라미터를 출력하는 출력 장치를 더 구비하는 것
을 특징으로 하는 시뮬레이션 장치.
제 8 항에 있어서,
상기 기억 장치는, 상기 제어 장치를 제어하기 위한 명령을 기술한 프로그램과, 상기 입력 장치로부터 입력한 디바이스 파라미터, 회로도 및 회로 구동 조건을 더 기억하고, 상기 제어 장치의 제어에 의해, 상기 프로그램에 따라, 상기 디바이스 파라미터, 회로도 및 회로의 구동 조건에 근거하여 상기 연산 장치에서 연산해서, 회로 특성을 시뮬레이션하는 것을 특징으로 하는 시뮬레이션 장치.
제 2 항에 있어서,
SOI-MOSFET용의 디바이스 파라미터를 상기 입력 장치로부터 입력하여 상기 기억 장치에 기억시키는 단계와,
청구항 2에 의해 구해진, 상기 실리콘층에서의 표면 포텐셜의 제 2 값과, 상기 벌크층에서의 표면 포텐셜의 제 3 값과, 상기 실리콘층에서의 이면의 포텐셜의 제 2 값에 근거하여, 상기 연산 장치에 의해 디바이스 특성을 산출하는 단계와,
상기 연산 장치를 제어하는 제어 장치에 의해, 상기 산출된 디바이스 특성이, 요구된 디바이스 특성에 일치하는지 여부를 판단하는 단계와,
상기 제어 장치에 의해, 상기 산출된 디바이스 특성과 요구된 디바이스 특성이 일치하지 않는다고 판단되었을 때, 상기 디바이스 파라미터를 변경하여 재차 상기 산출하는 단계를 반복하고, 상기 산출된 디바이스 특성과 요구된 디바이스 특성이 일치했을 때, 상기 산출하는 단계를 종료하는 것
을 특징으로 하는 시뮬레이션 방법.