JP2005259778A - 半導体装置の信頼性シミュレーション方法 - Google Patents
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Abstract
【課題】 高精度の基板電流モデルを新たに作成し、該モデルを使用することにより、高精度で応用範囲の広いホットキャリア劣化シミュレーションを実現する。
【解決手段】 基板電流Isubを
Isub=(Ai/Bi)・(Vds−Vdsat)・Id・exp(−Bi・lc/(Vds−Vdsat))
(但しId、Vds、VdsatはそれぞれMOSトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、lcは特性長であり、Aiはモデルパラメータであり、Biは所定の定数である)で表される基板電流モデル式を用いて算出する際に、特性長lcを、MOSトランジスタのゲート・ドレイン間電圧Vgd(=Vgs−Vds:VgsはMOSトランジスタのゲート電圧)の一次式(lc0+lc1・Vgd)の関数lc=lc[lc0+lc1・Vgd](但しlc0、lc1はそれぞれモデルパラメータである)とする。
【選択図】 図6
【解決手段】 基板電流Isubを
Isub=(Ai/Bi)・(Vds−Vdsat)・Id・exp(−Bi・lc/(Vds−Vdsat))
(但しId、Vds、VdsatはそれぞれMOSトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、lcは特性長であり、Aiはモデルパラメータであり、Biは所定の定数である)で表される基板電流モデル式を用いて算出する際に、特性長lcを、MOSトランジスタのゲート・ドレイン間電圧Vgd(=Vgs−Vds:VgsはMOSトランジスタのゲート電圧)の一次式(lc0+lc1・Vgd)の関数lc=lc[lc0+lc1・Vgd](但しlc0、lc1はそれぞれモデルパラメータである)とする。
【選択図】 図6
Description
本発明は、MOS型トランジスタにより構成される回路におけるMOS型トランジスタのホットキャリア劣化に起因する回路特性劣化をシミュレーションする方法に関し、特に、シミュレーション精度の改善に関する。
半導体集積回路装置の高密度化、高集積化及び微細化の進行に伴い、それを構成するMOS(metal oxide semiconductor )トランジスタの寸法の微細化は著しい。このMOSトランジスタの寸法の微細化、その中でもチャンネル長の微細化によって、MOSトランジスタの信頼性上の大きな問題であるホットキャリア劣化現象が重要な問題となってきている。
このホットキャリア劣化現象は、MOSトランジスタのドレイン端において高電界により高エネルギーの電子及び正孔(以下、合わせて「ホットキャリア」と呼ぶ)が発生し、このホットキャリアがゲート酸化膜の特性を劣化させる現象である。このホットキャリア劣化には複数の劣化モードがあり、その中で基板電流最大条件の劣化モードではN型及びP型MOSトランジスタのいずれにおいてもドレイン電流が時間とともに減少する。その結果、回路の遅延時間が時間とともに増大するという劣化が生じる。この遅延時間の増大がある程度以上になると、半導体集積回路内での信号の入出力動作又は該回路と外部との間での信号の入出力動作の際にタイミングエラーが生じ、その結果、半導体集積回路が組み込まれているシステム全体の誤動作が引き起こされる。
このホットキャリア劣化に対して、従来、MOSトランジスタに対するDC条件でのストレス加速実験を用いたホットキャリア信頼性評価が行なわれてきた。そして、ホットキャリア評価基準を満たすよう製造プロセスを最適化することにより製品の信頼性を向上させてきた。
しかしながら、近年、DC条件でのホットキャリア信頼性評価によっては従来のホットキャリア評価基準を満たすことが困難になっている。このため、半導体集積回路のホットキャリア劣化現象のシミュレーション(以下、「回路信頼性シミュレーション」と呼ぶ)を行ない、それにより製品の信頼性を向上させる技術が登場してきた。回路信頼性シミュレーションにおいては、回路シミュレータSPICEにより計算される各トランジスタの各端子の電圧や電流の計算値に基づいて、ホットキャリア寿命モデルと劣化後のSPICEパラメータとを用いてホットキャリア劣化後の回路動作のシミュレーションを行なう。
代表的な回路信頼性シミュレータとしては、米国カリフォルニア大学バークレー校が開発したBERT(非特許文献1参照)又はその市販版BTABERTがある。これらの回路信頼性シミュレーション技術を用いて半導体集積回路中の劣化・故障個所を予測し、該予測個所について設計時に対策を講じることによって、信頼性の作り込み又は信頼性設計が可能となる。
MOSトランジスタのホットキャリア劣化のシミュレーション方法としては、例えば非特許文献2に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるホットキャリア寿命モデルの特徴は次の通りである。
MOSトランジスタのホットキャリア劣化は、初期のドレイン電流Idに対するドレイン電流の変化量ΔIdの割合ΔId/Id等により評価される。DC(直流)によるスタティックなホットキャリアストレス条件下において、ホットキャリア劣化率ΔId/Idは次式(1)によって表される。
ΔId/Id=A・tn ・・・(1)
式(1)において、tはホットキャリアストレス時間を表し、符号A及びnはトランジスタの製造プロセスやストレス条件に依存する係数と考えられている。
式(1)において、tはホットキャリアストレス時間を表し、符号A及びnはトランジスタの製造プロセスやストレス条件に依存する係数と考えられている。
ドレイン電流の変化割合(ホットキャリア劣化率)が所定値(ΔId/Id)f になるまでのストレス時間がトランジスタの寿命時間τであると考えれば、式(1)から次式(2)が得られる。
(ΔId/Id)f =A・τn ・・・(2) 式(2)を用いて、例えば(ΔId/Id)f =10%になるまでの時間tが寿命τと定義される。
また、非特許文献2によれば、MOSトランジスタの寿命τは、ホットキャリア寿命モデルを用いた以下の実験式(3)によって表される。
τ=((ΔId/Id)f )1/n ・H・W・Isub-m・Idm-1 ・・・(3)
式(3)において、Wはゲートの幅を示し、Hはトランジスタの製造条件に依存する係数であり、Isubは基板電流を表し、mはインパクトイオン化及び界面準位生成に関係すると考えられている指数を表す。
式(3)において、Wはゲートの幅を示し、Hはトランジスタの製造条件に依存する係数であり、Isubは基板電流を表し、mはインパクトイオン化及び界面準位生成に関係すると考えられている指数を表す。
劣化後のMOSトランジスタのI−V特性については、ΔIdモデルを用いてシミュレーションすることができる。ΔIdモデルを用いたシミュレーション方法としては例えば非特許文献3に開示された方法がある。
ΔIdモデルにおいては、次式(4)に示すように、ストレス印加前のフレッシュなドレイン電流(初期のドレイン電流)Idにドレイン電流の劣化量ΔIdを加えることにより、劣化後のドレイン電流Id’をシミュレートする。
Id’=Id(Vds,Vgs)+ΔId(Age,Vds,Vgs)・・・(4)
ここで、Idはドレイン電圧Vds及びゲート電圧Vgsの関数であり、ΔIdはドレイン電圧Vds及びゲート電圧Vgsの関数であると共にAgeの関数である。このAgeは、ホットキャリア寿命モデルにおけるホットキャリア・ストレス開始後の時間(ホットキャリアストレス時間)tまでのストレス量を表している。また、物理的には、時間tまでに発生したホットキャリアのうちMOSトランジスタのダメージ発生に必要な臨界エネルギー以上のエネルギーを持ったホットキャリアの総量を表す。
ここで、Idはドレイン電圧Vds及びゲート電圧Vgsの関数であり、ΔIdはドレイン電圧Vds及びゲート電圧Vgsの関数であると共にAgeの関数である。このAgeは、ホットキャリア寿命モデルにおけるホットキャリア・ストレス開始後の時間(ホットキャリアストレス時間)tまでのストレス量を表している。また、物理的には、時間tまでに発生したホットキャリアのうちMOSトランジスタのダメージ発生に必要な臨界エネルギー以上のエネルギーを持ったホットキャリアの総量を表す。
AC(交流)によるダイナミックなストレス条件下における回路中のAgeを計算する際には、時間についての積分である次式(5)を用いる。
Age=∫[(W・H)-1・Isubm ・Id1-m ]dt・・・(5)
ここで、式(5)における被積分関数は、式(3)で表される寿命を規格化したものの逆数になっている。
ここで、式(5)における被積分関数は、式(3)で表される寿命を規格化したものの逆数になっている。
シミュレーションの際に式(3)又は式(5)中のドレイン電流Idを計算するため、SPICEモデルが使用される。このSPICEモデルの一例として、例えば非特許文献4に詳述されているBSIM(Berkeley Short-Channel IGFET Model)法が用いられている。
また、シミュレーションの際に式(3)又は式(5)中の基板電流Isubを決定するため、基板電流モデルが使用される。基板電流Isubを計算する方法の一例が非特許文献5に開示されている。
この基板電流モデルは次式(6)によって表される。
Isub=(Ai/Bi)・(Vds−Vdsat)・Id・exp(−Bi・lc/(Vds−Vdsat))・・・(6)
式(6)において、Vdsはドレイン電圧、Vdsatは飽和ドレイン電圧、Ai及びBiは定数、lcは特性長である。この特性長lcは、ドレイン端における電界強度ピークの指数関数的減衰の長さを表す量であって、近似的に定数と考えられている。具体的には、特性長lcは、ゲート酸化膜厚Toxとドレイン接合深さXjとを用いて近似的に次式(7)によって表される。
式(6)において、Vdsはドレイン電圧、Vdsatは飽和ドレイン電圧、Ai及びBiは定数、lcは特性長である。この特性長lcは、ドレイン端における電界強度ピークの指数関数的減衰の長さを表す量であって、近似的に定数と考えられている。具体的には、特性長lcは、ゲート酸化膜厚Toxとドレイン接合深さXjとを用いて近似的に次式(7)によって表される。
lc=(εSi・Tox・Xj/εox)1/2 ・・・(7)
式(7)において、εSiはシリコンの誘電率、εoxはシリコン酸化膜の誘電率である。
式(7)において、εSiはシリコンの誘電率、εoxはシリコン酸化膜の誘電率である。
ドレイン接合深さXjが式(7)に現れるための必要条件は、ドレイン接合深さXjにおいてドレイン端の縦方向電界が無視できることである。式(7)を導出する方法の一例が非特許文献6に開示されている。式(7)によって表されるlcはMOSトランジスタの各端子電圧には依存していないが、実際にはlcは各端子電圧に依存するため、前述の回路信頼性シミュレータBTABERTにおいては、次式(8)のような、ドレイン電圧Vds依存性を持つlcのモデル式が用いられている。
lc=(lc0+lc1・Vds)・(Tox)1/2 ・・・(8)
式(8)において、lc0及びlc1はlcのVds依存性を表すパラメータである。式(8)を使用した基板電流モデルの一例が非特許文献7に記述されている。
式(8)において、lc0及びlc1はlcのVds依存性を表すパラメータである。式(8)を使用した基板電流モデルの一例が非特許文献7に記述されている。
以下、これらのパラメータlc0及びlc1並びに前述の定数Aiを実験値から抽出する方法について詳しく述べる。
図7は従来の基板電流モデルのパラメータを実験値から抽出する方法の説明図である。具体的には、図7は、従来の基板電流モデルの実験式(6)及び(8)に含まれるパラメータlc0及びlc1並びに定数Aiを求めるためのプロットを表している。図7において、縦軸は、ドレイン電流Idに対する基板電流Isubの比Isub/Idを、ドレイン電圧Vdsと飽和ドレイン電圧Vdsatとの差Vds−Vdsatで除した値Isub/(Id・(Vds−Vdsat))の対数スケールを示し、横軸は、ドレイン電圧Vdsと飽和ドレイン電圧Vdsatとの差Vds−Vdsatの逆数1/(Vds−Vdsat)を示している。また、21は、MOSトランジスタの各ドレイン電圧VdsにおけるIsub測定及びId測定に基づく複数の測定点に関するデータであり、22は、各ドレイン電圧Vdsにおける各測定点に関するデータに対してフィッティングされた直線である。MOSトランジスタのドレイン電流Idと基板電流Isubとは、複数のドレイン電圧Vds、例えば4条件のドレイン電圧Vds(=2.3V、2.7V、3.1V、3.5V)の下でゲート電圧Vgsを変化させることによって測定される。このとき、基板電圧Vbs=0Vとする。このドレイン電流Id及び基板電流Isubの測定結果から、飽和ドレイン電圧Vdsatをゲート電圧Vgsの関数として求める。この飽和ドレイン電圧Vdsatを求める方法の一例が非特許文献5に述べられている。そして、この飽和ドレイン電圧Vdsatを用いて各測定点に対して、Isub/(Id・(Vds−Vdsat))及び1/(Vds−Vdsat)を求め、その結果を、縦軸をIsub/(Id・(Vds−Vdsat))の対数スケールとし且つ横軸を1/(Vds−Vdsat)としてプロットする。
以上のように座標軸の設定を行なうと、式(6)より、lcとAiとが一定の場合においては、各測定点のデータに対してフィッティングされた直線の切片(y切片)はln(Ai/Bi)(但しlnは自然対数を表す)となり、該直線の傾きは−Bi・lcとなる。従って、これらのln(Ai/Bi)の値及び−Bi・lcの値からlcとAiとを求めることができる。また、各ドレイン電圧Vdsにおける測定点のデータに対しては、最小二乗法により式(6)及び式(8)のパラメータlc0及びlc1並びに定数Aiを求める。図7の直線22は、このように求めた各パラメータを使用して式(6)及び式(8)に基づき各ドレイン電圧Vdsに対して計算された直線である。
図8(a)及び(b)は、これらのパラメータを用いた基板電流Isubの計算値と基板電流Isubの実測値との一致の程度を示す図である。具体的には、図8(a)及び(b)は、ドレイン電圧Vdsをパラメータとして、従来の基板電流モデルの実験式(6)及び(8)を用いた基板電流Isubの計算値と基板電流Isubの実測値とを比較した様子を表している。図8(a)において、縦軸は基板電流Isubの対数スケールを示し、横軸はゲート電圧Vgsを示し、23は基板電流Isubの実測値であり、24は図7において求めたパラメータと式(6)及び(8)とを用いた基板電流Isubの計算結果である。同様に、図8(b)において、縦軸は基板電流Isubを示し、横軸はゲート電圧Vgsを示し、25は基板電流Isubの実測値であり、26は図7において求めたパラメータと式(6)及び(8)とを用いた基板電流Isubの計算結果である。
図9は、従来技術における基板電流モデルを用いて回路のホットキャリア劣化をシミュレートする方法の手順を示すフロー図である。図9のフロー図に示す方法は、式(4)〜(6)及び(8)に従って、信頼性シミュレータがトランジスタのホットキャリア劣化をシミュレートするためのステップS1〜S4を含んでいる。
まず、ステップS1において、予め抽出されたストレス印加前のトランジスタパラメータによってフレッシュなドレイン電流がシミュレートされる。
次に、ステップS2において、式(6)及び(8)により表される基板電流モデル式と、図7を用いて説明した方法によって決定されたパラメータlc0及びlc1並びに定数Aiとに基づいて基板電流Isubがシミュレートされる。
次に、ステップS3において、式(5)に基づいて各トランジスタの劣化を表すAgeが、回路中におけるドレイン電流Id及び基板電流Isubの関数を時間積分することにより計算される。このとき、ステップS1でシミュレートされたドレイン電流Idと、ステップS2でシミュレートされた基板電流Isubとが使用される。
次に、ステップS4において、ステップS3で算出されたAgeに基づいて式(4)を使用してトランジスタのホットキャリア劣化(具体的には劣化後のドレイン電流Id’)がシミュレートされる。
R.H. Tu 他、Berkeley reliability tools - BERT、IEEE Trans. Compt.-Aided Des. Integrated Circuits & Syst.、アメリカ合衆国、1993年10月 、vol.12、no.10、p.1524-1534 Kuo 他、IEEE Trans. Electron Devices、アメリカ合衆国、1988年 7月、vol.35、p.1004-1011 Quader他、IEEE Trans. Electron Devices、アメリカ合衆国、1993年12月、vol.40、p.2245-2254 Sheu 他、IEEE J. Solid-State Circuits 、アメリカ合衆国、1987年 8月、vol.SC-22、p.558-566 Chan他、IEEE Electron Device Lett.、アメリカ合衆国、1984年12月、vol.EDL-5、p.505-507 Y.Taur他、Fundamentals of Modern VLSI Devices 、アメリカ合衆国、Cambridge University Press、1998年、p.154-158 BTA Technology,Inc、BTABERT User's Manual Version 2.31、アメリカ合衆国、BTA Technology, Inc.、1996年 9月12日、p.2-1〜2-3
R.H. Tu 他、Berkeley reliability tools - BERT、IEEE Trans. Compt.-Aided Des. Integrated Circuits & Syst.、アメリカ合衆国、1993年10月 、vol.12、no.10、p.1524-1534 Kuo 他、IEEE Trans. Electron Devices、アメリカ合衆国、1988年 7月、vol.35、p.1004-1011 Quader他、IEEE Trans. Electron Devices、アメリカ合衆国、1993年12月、vol.40、p.2245-2254 Sheu 他、IEEE J. Solid-State Circuits 、アメリカ合衆国、1987年 8月、vol.SC-22、p.558-566 Chan他、IEEE Electron Device Lett.、アメリカ合衆国、1984年12月、vol.EDL-5、p.505-507 Y.Taur他、Fundamentals of Modern VLSI Devices 、アメリカ合衆国、Cambridge University Press、1998年、p.154-158 BTA Technology,Inc、BTABERT User's Manual Version 2.31、アメリカ合衆国、BTA Technology, Inc.、1996年 9月12日、p.2-1〜2-3
しかしながら、従来のホットキャリア劣化のシミュレーション方法によると、図8(a)及び(b)に示すように、従来の基板電流モデルによる基板電流Isubの計算結果は実測値に対して誤差を生じており、特にドレイン電圧Vdsが低い場合に誤差が大きくなる。すなわち、ホットキャリア劣化の正確なシミュレーションが必要となるのは、ドレイン電圧Vdsがストレス時の電圧よりも低い実使用時の電圧程度の場合であるのに対して、従来の基板電流モデルにおいてはドレイン電圧Vdsが低い場合に誤差が大きい。このため、図9のフロー図に示す、MOSトランジスタのホットキャリア劣化をシミュレートする方法のステップS3におけるAgeの計算誤差が大きくなり、その結果、ステップS4におけるトランジスタのホットキャリア劣化のシミュレーション誤差が大きくなるという問題が生じる。また、この問題に伴って、ホットキャリア劣化のシミュレーション技術の応用が制限されるという別の問題が起きる。
前記に鑑み、本発明は、高精度の基板電流モデルを新たに作成し、該モデルを使用することにより、高精度で応用範囲の広いホットキャリア劣化シミュレーションを実現することを目的とする。
前記の目的を達成するために、本願発明者は、従来の基板電流モデルの精度が悪い原因を検討した結果、次のような知見を得た。
(A)従来のホットキャリア劣化のシミュレーション方法における基板電流モデル式(6)における特性長lcの各端子電圧依存性の式(8)は、単なるドレイン電圧Vdsのみに関する一次式の近似式であって物理的基礎を欠いている。
(B)モデル式(6)においてAiを定数とすることも物理的基礎を持っていない。
(A)従来のホットキャリア劣化のシミュレーション方法における基板電流モデル式(6)における特性長lcの各端子電圧依存性の式(8)は、単なるドレイン電圧Vdsのみに関する一次式の近似式であって物理的基礎を欠いている。
(B)モデル式(6)においてAiを定数とすることも物理的基礎を持っていない。
そこで、本願発明者は、以上の知見に基づき、物理的基礎を持つ新たな基板電流モデルを創作し、該モデルを適用することによって、ホットキャリア劣化のシミュレーション精度が劣化するという問題点を解決した。
具体的には、本発明に係る半導体装置の信頼性シミュレーション方法は、半導体装置を構成するMOSトランジスタの基板電流Isubの予測値に基づいて半導体装置の信頼性シミュレーションを行なう方法であって、基板電流Isubを
Isub=(Ai/Bi)・(Vds−Vdsat)・Id・exp(−Bi・lc/(Vds−Vdsat))
(但しId、Vds、VdsatはそれぞれMOSトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、lcは特性長であり、Aiはモデルパラメータであり、Biは所定の定数である)で表される基板電流モデル式を用いて算出する際に、特性長lcを、MOSトランジスタのゲート・ドレイン間電圧Vgd(=Vgs−Vds:VgsはMOSトランジスタのゲート電圧)の一次式(lc0+lc1・Vgd)の関数lc=lc[lc0+lc1・Vgd](但しlc0、lc1はそれぞれモデルパラメータである)とする。
Isub=(Ai/Bi)・(Vds−Vdsat)・Id・exp(−Bi・lc/(Vds−Vdsat))
(但しId、Vds、VdsatはそれぞれMOSトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、lcは特性長であり、Aiはモデルパラメータであり、Biは所定の定数である)で表される基板電流モデル式を用いて算出する際に、特性長lcを、MOSトランジスタのゲート・ドレイン間電圧Vgd(=Vgs−Vds:VgsはMOSトランジスタのゲート電圧)の一次式(lc0+lc1・Vgd)の関数lc=lc[lc0+lc1・Vgd](但しlc0、lc1はそれぞれモデルパラメータである)とする。
また、本発明の半導体装置の信頼性シミュレーション方法において、関数lc[lc0+lc1・Vgd]は(lc0+lc1・Vgd)1/4 に比例することが好ましい。
また、本発明の半導体装置の信頼性シミュレーション方法において、モデルパラメータAiを、ゲート・ドレイン間電圧Vgdの一次式(lc0+lc1・Vgd)の関数Ai=Ai[lc0+lc1・Vgd]とすることが好ましい。この場合、関数Ai[lc0+lc1・Vgd]は(lc0+lc1・Vgd)Ai1 (但しAi1はモデルパラメータである)に比例することが好ましい。
本発明によれば、基板電流モデルの式(6)におけるlc及びAiに対して、物理的基礎を持つ各端子電圧依存性のモデル式が与えられるため、基板電流の計算結果の実測値に対する誤差が小さくなる。その結果、MOSトランジスタのホットキャリア劣化を高精度でシミュレーションすることができる。また、ホットキャリア劣化のシミュレーション技術を広範囲に亘って応用できる。
本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法について説明する前に、本発明の基板電流モデルの物理的基礎について図面を使用して説明し、続いて本発明の基板電流モデル式について説明する。
図1は本発明の基板電流モデルにおける物理的基礎の説明図である。具体的には、図1は、飽和領域で動作するNチャンネル型MOSトランジスタのドレイン端におけるキャリアの分布を示している。尚、このキャリアはNチャンネル型MOSトランジスタにおいては電子であるが、Pチャンネル型MOSトランジスタでは正孔となる。すなわち、以下の説明は、キャリア等の型や極性を入れ替えればPチャンネル型MOSトランジスタにおいても同様に成立する。
図1に示すように、シリコン基板1上にゲート酸化膜3を介してゲート電極2が形成されている。シリコン基板1におけるゲート電極2の一側方にはドレイン領域4が設けられている。ゲート電極2にはゲート電圧Vgsが印加されている。ドレイン領域4にはドレイン電圧Vds(>飽和ドレイン電圧Vdsat)が印加されている。
飽和領域で動作するMOSトランジスタのチャンネル5中のキャリアに対しては、該キャリアが速度飽和となる点6に達するまでは縦(垂直)方向電界の影響が支配的である一方、チャンネル5内の横(水平)方向電界強度が弱いため、チャンネル5中のキャリアはゲート酸化膜3の縦方向電界によりシリコン基板1の表面を流れる。しかし、該キャリアがドレイン領域4に近づくに従って横方向電界強度が増加し、それによりキャリアの移動速度の飽和が起こる。キャリアが速度飽和となる点6からドレイン領域4までの速度飽和領域では、キャリアは一定の飽和速度Vsat でドレイン領域4に向かって流れる。この速度飽和領域ではドレイン領域4に近づくに従って下向きの縦方向電界が減少する一方、横方向電界が増加する。このため、速度飽和領域内での電界強度は2次元的な分布を持ち、その結果、キャリアが速度飽和となる点6からドレイン領域4までの間のキャリア流経路7はシリコン基板1の表面から離れてドレイン接合深さXjと同程度の深さまで広がることとなる。また、速度飽和領域内でドレイン領域4にさらに近づくと、縦方向電界の向きが反転して上向きとなり、それによってキャリアの空乏化した領域8が形成される。
ところで、基板電流モデル式(6)に現れる特性長lcに関する従来のモデル式(7)にドレイン接合深さXjが現れる理由は、ドレイン端の縦方向電界を無視しうる深さがドレイン接合深さXjに等しいと仮定しているからである。しかし、前述の速度飽和領域におけるキャリアの分布に基づいて考察すると、ドレイン端の縦方向電界を無視しうる深さはドレイン接合深さXjではなく、キャリアの空乏化した領域8の深さXdである。なぜなら、キャリア流経路7では横方向電界が支配的であるため、縦方向電界を無視できるからである。そこで、本発明の基板電流モデルにおいては、特性長lcを次式(9)のようにモデル化する。
lc=(εSi・Tox・Xd/εox)1/2 ・・・(9)
また、本発明に係る新たな基板電流モデルにおいては、以下に述べるように、式(6)中のlc及びAiにおけるゲート電圧Vgs及びドレイン電圧Vdsに対する依存性をモデル化する。ここで、ドレイン端においてはキャリア流経路7中のキャリア密度は一定であると仮定し、このキャリア密度をnc (/cm3 )とする。また、キャリアの空乏化した領域8においてはキャリア密度は近似的に0となり、さらにキャリア密度の減少分−nc に等しい電荷密度に相当する上向きの縦方向電界が発生すると仮定する。この上向きの縦方向電界は、ドレイン領域4の正電荷により生じたものである。これらの仮定に基づき、ドレイン端の縦方向電界は次式(10)によって表される。
また、本発明に係る新たな基板電流モデルにおいては、以下に述べるように、式(6)中のlc及びAiにおけるゲート電圧Vgs及びドレイン電圧Vdsに対する依存性をモデル化する。ここで、ドレイン端においてはキャリア流経路7中のキャリア密度は一定であると仮定し、このキャリア密度をnc (/cm3 )とする。また、キャリアの空乏化した領域8においてはキャリア密度は近似的に0となり、さらにキャリア密度の減少分−nc に等しい電荷密度に相当する上向きの縦方向電界が発生すると仮定する。この上向きの縦方向電界は、ドレイン領域4の正電荷により生じたものである。これらの仮定に基づき、ドレイン端の縦方向電界は次式(10)によって表される。
Ex(0)=−q・nc ・Xd/εSi・・・(10)
式(10)において、qは電気素量であり、nc はキャリア流経路7中のキャリア密度であり、Xdはキャリアの空乏化した領域8の深さであり、εSiはシリコンの誘電率である。先に述べたように、キャリア流経路7中では横方向電界が支配的であって縦方向電界が無視できるため、キャリア流経路7中の電位φは深さ方向(X方向)には同電位になっている。この電位は、キャリアの空乏化した領域8における深さXdでの電位と等しい。この電位をφ(Xd)とすると、式(10)から、ドレイン端の表面電位φ(0)は次式(11)により表される。
式(10)において、qは電気素量であり、nc はキャリア流経路7中のキャリア密度であり、Xdはキャリアの空乏化した領域8の深さであり、εSiはシリコンの誘電率である。先に述べたように、キャリア流経路7中では横方向電界が支配的であって縦方向電界が無視できるため、キャリア流経路7中の電位φは深さ方向(X方向)には同電位になっている。この電位は、キャリアの空乏化した領域8における深さXdでの電位と等しい。この電位をφ(Xd)とすると、式(10)から、ドレイン端の表面電位φ(0)は次式(11)により表される。
φ(0)=φ(Xd)−q・nc ・Xd2 /2εSi・・・(11)
図2はドレイン端の縦方向電位分布を示している。図2に示すように、キャリア流経路7(X>Xd)中の電位φは縦方向(深さ方向)には一定となっており、その値は、キャリアの空乏化した領域8における深さXdでの電位φ(Xd)に等しい。他方、キャリアの空乏化した領域8(X≦Xd)では表面に近づくにつれて電位φが減少し、ドレイン端表面における表面電位φ(0)は式(11)で表される値となる。ここで、ドレイン端の表面電位φ(0)と、キャリアの空乏化した領域8における深さXdでの電位φ(Xd)との差φ(0)−φ(Xd)は、ゲート・ドレイン間電圧Vgd(=Vgs−Vds)に関する一次式に近似できる。すなわち、次式(12)が成り立つ。
図2はドレイン端の縦方向電位分布を示している。図2に示すように、キャリア流経路7(X>Xd)中の電位φは縦方向(深さ方向)には一定となっており、その値は、キャリアの空乏化した領域8における深さXdでの電位φ(Xd)に等しい。他方、キャリアの空乏化した領域8(X≦Xd)では表面に近づくにつれて電位φが減少し、ドレイン端表面における表面電位φ(0)は式(11)で表される値となる。ここで、ドレイン端の表面電位φ(0)と、キャリアの空乏化した領域8における深さXdでの電位φ(Xd)との差φ(0)−φ(Xd)は、ゲート・ドレイン間電圧Vgd(=Vgs−Vds)に関する一次式に近似できる。すなわち、次式(12)が成り立つ。
φ(0)=φ(Xd)−(p0+p1・Vgd)・・・(12)
式(12)において、p0及びp1は定数である。
式(12)において、p0及びp1は定数である。
ここで、式(9)、(11)及び(12)より、Xd、φ(0)及びφ(Xd)を消去すると、次式(13)が成り立つ。
lc=[2εSi 3 /(εox 2 ・q・nc )]1/4 ・(p0+p1・Vgd)1/4 ・(Tox)1/2 =(lc0+lc1・Vgd)1/4 ・(Tox)1/2 ・・・(13)
ここで、次式(14−1)及び(14−2)で表される新たなパラメータlc0及びlc1を導入している。
ここで、次式(14−1)及び(14−2)で表される新たなパラメータlc0及びlc1を導入している。
lc0=[2εSi 3 /(εox 2 ・q・nc )]・p0・・・(14−1)
lc1=[2εSi 3 /(εox 2 ・q・nc )]・p1・・・(14−2)
尚、これらのパラメータlc0及びlc1は、従来の基板電流モデルにおける式(8)中のlc0及びlc1と同一の記号を用いて表されているが、式(8)中のlc0及びlc1とは異なるものである。
lc1=[2εSi 3 /(εox 2 ・q・nc )]・p1・・・(14−2)
尚、これらのパラメータlc0及びlc1は、従来の基板電流モデルにおける式(8)中のlc0及びlc1と同一の記号を用いて表されているが、式(8)中のlc0及びlc1とは異なるものである。
以上のように、本発明の基板電流モデルにおいては、式(14−1)及び(14−2)に示すパラメータlc0及びlc1を含む式(13)によって、式(6)中のlcをモデル化する。
他方、本発明の基板電流モデルにおいては、式(6)中のAiを以下の様にモデル化する。本願発明者の研究によれば、Aiは従来技術におけるような定数ではなく、シリコン基板表面におけるキャリア密度の関数である。このシリコン基板表面におけるキャリア密度は表面電位φ(0)の関数であるので、Aiをゲート・ドレイン間電圧Vgdの関数として例えば次式(15)により表すことができる。
Ai=Ai0・(lc0+lc1・Vgd)Ai1 ・・・(15)
式(15)において、Ai0及びAi1はパラメータである。
式(15)において、Ai0及びAi1はパラメータである。
本発明に係る新たな基板電流モデルを用いてMOSトランジスタのホットキャリア劣化をシミュレートする方法においては、基板電流のモデル式(6)においてlc及びAiに関する本発明の新たなモデル式(13)及び(15)を使用して、ホットキャリア劣化のシミュレーションを実行する。
以下、本発明に係る新たな基板電流モデルを用いてMOSトランジスタのホットキャリア劣化をシミュレートする方法、つまり本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法について図面を参照しながら説明する。
まず、本発明に係る新たな基板電流モデルにおけるパラメータ(モデルパラメータ)lc0、lc1、Ai0及びAi1を実験値から抽出する方法について詳しく述べる。
図3は、本発明に係る新たな基板電流モデルのモデルパラメータを実験値から抽出する方法の説明図である。具体的には、図3は、従来の基板電流モデルの実験式(6)中のAi及びlcを表す本発明のモデル式(13)及び(15)に含まれるモデルパラメータlc0、lc1、Ai0及びAi1を求めるためのプロットを表している。図3において、縦軸は、ドレイン電流Idに対する基板電流Isubの比Isub/Idを、ドレイン電圧Vdsと飽和ドレイン電圧Vdsatとの差Vds−Vdsatで除した値Isub/(Id・(Vds−Vdsat))の対数スケールを示し、横軸は、ドレイン電圧Vdsと飽和ドレイン電圧Vdsatとの差Vds−Vdsatの逆数1/(Vds−Vdsat)を示している。また、11は、MOSトランジスタの各ゲート・ドレイン電圧Vgd(=Vgs−Vds)におけるIsub測定及びId測定に基づく複数の測定点に関するデータであり、12は、各ゲート・ドレイン電圧Vgdにおける各測定点に関するデータに対してフィッティングされた直線である。MOSトランジスタのドレイン電流Idと基板電流Isubとは、複数のドレイン電圧Vds、例えば4条件のドレイン電圧Vds(=2.3V、2.7V、3.1V、3.5V)の下でゲート電圧Vgsを変化させることによって測定される。このとき、基板電圧Vbs=0Vとする。このドレイン電流Id及び基板電流Isubの測定結果から、飽和ドレイン電圧Vdsatをゲート電圧Vgsの関数として求める。この飽和ドレイン電圧Vdsatを求める方法の一例が非特許文献5に述べられている。そして、この飽和ドレイン電圧Vdsatを用いて各測定点に対して、Isub/(Id・(Vds−Vdsat))及び1/(Vds−Vdsat)を求め、その結果を、縦軸をIsub/(Id・(Vds−Vdsat))の対数スケールとし且つ横軸を1/(Vds−Vdsat)として、複数のゲート・ドレイン電圧Vgd毎にプロットする。図3においては、説明を簡単にするため、Vgd=−2.5V、−2.0V、−1.5V、−1.0V、−0.5V、0.0V及び0.5Vの7つのゲート・ドレイン電圧Vgdについてプロットを行なっているが、実際には、これらのゲート・ドレイン電圧Vgdよりも広範囲のVgdに対してプロットを行なう。
以上のように座標軸の設定を行なうと、つまり縦軸に自然対数を使用すると、式(6)より、各測定点のデータに対してフィッティングされた直線の切片(y切片)はln(Ai/Bi)(但しlnは自然対数を表す)となり、該直線の傾きは−Bi・lcとなる。従って、これらのln(Ai/Bi)及び−Bi・lcのそれぞれの値から各ゲート・ドレイン電圧Vgdに対するlcとAiとを求めることができる。また、各ゲート・ドレイン電圧Vgdにおける測定点のデータに対しては、例えば最小二乗法により式(13)のパラメータlc0及びlc1並びに式(15)のパラメータAi0及びAi1を求める。
図4(a)は、各ゲート・ドレイン電圧Vgdにおける測定点のデータから最小二乗法により式(13)のパラメータlc0及びlc1を求める方法を示しており、図4(b)は、各ゲート・ドレイン電圧Vgdにおける測定点のデータから最小二乗法により式(15)のパラメータAi0及びAi1を求める方法を示している。
図4(a)においては、先に求めた各Vgdに対するlcの4乗lc4 を縦軸とし、ゲート・ドレイン電圧Vgdを横軸としてデータをプロットする。また、図4(a)において、13はプロットされたデータであり、14は該データに対して最小二乗法によりフィッティングされた直線である。式(13)より、「lc4 」対「Vgd」のプロットにおいて直線14の切片(y切片)はlc0・Tox2 となり、該直線の傾きはlc1・Tox2 となる。従って、これらのlc0・Tox2 及びlc1・Tox2 のそれぞれの値からlc0とlc1とを求めることができる。具体的には、本実施形態においてゲート酸化膜厚Tox=5.0nmのMOSトランジスタを使用した場合、パラメータlc0及びlc1のそれぞれの値としてlc0=1.13×10-8cm2 及びlc1=−1.07×10-8cm2 /Vが得られた。
また、図4(b)においては、先に求めた各Vgdに対するAiの対数スケールを縦軸とし、先に求めたパラメータlc0及びlc1を使用した(lc0+lc1・Vgd)の対数スケールを横軸としてデータをプロットする。また、図4(b)において、15はプロットされたデータであり、16は該データに対して最小二乗法によりフィッティングされた直線である。式(15)より、「Aiの対数スケール」対「(lc0+lc1・Vgd)の対数スケール」のプロットにおいて、つまり縦軸及び横軸の両者に自然対数を使用したプロットにおいて直線16の切片はln(Ai0)(但しlnは自然対数を表す)となり、該直線の傾きはAi1となる。従って、これらの値からパラメータAi0とAi1とを求めることができる。具体的には、本実施形態においてゲート酸化膜厚Tox=5.0nmのMOSトランジスタを使用した場合、パラメータAi0及びAi1のそれぞれの値としてAi0=4.60×1018/cm及びAi1=1.583が得られた。
図5(a)及び(b)は、以上のようにして求められたパラメータを用いた基板電流Isubの計算値と基板電流Isubの実測値との一致の程度を示す図である。具体的には、図5(a)及び(b)は、ドレイン電圧Vdsをパラメータとして、従来の基板電流モデルの実験式(6)並びに本発明に係る新たな基板電流モデル式(13)及び(15)を用いた基板電流Isubの計算値と基板電流Isubの実測値とを比較した様子を表している。図5(a)において、縦軸は基板電流Isubの対数スケールを示し、横軸はゲート電圧Vgsを示し、17は基板電流Isubの実測値であり、18は図3及び図4において求めたパラメータと式(6)、(13)及び(15)とを用いた基板電流Isubの計算結果である。同様に、図5(b)において、縦軸は基板電流Isubを示し、横軸はゲート電圧Vgsを示し、19は基板電流Isubの実測値であり、20は図3及び図4において求めたパラメータと式(6)、(13)及び(15)とを用いた基板電流Isubの計算結果である。
図5(a)及び(b)に示すように、本発明に係る新たな基板電流モデルによる基板電流Isubの計算結果における実測値に対する誤差は小さく、従来の基板電流モデルによる場合と比べて、特にドレイン電圧Vdsが低い場合の誤差が小さくなっている。
尚、式(13)及び(15)におけるパラメータlc0、lc1、Ai0及びAi1を求める方法として、前述のようなプロットを用いる方法に代えて、該プロットと等価な数値計算を行なう方法、非線形最小二乗法を用いた数値反復計算によりパラメータを最適化する方法、又はこれらの方法を組み合わせた方法等を利用できる。また、パラメータlc0、lc1、Ai0及びAi1を求めるための各方法の一部又は全部をプラグラムとしてパラメータ抽出ソフトウエアに組み込むことにより、パラメータlc0、lc1、Ai0及びAi1の算出の一部又は全部を自動化することができる。
図6は、本発明に係る新たな基板電流モデルを用いて回路のホットキャリア劣化をシミュレートする方法、つまり本発明の一実施形態に係る半導体装置の信頼性シミュレーション方法の手順を示すフロー図である。図6のフロー図に示す方法は、式(4)〜(6)、(13)及び(15)に従って、例えばプログラムされたコンピュータを用いた信頼性シミュレータが、トランジスタのホットキャリア劣化をシミュレートするためのステップS11〜S14を含んでいる。
まず、ステップS11において、予め抽出されたストレス印加前のトランジスタパラメータによってフレッシュなドレイン電流Idがシミュレートされる。
次に、ステップS12において、式(6)、(13)及び(15)により表される基板電流モデル式と、図3及び図4を用いて説明した方法によって決定されたパラメータlc0、lc1、Ai0及びAi1とに基づいて基板電流Isubがシミュレートされる。
次に、ステップS13において、式(5)に基づいて各トランジスタの劣化を表すAgeが、回路中におけるドレイン電流Id及び基板電流Isubの関数を時間積分することにより計算される。このとき、ステップS11でシミュレートされたドレイン電流Idと、ステップS12でシミュレートされた基板電流Isubとが使用される。
次に、ステップS14において、ステップS13で算出されたAgeに基づいて式(4)を使用してトランジスタのホットキャリア劣化(具体的には劣化後のドレイン電流Id’)がシミュレートされる。
以上に説明したように、本実施形態によると、基板電流モデル式(6)におけるlc及Aiを示す本発明に係る新たな基板電流モデル式(各端子電圧依存性の式)(13)及び(15)は、ゲート・ドレイン間電圧Vgdの関数であって、従来のlcのドレイン電圧依存性の式(8)等と異なり物理的基礎を持つ。このため、図5(a)及び(b)に示すように、基板電流Isubの計算結果は実測値に対して高い精度で一致しており、特にドレイン電圧Vdsが低い場合に従来の基板電流モデルと比べて高い精度が実現される。
具体的には、ホットキャリア劣化の正確なシミュレーションが必要となるのは、ドレイン電圧Vdsがストレス時の電圧よりも低い実使用時の電圧程度の場合であるのに対して、本発明に係る新たな基板電流モデルにおいてはドレイン電圧Vdsが低い場合に精度が高い。このため、図6のフロー図に示す、MOSトランジスタのホットキャリア劣化をシミュレートする方法のステップS13におけるAgeの計算精度が高くなり、その結果、ステップS14におけるトランジスタのホットキャリア劣化のシミュレーション精度が従来技術と比べて大幅に向上する。このため、ホットキャリア劣化のシミュレーション技術の応用範囲が拡大するという効果が得られる。
尚、本実施形態において、モデル式(13)に示すように、特性長lcを(lc0+lc1・Vgd)1/4 に比例する関数を用いて表したが、これに代えて、Vgdの一次式(lc0+lc1・Vgd)の他の関数lc[lc0+lc1・Vgd]を用いて表してもよい。
また、本実施形態において、モデル式(15)に示すように、パラメータAiを(lc0+lc1・Vgd)Ai1 に比例する関数を用いて表したが、これに代えて、Vgdの一次式(lc0+lc1・Vgd)の他の関数Ai[lc0+lc1・Vgd]を用いて表してもよい。
以上に説明したように、本発明の半導体装置の信頼性シミュレーション方法は、半導体集積回路のホットキャリア劣化現象のシミュレーション方法等に適用した場合に、MOSトランジタのホットキャリア劣化シミュレーションにおける誤差を小さくできるという効果が得られ有用である。
1 シリコン基板
2 ゲート電極
3 ゲート酸化膜
4 ドレイン領域
5 チャンネル
6 キャリアが速度飽和となる点
7 キャリア流経路
8 キャリアの空乏化した領域
11 各ゲート・ドレイン電圧における複数の測定点に関するデータ
12 データ11に対してフィッティングされた直線
13 プロットされたデータ
14 データ13に対してフィッティングされた直線
15 プロットされたデータ
16 データ15に対してフィッティングされた直線
17 基板電流の実測値
18 基板電流の計算結果
19 基板電流の実測値
20 基板電流の計算結果
Xd キャリアの空乏化した領域8の深さ
Xj ドレイン接合深さ
nc キャリア流経路7中のキャリア密度
2 ゲート電極
3 ゲート酸化膜
4 ドレイン領域
5 チャンネル
6 キャリアが速度飽和となる点
7 キャリア流経路
8 キャリアの空乏化した領域
11 各ゲート・ドレイン電圧における複数の測定点に関するデータ
12 データ11に対してフィッティングされた直線
13 プロットされたデータ
14 データ13に対してフィッティングされた直線
15 プロットされたデータ
16 データ15に対してフィッティングされた直線
17 基板電流の実測値
18 基板電流の計算結果
19 基板電流の実測値
20 基板電流の計算結果
Xd キャリアの空乏化した領域8の深さ
Xj ドレイン接合深さ
nc キャリア流経路7中のキャリア密度
Claims (4)
- 半導体装置を構成するMOSトランジスタの基板電流Isubの予測値に基づいて前記半導体装置の信頼性シミュレーションを行なう方法であって、
前記基板電流Isubを
Isub=(Ai/Bi)・(Vds−Vdsat)・Id・exp(−Bi・lc/(Vds−Vdsat))
(但しId、Vds、Vdsatはそれぞれ前記MOSトランジスタのドレイン電流、ドレイン電圧、飽和ドレイン電圧であり、lcは特性長であり、Aiはモデルパラメータであり、Biは所定の定数である)で表される基板電流モデル式を用いて算出する際に、
前記特性長lcを、前記MOSトランジスタのゲート・ドレイン間電圧Vgd(=Vgs−Vds:Vgsは前記MOSトランジスタのゲート電圧)の一次式(lc0+lc1・Vgd)の関数lc=lc[lc0+lc1・Vgd](但しlc0、lc1はそれぞれモデルパラメータである)とすることを特徴とする半導体装置の信頼性シミュレーション方法。 - 前記関数lc[lc0+lc1・Vgd]は(lc0+lc1・Vgd)1/4 に比例することを特徴とする請求項1に記載の半導体装置の信頼性シミュレーション方法。
- 前記モデルパラメータAiを、前記ゲート・ドレイン間電圧Vgdの一次式(lc0+lc1・Vgd)の関数Ai=Ai[lc0+lc1・Vgd]とすることを特徴とする請求項1に記載の半導体装置の信頼性シミュレーション方法。
- 前記関数Ai[lc0+lc1・Vgd]は(lc0+lc1・Vgd)Ai1 (但しAi1はモデルパラメータである)に比例することを特徴とする請求項3に記載の半導体装置の信頼性シミュレーション方法。
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