JP5020562B2 - シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法 - Google Patents
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Description
BSIM 4.0.0 MOSFET Model, User’s Manual, Department of Electrical Engineering and Computer Science, University of California, Berkeley, CA (2000) M. Miura-Mattausch et al., "Unified complete MOSFET model for analysis of digital and analog circuit," IEEE Trans. CAD/ICAS vol.15, pp.1-7 (1966) M. Shur and M. Hack, "Physics of amorphous silicon based alloy field-effect transistors, "J. Appl. Phys., vol.55, p.3831 (1984)
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値、及び前記トランジスタの所望する電圧−電流特性を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第1電位φS0、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第2電位φb0、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第3電位φSL、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第4電位φbLをそれぞれ算出し、これら第1電位φS0、第2電位φb0、第3電位φSL及び第4電位φbLを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Idsを算出する演算装置と、
前記入力装置、前記記憶装置及び前記演算装置を制御し、前記トランジスタの前記記憶装置に記憶した所望の電圧−電流特性と、前記演算装置による演算の結果得たドレイン電流Idsに基づく電圧−電流特性とを比較し、許容誤差以下になるまでデバイスパラメータを変更してモデルパラメータを得るための制御を行う制御装置と、
前記制御装置で制御され、前記演算装置による演算で得られたモデルパラメータを出力する出力装置とを具備し、
前記デバイスモデル式は下式で表され、前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものである
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第1電位φS0、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第2電位φb0、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第3電位φSL、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第4電位φbLをそれぞれ算出するステップと、
これらの算出した第1電位φS0、第2電位φb0、第3電位φSL及び第4電位φbLを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Idsを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流Idsに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップとを具備し、
前記デバイスモデル式を用いてシミュレーションを行う。
前記目標性能を実現するための概略設計を行う工程と、
個々の要素設計を行う工程と、
デバイスモデル式を使用して回路設計シミュレーションを行う工程と、
回路設計シミュレーションによる予測結果に基づいて回路の種々のパラメータを変更し、前記目標性能を得るようにして半導体装置を製造する工程とを具備し、
前記製造する半導体装置は、絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタを備え、
前記デバイスモデル式を使用して回路設計シミュレーションを行う工程は、
記憶装置に、制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
入力装置から前記トランジスタのデバイスモデル式を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタのデバイスパラメータの初期値を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタの所望する電圧−電流特性を入力して前記記憶装置に記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶されたデバイスパラメータの初期値に基づいて前記演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第1電位φS0、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第2電位φb0、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第3電位φSL、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第4電位φbLをそれぞれ算出するステップと、
これら算出した第1電位φS0、第2電位φb0、第3電位φSL及び第4電位φbLを前記記憶装置に記憶されたデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Idsを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流に基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと、
前記制御装置の制御により、前記記憶装置に記憶されたプログラムに従って、前記モデルパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートするステップとを具備し、
前記デバイスモデル式を用いてシミュレーションを行う。
先ず、本発明の実施形態に係るシミュレーション装置及びシミュレーション方法で用いるデバイスモデルに至る考察課程について説明し、その後このデバイスモデルを用いた種々の実施形態を説明する。
即ち、ソース領域端での表面電子電荷Qi(0)は次式で与えられる。
図5(b)に示すドナー(Donor)型トラップは正に帯電し、図5(c)に示すアクセプタ(Acceptor)型トラップは負に帯電する。これらドナー準位とアクセプタ準位の2つの指数関数の和で多結晶シリコン中の欠陥分布を表すことができる。
上式(1.1),(1.2)から得られる表面ポテンシャルφS0[V]と裏面ポテンシャルφb0[V]を用いて、下式(1.3)においてイタレーションの計算を行い、表面ポテンシャルφSL[V]を決定する。
一方、ドレイン領域端での電荷量qi(L)は下式のようになる。
次に、TFTやSOIトランジスタのデバイス特性をシミュレートするシミュレーション装置の実施形態を図1を参照して説明する。このシミュレーション装置1は、シミュレーション専用に構成しても良いが、例えばコンピュータの各装置を対応させて実現することもでき、本実施形態ではパーソナルコンピュータを用いる場合を例にとって説明する。
図10は、本発明の第2の実施形態に係るシミュレーション方法について説明するためのフローチャートである。この図10では、デバイスパラメータの抽出に着目して手順を示しており、図1に示したような構成のシミュレーション装置の動作を例にとっている。
図11は、本発明の第3の実施形態について説明するためのもので、上述したシミュレーション装置及びシミュレーション方法を回路解析シミュレータに適用する場合の概略構成を模式的に示している。
図12及び図13(a),(b)はそれぞれ、本発明の第4の実施形態について説明するためのもので、図12は上述した回路解析シミュレータを回路設計に適用する場合の概略的な手順を示すフローチャート、図13(a),(b)は概略構成を示すブロック図及び出力波形図である。図12では、画素表示パネルの設計からパネル製作までの流れを例にとって示している。この例では、駆動回路を設計する段階で図13(a)に示すようなシミュレーション装置を用いて回路性能予測を行う。
図14乃至図19はそれぞれ、本発明の第5の実施形態について説明するためのもので、半導体装置の製造工程を順次示す断面図である。ここでは、SOI基板に形成されるトランジスタの製造工程を例にとって示している。
Claims (8)
- 絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値、及び前記トランジスタの所望する電圧−電流特性を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第1電位φS0、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第2電位φb0、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第3電位φSL、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第4電位φbLをそれぞれ算出し、これら第1電位φS0、第2電位φb0、第3電位φSL及び第4電位φbLを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Idsを算出する演算装置と、
前記入力装置、前記記憶装置及び前記演算装置を制御し、前記トランジスタの前記記憶装置に記憶した所望の電圧−電流特性と、前記演算装置による演算の結果得たドレイン電流Idsに基づく電圧−電流特性とを比較し、許容誤差以下になるまでデバイスパラメータを変更してモデルパラメータを得るための制御を行う制御装置と、
前記制御装置で制御され、前記演算装置による演算で得られたモデルパラメータを出力する出力装置とを具備し、
前記デバイスモデル式は下式で表され、
前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものであることを特徴とするシミュレーション装置。 - 前記所望の電圧−電流特性は、試作したトランジスタを実測した電圧−電流特性を前記入力装置から入力し、前記記憶装置に記憶させたものであることを特徴とする請求項1に記載のシミュレーション装置。
- 前記所望の電圧−電流特性は、前記記憶装置に予め記憶させた複数の電圧−電流特性の中から、前記入力装置から入力したデバイスパラメータの初期値に基づいて前記制御装置で選択したものであることを特徴とする請求項1に記載のシミュレーション装置。
- 前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路駆動条件を更に記憶し、
前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項1に記載のシミュレーション装置。 - 絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第1電位φS0、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第2電位φb0、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第3電位φSL、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第4電位φbLをそれぞれ算出するステップと、
これらの算出した第1電位φS0、第2電位φb0、第3電位φSL及び第4電位φbLを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Idsを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流Idsに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップとを具備し、
前記デバイスモデル式は下式で表され、
前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものであることを特徴とするシミュレーション方法。 - 前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とすることを特徴とする請求項6に記載のシミュレーション方法。 - 製造する半導体装置の目標性能を決める工程と、
前記目標性能を実現するための概略設計を行う工程と、
個々の要素設計を行う工程と、
デバイスモデル式を使用して回路設計シミュレーションを行う工程と、
回路設計シミュレーションによる予測結果に基づいて回路の種々のパラメータを変更し、前記目標性能を得るようにして半導体装置を製造する工程とを具備し、
前記製造する半導体装置は、絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタを備え、
前記デバイスモデル式を使用して回路設計シミュレーションを行う工程は、
記憶装置に、制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
入力装置から前記トランジスタのデバイスモデル式を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタのデバイスパラメータの初期値を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタの所望する電圧−電流特性を入力して前記記憶装置に記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて前記演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第1電位φS0、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第2電位φb0、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第3電位φSL、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第4電位φbLをそれぞれ算出するステップと、
これら算出した第1電位φS0、第2電位φb0、第3電位φSL及び第4電位φbLを前記記憶装置に記憶されたデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Idsを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流に基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと、
前記制御装置の制御により、前記記憶装置に記憶されたプログラムに従って、前記モデルパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートするステップとを具備し、
前記デバイスモデル式は下式で表され、前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものである
ことを特徴とする半導体装置の製造方法。
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