KR20080010305A - 반도체디바이스의 특성과 회로설계에 이용하는시뮬레이션장치, 시뮬레이션방법, 및 반도체장치의제조방법 - Google Patents

반도체디바이스의 특성과 회로설계에 이용하는시뮬레이션장치, 시뮬레이션방법, 및 반도체장치의제조방법 Download PDF

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KR20080010305A
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가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타
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Abstract

입력장치(11), 기억장치(12), 연산장치(16), 제어장치(15) 및 출력장치(17)를 구비하는 시뮬레이션장치가 개시되어 있다. 입력장치는 TFT에서의 게이트전극단에 대응하는 다결정 실리콘박막의 게이트전극측 표면의 소스영역단의 제1전위(φs0), 다결정 실리콘박막에서의 게이트전극이 형성된 표면에 대향하는 이면측의 소스영역단의 제2전위(φb0), TFT에서의 게이트전극단에 대응하는 다결정 실리콘박막의 게이트전극측 표면의 드레인영역단의 제3전위(φsL), 및 다결정 실리콘박막에서의 게이트전극이 형성된 표면에 대향하는 이면측의 상기 드레인영역단의 제4전위(φbL)를 입력한다. 상기 제1 내지 제4 전위에 기초해서 연산을 행하여 드레인전류(Ids)를 산출하고, 결함준위를 포함하여 모델화한다.
시뮬레이션장치, 시뮬레이션방법, 반도체장치의 제조방법

Description

반도체디바이스의 특성과 회로설계에 이용하는 시뮬레이션장치, 시뮬레이션방법, 및 반도체장치의 제조방법{SIMULATION APPARATUS AND SIMULATION METHOD USED TO DESIGN CHARACTERISTICS AND CIRCUITS OF SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE FABRICATION METHOD}
본 발명은 시뮬레이션장치, 반도체디바이스의 특성과 회로설계에 이용하는 시뮬레이션방법, 및 이 시뮬레이션방법을 이용한 반도체장치의 제조방법에 관한 것이다. 보다 구체적으로 본 발명은 결함준위를 포함한 기판에 형성되는 트랜지스터의 시뮬레이션기술 및 이 시뮬레이션기술을 이용한 반도체장치의 제조기술에 관한 것이다. 예를 들면 절연기판상의 다결정 실리콘박막에 소스영역 및 드레인영역을 이격해서 형성하고, 이 소스, 드레인영역들 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 박막트랜지스터(TFT:Thin Film Transistor)나 절연기판상에 설치한 다결정 실리콘의 섬상 영역(SOI:Silicon On Insulator)에 소스영역 및 드레인영역을 이격해서 형성하고, 이 소스, 드레인영역들 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 트랜지스터 등이다.
반도체장치의 회로설계를 할 때는 일반적으로 회로해석 시뮬레이터를 이용해 서 회로특성을 예측하고 있다. 회로시뮬레이션에 사용되는 소프트웨어툴로서 가장 많이 이용되는 것이 SPICE(Simulation Program with Integrated Circuit Emphasis)이며, UCB(University of California, Berkeley)에 의해서 만들어졌다. 이 시뮬레이터에 이용되는 디바이스모델은 통칭 컴팩트(Compact)모델이라고 불리는 것으로 비교적 단시간에 설계효과를 얻을 수 있도록 간략화한 모델이 사용되고 있다.
이와 같은 사정 때문에 게이트전압에 의해 반도체층의 표면의 전위를 변화시켜 그 표면전하밀도를 제어함으로써 소스, 드레인영역간의 임피던스를 바꾸는 MOS(Metal Oxide Semiconductor)트랜지스터에서는 게이트전압이 비교적 낮고 드레인전류가 흐르기 시작하는 약반전영역(Subthreshold-Weak Inversion영역)과, 게이트전압이 충분히 높아져 드레인전류가 커진 강반전영역(Strong Inversion영역)에서 다른 전압-전류관계식을 이용하는 것이 일반적이었다.
이와 같은 기술어프로치에서 나온 트랜지스터모델로서 대표적인 것이 BSIM(Berkeley Short-Channel IGFET Model)이라고 불리는 시리즈이다(BSIM 4.3.0 MOSFET Model, User's Manual, Department of Electrical Engineering and Computer Science, University of California, Berkeley, Calf.(2003)). 이 모델들에서는 확산전류와 드리프트전류의 합인 드레인전류 중 약반전영역에서는 확산전류성분이 지배적이기 때문에 확산전류만을 다루고, 드리프트전류가 지배적인 강반전영역에서는 드리프트전류만을 다룬다.
즉, 약반전영역에서는 이하와 같이 확산전류 근사를 행하고,
Figure 112007053608104-PAT00001
강반전영역에서는 아래 식과 같이 드리프트전류 근사를 행한다.
Figure 112007053608104-PAT00002
여기에서 ID는 드레인전류, Ion은 확산전류지수 함수계수, VGS는 게이트·소스간 전압, Von은 확산전류 오프셋전압,
Figure 112007053608104-PAT00003
는 확산전류 열전압계수, VT는 열전압, μ는 캐리어의 이동도, Cox는 게이트산화막 용량, W는 채널폭, L은 채널길이, VTHO는 문턱전압, VDS는 드레인·소스간 전압,
Figure 112007053608104-PAT00004
는 기판바이어스효과 계수, VBS는 기판(벌크)·소스간 전압, φF는 페르미준위이다.
이와 같이 상이한 동작영역에서 전류를 구하기 위해서는 상이한 식을 사용하면 식이 간단해져 해석이 쉬워지므로 계산시간을 단축할 수 있다는 이점이 있다.
그러나, 동작영역에 의해 전압-전류관계식을 바꾸는 소위 피스와이즈(Piece-wise)모델(Level 2 SPICE model, 이하 드리프트모델이라고 부른다)에서는 도 20a에 나타내는 것과 같이 약반전영역과 강반전영역의 경계(트랜지스터의 문턱전압(VTH) 근방의 해칭을 한 영역)에서 전류의 미분값이 불연속이 된다. 이 결과, 경계에서 도 20b에 나타내는 것과 같은 큰 에러가 생길 위험이 있고, 도 20c에 나타내는 것과 같이 정성적인 수정커브(A qualitatively correct curve)를 이용해서 근사하고 있다.
이 때문에 피스와이즈 모델은 약반전영역에서 강반전영역에 걸쳐 동작하는 아날로그회로의 해석에는 부적합하다. 또, 최근과 같이 채널길이가 100nm정도까지 감소되면 드리프트모델에서는 모델의 신뢰도가 낮아진다는 문제도 생긴다.
그래서 전류의 기본식인 드리프트 확산모델식을 동작영역에 따라 분리하지 않고 푸는 시도가 행해지고 있다. 그 대표적인 것이 HiSIM(Hiroshima-Univ. STARC IGFET Model)이라고 불리는 모델이다. 본 모델은 트랜지스터(MOSFET)의 약반전에서 강반전까지의 동작을 단일식(확산드리프트식)에 의해 표면포텐셜을 유도하여 표면전하를 산출하여 전류를 구하는 방법을 채용하고 있다. M. Miura-Mattausch et al., "Unified complete MOSFET model for analysis of digital and analog circuit," (IEEE Trans. CAD/ICAS vol. 15, pp. 1-7(1966))에는 이 방법에 의해 얻어진 MOSFET의 전압-전류특성이 실측값을 극히 양호하게 재현할 수 있다고 기재되어 있다.
그런데 최근에는 유리기판 등의 절연기판상에 어몰퍼스 실리콘(Amorphous-Si)을 형성한 후, 레이저결정화기술을 이용하여 단결정 실리콘에 가까운 다결정 실리콘을 형성하는 기술이 발달되고 있다. 그리고, 이 다결정 실리콘기판이나 어몰퍼스 실리콘기판에 기능회로를 집적화하는 시도가 자주 행해지고 있다. 다결정 실리 콘기판이나 어몰퍼스 실리콘기판에 회로를 내장함으로써 회로접속점에서의 단선 등이 없어져 신뢰성이 높아지고 제조비도 삭감할 수 있는 등의 이점이 있다.
그러나 현시점에서는 레이저결정화기술을 이용해도 완전한 단결정 실리콘을 얻는 것은 아직 어렵다. 다결정 실리콘에는 도 21a에 나타내는 것과 같이 다양한 면방위의 다수의 단결정 실리콘입자가 혼재하고, 결정입계에는 캐리어를 포획하는 트랩준위(결함준위 내지는 국재준위(localized states))가 존재한다. 또, 어몰퍼스 실리콘에는 많은 국재준위가 있다. 그리고, 실리콘층과 이것에 접하는 산화막의 계면에는 실리콘결정의 댕글링본드(dangling bond)에 기인하는 계면준위가 존재한다. 게다가 유리기판상의 다결정 실리콘이나 어몰퍼스 실리콘에 형성하는 산화막의 형성온도는 500℃ 정도로 낮기 때문에 통상의 MOSFET에 비해서 계면준위의 수는 현격하게 많다.
이와 같은 국재준위 또는 계면준위가 있으면 디바이스동작의 물리기구가 복잡해진다. 그리고, 현상태의 다결정 실리콘이나 어몰퍼스 실리콘을 이용한 절연게이트형 트랜지스터의 회로해석모델은 이 물리기구들을 모델화한 것이 아니라 디바이스의 물성을 단순히 피팅하기 위한 피팅패러미터를 도입한 것에 불과한 모델이다. 따라서, 모델의 정밀도가 낮아 반드시 만족할 수 있는 것은 아니었다.
그 이유는 국재준위를 포함한 절연게이트형 트랜지스터의 동작모델이 반드시 물리모델에 기초한 것이 아니라 실측한 디바이스특성을 시뮬레이션하기 위한 단순한 피팅패러미터를 적용했기 때문이다.
동작모델이 물리모델에 기초하지 않기 때문에 예를 들면 채널길이가 바뀐 경 우 등은 그때마다 같은 채널길이를 갖는 프로토타입의 디바이스를 제작해서 그 디바이스패러미터를 추출했다. 이와 같은 순서를 밟기 때문에 정밀도가 좋은 회로해석 디바이스모델을 얻으려면 많은 시간을 할애했다. 또, 단결정 실리콘에 비해서 복잡한 물리기구를 갖는 다결정 실리콘이나 어몰퍼스 실리콘을 이용한 절연게이트형 트랜지스터에서는 디바이스모델의 패러미터의 수가 많아지는 경향이 있어 편리한 디바이스모델이 없었다.
상술한 것과 같이 절연기판상의 다결정 실리콘층에 형성한 TFT나 SOI기판에 형성한 트랜지스터 등에서는 결함준위를 포함한 물리모델에 기초한 회로모델이 없었고, 많은 피팅패러미터가 필요했다. 이 때문에 정밀도가 좋은 회로해석 디바이스모델을 얻으려면 많은 시간이 필요하다. 따라서, 다결정 실리콘이나 어몰퍼스 실리콘에 형성한 트랜지스터에서는 디바이스모델의 패러미터수가 많아져 사용하기 불편했다.
본 발명의 목적은 결함준위를 포함한 물리모델에 기초하여 비교적 단시간에 고정밀도인 회로해석을 할 수 있는 시뮬레이션장치 및 시뮬레이션방법을 제공하는 것이다.
또, 본 발명의 다른 목적은 비교적 적은 수의 피팅패러미터로 실측 트랜지스터특성을 시뮬레이션할 수 있어 쉽게 사용할 수 있는 시뮬레이션장치 및 시뮬레이션방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 시뮬레이션방법을 이용하여 회로설계 시뮬레이션을 함으로써 절연기판상의 다결정 실리콘층에 형성한 트랜지스터 및 이 트랜지스터를 포함하는 회로의 최적특성을 얻을 수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 일 태양에 따르면, 절연기판상의 다결정 실리콘층에 소스영역 및 드레인영역을 이격해서 형성하고, 상기 소스영역과 드레인영역 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 트랜지스터의 디바이스특성을 시뮬레이트하는 시뮬레이션장치로서, 상기 트랜지스터의 디바이스모델식과 디바이스패러미터의 초기값을 입력하는 입력장치와, 상기 입력장치로부터 입력된 상기 디바이스모델식과 디바이스패러미터의 초기값 및 상기 트랜지스터가 원하는 전압-전류특성을 기억하는 기억장치와, 상기 기억장치에 기억된 디바이스패러미터의 초기값에 기초해서 연산을 행하고, 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 소스영역단의 제1전위(φs0), 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 소스영역단의 제2전위(φb0), 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 드레인영역단의 제3전위(φsL), 및 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 드레인영역단의 제4전위(φbL)를 각각 산출하고, 상기 제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)를 상기 기억장치에 기억된 상기 디바이스모델식에 대입해서 드레인전류(Ids)를 산출하는 연산장치와, 상기 입력장치, 상기 기억장치 및 상기 연산장치를 제어하고, 상기 트랜지스터의 상기 기억장치에 기억된 원하는 전압-전류특성과, 상기 연산장치에 의한 연산의 결과 얻은 드레인전류(Ids)에 기초하는 전압-전류특성을 비교하여 그 결과가 허용오차 이하가 될 때까지 디바이스패러미터를 변경해서 모델패러미터를 얻기 위한 제어를 행하는 제어장치와, 그리고, 상기 제어장치에서의 제어하에, 상기 연산장치에 의한 연산으로 얻어진 모델패러미터를 출력하는 출력장치를 구비하고, 상기 디바이스모델식은 아래 식으로 표시되며,
Figure 112007053608104-PAT00005
Figure 112007053608104-PAT00006
단, 소스영역단에서의 전하량qi(0)은,
Figure 112007053608104-PAT00007
에 의해 얻어지고,
드레인영역단에서의 전하량qi(L)은,
Figure 112007053608104-PAT00008
에 의해 얻어지며,
여기에서 W는 트랜지스터의 채널폭, L은 트랜지스터의 채널길이, μ는 캐리어의 이동도, IDD는 표면전하 총량, β는 열전압의 역수, Cox는 게이트산화막 용량, Vg'는 게이트-소스간 전압에서 플랫밴드전압을 뺀 전압, q는 단위전하량, εsi는 실리콘의 유전률, Nsub는 기판불순물농도, Nts0는 소스영역단에서의 트랩된 캐리어밀도, NtD0는 드레인영역단에서의 트랩된 캐리어밀도,
Figure 112007053608104-PAT00009
는 기판바이어스효과의 계수이고, 상기 트랜지스터가 형성되는 다결정 실리콘층의 결함준위를 포함해서 모델화한 시뮬레이션장치가 제공된다.
본 발명의 다른 일 태양에 따르면, 절연기판상의 다결정 실리콘층에 소스영역 및 드레인영역을 이격해서 형성하고, 상기 소스영역과, 드레인영역 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 트랜지스터의 디바이스특성을 시뮬레이트하는 시뮬레이션방법으로, 상기 트랜지스터의 디바이스모델식을 입력 장치로부터 입력해서 기억장치에 기억시키는 스텝과, 상기 트랜지스터의 디바이스패러미터의 초기값을 상기 입력장치로부터 입력해서 상기 기억장치에 기억시키는 스텝과, 상기 트랜지스터가 원하는 전압-전류특성을 상기 입력장치로부터 입력해서 상기 기억장치에 기억시키는 스텝과, 상기 기억장치에 기억된 디바이스패러미터의 초기값에 기초해서 연산장치에서 연산을 행하고, 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 소스영역단의 제1전위(φs0), 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 소스영역단의 제2전위(φb0), 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 드레인영역단의 제3전위(φsL), 및 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 드레인영역단의 제4전위(φbL)를 각각 산출하는 스텝과, 상기 제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)를 상기 기억장치에 기억된 상기 디바이스모델식에 대입해서 상기 연산장치에서 연산을 행하고, 드레인전류(Ids)를 산출하는 스텝과, 상기 트랜지스터가 원하는 전압-전류특성과, 상기 연산에 의해서 구한 드레인전류(Ids)에 기초하는 전압-전류특성을 비교하는 스텝과, 그리고, 제어장치에서 상기 입력장치, 상기 기억장치 및 상기 연산장치를 제어하고, 상기 전압-전류특성의 비교결과가 허용오차 이하가 될 때까지 디바이스패러미터를 변경해서 상기 연산장치에서 연산을 행하여 모델패러미터를 얻는 스텝을 구비하고, 상기 디바이스모식을 이용해서 시뮬레이션한다.
본 발명의 또 다른 일 태양에 따르면, 제조할 반도체장치의 목표성능을 결정하는 공정과, 상기 목표성능을 구현하기 위한 개략설계를 하는 공정과, 각각의 요소설계를 하는 공정과, 디바이스모델식을 사용해서 회로설계 시뮬레이션을 하는 공정과, 그리고, 상기 회로설계 시뮬레이션에 의한 예측결과에 기초해서 회로의 여러가지 패러미터를 변경해서 상기 목표성능을 얻는 반도체장치를 제조하는 공정을 구비하고, 상기 제조할 반도체장치는 절연기판상의 다결정 실리콘층에 소스영역 및 드레인영역을 이격해서 형성하고, 상기 소스영역과 드레인영역 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 트랜지스터를 구비하고, 상기 디바이스모델식을 사용해서 상기 회로설계 시뮬레이션을 하는 공정은, 기억장치에 제어장치를 제어하기 위한 명령을 기술한 프로그램을 기억시키는 스텝과, 입력장치로부터 상기 트랜지스터의 디바이스모델식을 입력해서 상기 입력된 트랜지스터의 디바이스모델식을 상기 기억장치에 기억시키는 스텝과, 상기 입력장치로부터 상기 트랜지스터의 디바이스패러미터의 초기값을 입력해서 상기 입력된 트랜지스터의 디바이스패러미터의 초기값을 상기 기억장치에 기억시키는 스텝과, 상기 입력장치로부터 상기 트랜지스터가 원하는 전압-전류특성을 입력해서 상기 입력된 트랜지스터가 원하는 전압-전류특성을 상기 기억장치에 기억시키는 스텝과, 상기 입력장치로부터 디바이스패러미터, 회로도 및 회로구동조건을 입력해서 상기 입력된 디바이스패러미터, 회로도 및 회로구동조건을 상기 기억장치에 기억시키는 스텝과, 상기 기억장치에 기억된 디바이스패러미터의 초기값에 기초해서 상기 연산장치에서 연산을 행하고, 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극 단에 인접한 소스영역단의 제1전위(φs0), 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 소스영역단의 제2전위(φb0), 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 드레인영역단의 제3전위(φsL), 및 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 드레인영역단의 제4전위(φbL)를 각각 산출하는 스텝과, 상기 제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)를 상기 기억장치에 기억된 상기 디바이스모델식에 대입해서 상기 연산장치에서 연산을 행하고, 드레인전류(Ids)를 산출하는 스텝과, 상기 트랜지스터가 원하는 전압-전류특성과 상기 연산에 의해서 구한 드레인전류에 기초하는 전압-전류특성을 비교하는 스텝과, 제어장치에서 상기 입력장치, 상기 기억장치 및 상기 연산장치를 제어하고, 상기 전압-전류특성의 비교결과가 허용오차 이하가 될 때까지 디바이스패러미터를 변경해서 상기 연산장치에서 연산을 행하여 모델패러미터를 얻는 스텝과, 그리고, 상기 제어장치의 제어하에, 상기 기억장치에 기억된 프로그램에 따라서 상기 모델패러미터, 회로도 및 회로구동조건에 기초해서 상기 연산장치에서 연산하여 회로특성을 시뮬레이션하는 스텝을 구비하고, 상기 디바이스모델식을 이용하여 시뮬레이션한다.
본 발명에 의하면 회로모델의 기초식으로 포아송방정식에 결함준위의 효과를 도입하는 디바이스모델식을 사용함으로써 결함준위를 포함한 물리모델에 기초하여 고정밀도로 회로해석을 할 수 있는 시뮬레이션장치 및 시뮬레이션방법을 제공할 수 있다.
또, 4가지의 피팅패러미터 즉, 캐리어 이동도, 플랫밴드전압, 결함농도분포를 부여하는 피크농도, 및 억셉터형 결함농도분포 기울기를 사용함으로써, 단결정실리콘과는 달리 더 복잡한 물리기구를 갖는 다결정실리콘 트랜지스터의 경우에도 실측된 트랜지스터 특성을 시뮬레이션할 수 있는 시뮬레이션장치 및 시뮬레이션방법을 제공할 수 있다.
더 나아가, 상기 시뮬레이션방법을 이용하여 회로설계 시뮬레이션을 함으로써 절연기판상의 다결정 실리콘층에 형성한 트랜지스터 및 이 트랜지스터를 포함하는 회로특성을 최적화할 수 있는 반도체장치의 제조방법을 제공할 수 있다.
이하, 본 발명의 실시형태에 관해서 도면을 참조해서 설명하겠다.
우선, 본 발명의 실시형태에 따른 시뮬레이션장치 및 시뮬레이션방법에서 이용하는 디바이스모델에 이르는 고찰과정에 대해서 설명하고, 그 후 이 디바이스모델을 이용한 다양한 실시형태를 설명하겠다.
본 발명의 실시형태에 따른 시뮬레이션장치 및 시뮬레이션방법은 절연기판상의 반도체박막, 예를 들면 다결정 실리콘박막에 형성한 박막트랜지스터(TFT) 또는 SOI기판에 형성한 트랜지스터(SOI트랜지스터라고 하겠다)를 구비한 회로설계의 시뮬레이션에 적합한 것이다. 예를 들면, 다결정 실리콘에는 도 21a를 참조해서 설명한 것과 같이, 다양한 면방위의 미소한 단결정 실리콘입자가 다수 모여 있다. 이 다결정 실리콘에는 인접하는 단결정의 경계, 즉 결정립계에 결정결함에 기초하는 국재준위가 많이 존재한다. 이와 같이 다결정 실리콘에는 내부에 재료의 불균일이 있지만 회로모델의 작성을 할 때는 이 불균일을 무시하고 균일한 재료로서 다루고 있다. 이 가정은 디바이스의 치수에 대해서 결정립이 충분히 작을 때는 유효하다고 생각된다.
본 발명에 의한 시뮬레이션의 대상이 되는 박막반도체디바이스는 N채널소자에서는 전자가, P채널소자에서는 정공이 전류의 지배적인 담당자인 소위 유니폴라소자라고 가정한다. 또, 표면에만 전류가 흐른다고 가정하면 디바이스의 전압-전류특성은 게이트하의 실리콘층 표면의 전하분포에 의해 정해지고, 표면전하는 실리콘층의 표면전위에 의해서 정해진다. 이것 때문에 트랜지스터의 전압-전류특성을 구하는 것은 실리콘층 표면의 전위분포를 구하는 것으로 귀착된다.
본 발명에서 이용하는 디바이스모델을 이끌어내는 방법은 상기의 표면전위를 구하는 것에 기본을 두는 것이다. 디바이스의 전위분포를 부여하는 것은 포아송방정식이다. 디바이스는 본래 3차원 구조지만, 채널폭방향에서는 전류가 한결같이 흐른다고 가정하면 2차원 구조로 환원할 수 있다. 또, 전류가 채널길이에 비해서 극히 얇은 표면층에만 흐른다고 가정한 소위 차지시트모델(charge sheet model)이 성립된다면 1차원 구조로 환원할 수 있다.
본 디바이스모델은 이 가정들에 기초해서 1차원의 포아송방정식을 푸는 것이 기본이 된다. 이하에 본 디바이스모델에 의해 디바이스 표면의 전하를 구하는 순서의 요점을 서술하겠다.
도 2 및 도 3a, 도 3b는 각각 본 시뮬레이션장치와 풀고자하는 방정식의 관계에 대해서 설명하기 위한 도이다. 도 2는 디바이스(트랜지스터)가 동작할 때의 모식도이며, 도 3a, 도 3b는 시뮬레이션모델과 상기 방정식의 관계를 나타낸 모식도이다. 표면전하는 표면전위분포로부터 구해진다. 이 경우, 소스전극에서 드레인전극까지의 전위의 변화는 완만하다고 가정하는 소위 그래쥬얼 채널(Gradual channel) 근사를 이용한다(도 2 참조). 이 근사를 이용함으로써 채널영역의 전위분포는 소스영역단의 표면전위(φs0)와 드레인영역단의 표면전위(φsL)의 2점의 전위로부터 추정할 수 있다. 그리고, 소스영역단과 드레인영역단의 표면전위(φs0,φsL)는 각각 소스영역단과 드레인영역단의 깊이방향의 1차원 포아송방정식 및 가우스의 법칙을 풀어서 구해진다(도 3a 참조).
한편, 시뮬레이션모델의 대상으로 하고 있는 디바이스는 절연기판상의 다결정 실리콘박막에 형성한 TFT 또는 SOI기판에 형성한 트랜지스터이다. 이 디바이스들은 두께가 수십에서 수백nm으로 얇은 것이 특징이다. 실리콘층이 얇기 때문에 동작시에 디바이스 전체가 공핍화되어 있는 완전공핍화(Fully Depleted) 또는 부분공핍화(Partially Depleted)상태로 되어 있다.
즉, 실리콘층의 이면의 전위는 영전위가 아니라 어떤 값을 갖는다. 이 이면전위는 실리콘층의 두께, 불순물농도, 게이트산화막의 두께 등의 디바이스구조 및 게이트전압에 의해서 정해진다. 이것들에 의해 표면전위와 이면전위는 독립적이지 않고 일정의 관계를 가진다. 도 3b에 나타내는 것 같이 게이트전극에 유기되는 전 하(QG)는 반도체 표면에 유기되는 반전층전하(QI), 반도체층의 공핍층전하(QB) 및 결함준위에 의해 포획된 전하(트랩전하)(Qtrap)의 합으로서 다음 식으로 나타난다.
Figure 112007053608104-PAT00010
또, 게이트전압(VGS)과 반도체표면전위(φs)는
Figure 112007053608104-PAT00011
로 표시되는 전하평형조건으로 관계지어지는데, 여기에서 Cox는 게이트산화막 용량, Vfb는 플랫밴드전압이다.
상기와 같은 관계식을 이용해서 소스영역단에서의 표면전위(φs0)와 이면전위(φb0)가 구해진다.
드레인영역단에서의 표면전위(φsL)와 이면전위(φbL)는 QFL(Quasi-Fermi Level)로 나타나는 전류연속식으로부터 소스영역단에서의 전위와 드레인전압으로 관계지어져 나타낼 수 있다.
즉, 소스영역단에서의 표면 전자전하(Qi(0))는 다음 식으로 주어지는데,
Figure 112007053608104-PAT00012
여기에서 ni는 진성캐리어농도, φs0는 소스영역단에서의 전위, ψ0는 소스영역단에서의 전자의 의사페르미(Quasi-Fermi)전위이다.
동일하게 드레인영역단에서의 표면전자전하(Qi(L))는,
Figure 112007053608104-PAT00013
이고, 여기에서 φsL은 드레인영역단에서의 전위, ψL은 드레인영역단에서의 전자의 의사페르미전위이다.
Qi(0)과 Qi(L)의 비를 취하면,
Figure 112007053608104-PAT00014
이 된다.
한편, ψL-ψ0=Vds이므로, 드레인영역단에서의 표면전위(φsL)와 이면전위(φbL)는 다음 식과 같이 나타낼 수 있다.
Figure 112007053608104-PAT00015
단, β=q/kT이다.
이상의 순서로 구해진 소스영역단, 드레인영역단에서의 표면전위(φsO,φsL), 이면전위(φbO,φbL)의 4점의 전위로부터 드레인전류(Ids)가 구해진다.
본 발명은 도 21a에 나타낸 것과 같은, 실리콘에 존재하는 결함준위를 디바이스모델에 넣어 도 21b에 나타낸 것과 같이 트랜지스터가 형성되는 실리콘의 결함준위를 포함해서 평균화하는 것이다.
즉, 회로모델의 기본식이 되는 포아송방정식에 결함준위의 효과를 도입한다. N채널형의 디바이스를 예로 들면,
포아송방정식은,
Figure 112007053608104-PAT00016
이며, 위의 식에서의 트랩된 캐리어밀도(Ntrap-)에 아래 식의 결함(트랩)준위의 효과를 도입한다.
Figure 112007053608104-PAT00017
이 수식은
Figure 112007053608104-PAT00018
Figure 112007053608104-PAT00019
로 바꿔쓸 수 있다.
위의 식에서는 다양한 근사에 의해 트립준위밀도를 도 4a에 나타내는 것 같은 에너지의 지수함수로 나타내고 있다.
또, 트랩준위에 포획되는 캐리어밀도(Ntrap-)는 도 4b에 나타내는 것 같이 트랩준위밀도(NTA(E))와 분포함수(페르미-디락분포)f(E)의 곱으로서 구할 수 있다. 도 4b는 트랩준위밀도 및 분포함수와, 포획된 캐리어의 관계를 나타내고 있다.
상기 분포함수(f(E))는 다음 식으로 표시되는데,
Figure 112007053608104-PAT00020
여기에서 Ef는 페르미에너지, VT는 열전압이다.
또한, 다결정 실리콘의 결함분포의 예로서는 도 5a에 나타내는 것과 같은 2개의 지수함수의 합으로 표시되는 DOS(Density Of State)분포가 잘 알려져 있고, 다음 식으로 표시할 수 있다.
Figure 112007053608104-PAT00021
…(1.0)
도 5b에 나타내는 도너(Donor)형 트랩은 양으로 대전되고, 도 5c에 나타내는 억셉터(Acceptor)형 트랩은 음으로 대전된다. 이 도너준위와 억셉트준위의 2개의 지수함수의 합으로 다결정 실리콘의 결함분포를 나타낼 수 있다.
그러나, 이와 같은 DOS분포를 해석식으로서 모델화하면 처리시간의 증대를 부른다. 그래서 2개의 지수함수분포를 1개의 지수함수로 표시한 도 6에 나타낸 것과 같은 간략화 모델에 의해 해석식을 얻는 것이 예를 들어 M. Shur and M. Hack, "Physics of amorphous silicon based alloy field-effect transistors, "J. Appl. Phys., vol. 55, p. 3831(1984) 등에 의해 알려져 있다. N채널형 디바이스에서는 전자가 캐리어로서 지배적이므로 억셉트형 트랩만 사용하여 근사한다.
본 시뮬레이션모델은 이 DOS분포 모델을 이용하면서도 트랜지스터가 형성되는 기판(다결정 실리콘층)의 결함준위를 포함해서 모델화하고 있다.
다음으로 상기 시뮬레이션모델을 구하는 순서에 대해서 자세히 설명하겠다.
(1) 소스영역단에서의 계산(표면포텐셜(φs0[V]), 이면포텐셜(φb0[V]))
아래 식(1.1)에서 이터레이션 계산을 해서 표면포텐셜(φs0[V])을 결정한다.
Figure 112007053608104-PAT00022
…(1.1)
단,
Figure 112007053608104-PAT00023
Figure 112007053608104-PAT00024
이며, Cox는 게이트산화막 용량, Vg'는 게이트·소스간 전압에서 플랫밴드전압을 뺀 전압, q는 단위전하, εsi는 실리콘의 유전률, Nsub는 기판불순물농도, β는 열전압의 역수이며 q/kT(@300K), Nts0는 소스영역단에서의 트랩된 캐리어밀도,
Figure 112007053608104-PAT00025
는 기판바이어스효과의 계수, Vgs는 게이트·소스간 전압, Vfb는 플랫밴드전압, ni는 진성캐리어밀도, tox는 산화막 두께, εox는 게이트산화막의 유전률, gc1은 억셉터형 결함농도분포 피크치, Ec는 전도대 에너지, E1은 억셉터형 결함농도분포 기울기이다. 단, k는 볼츠만 상수, T는 절대온도, K는 켈빈온도이다. 또, 소스측의 페르미에너지(EFS)는 EFS=EFN+qφ로 표시된다. 여기서, EFN은 전자(N채널형 트랜지스터의 경우)의 페르미에너지이다.
다음으로, 위의 식(1.1)에서 얻어진 표면포텐셜(φs0[V])을 아래 식에 대입하여 이면포텐셜(φb0[V])을 계산한다.
Figure 112007053608104-PAT00026
…(1.2)
이상의 계산에서 소스영역단의 표면포텐셜(φs0[V])과 이면포텐셜(φb0[V])을 얻는다.
(2) 드레인영역단에서의 계산(표면포텐셜(φsL[V])과 이면포텐셜(φbL[V]))
위의 식(1.1), (1.2)에서 얻어진 표면포텐셜(φs0[V])과 이면포텐셜(φb0[V])을 이용해서 아래 식(1.3)에서 이터레이션 계산을 하여 표면포텐셜φsL[V]을 결정한다.
Figure 112007053608104-PAT00027
…(1.3)
단,
Figure 112007053608104-PAT00028
Figure 112007053608104-PAT00029
Figure 112007053608104-PAT00030
이며, Vds[V]는 드레인·소스간 전압, NtD0는 드레인영역단에서의 트랩된 캐리어밀도이다. 또, 드레인측의 페르미에너지(EFD)는 EFD=EFN+qφ로 표시된다.
다음으로, 위의 식(1.3)에서 얻어진 표면포텐셜(φsL[V])을 아래 식에 대입하여 이면포텐셜(φbL[V])을 계산한다.
Figure 112007053608104-PAT00031
…(1.4)
이상의 계산에서 드레인영역단의 표면포텐셜(φsL[V])과 이면포텐셜(φbL[V])을 얻는다.
(3) 드레인 전류식
드레인전류를 Ids[A]로 하면, (1), (2)에서 계산한 4개의 포텐셜(φs0[V], φb0[V], φsL[V], φbL[V])을 이용해서 다음 식과 같이 산출할 수 있다.
Figure 112007053608104-PAT00032
…(1.5)
Figure 112007053608104-PAT00033
…(1.6)
단, 소스영역단에서의 전하량(qi(0))은
Figure 112007053608104-PAT00034
드레인영역단에서의 전하량(qi(L))은
Figure 112007053608104-PAT00035
이다.
위 식에서 q는 단위전하, εsi는 실리콘의 유전률, εox는 산화막의 유전률, Nsub는 기판불순물농도, β는 열전압의 역수, ni는 진성캐리어밀도, tsi는 실리콘층 두께, tox는 산화막 두께, L은 채널길이, W는 채널폭, μ는 캐리어의 이동도, Vfb는 플랫밴드전압, Eg는 밴드갭, gc1은 결함농도 피크치, φS0는 소스영역단 표면전위, φSL는 드레인영역단 표면전위, φb0는 소스영역단 이면전위, φbL은 드레인영역단 이면전위이다.
도 7 및 도 8은 각각 상술한 디바이스모델에 의한 다결정 실리콘층의 N채널형 TFT의 피팅결과를 나타내고 있다. 도 7은 Vg-Id특성이며, 게이트전압에 대한 드레인전류를 실험값(○표시)과 시뮬레이션에서 구한 값(실선)을 대비시켜서 나타내고 있다. 여기서, 다결정 실리콘TFT의 채널폭(W)은 2㎛, 채널길이(L)는 1㎛, 드레인전압(Vd)은 0.1V와 3.1V, 캐리어의 이동도(μ)는 190cm2/Vs, 플랫밴드전압(Vfb)는 -1.8V, 억셉터형 결함농도분포 피크치(gc1)는 4×1019㎝-3.eV-1, 억셉터형 결함농도분포 기울기(E1)는 0.13eV-1, 기판불순물농도(Nsub)는 1×1016㎝-3의 조건이다.
도 8은 Vd-Id특성이며, 드레인전압에 대한 드레인전류를 실험값(○표시)과 시뮬레이션에서 구한 값(실선)을 대비시켜서 나타내고 있다. 여기서, 다결정 실리콘TFT의 채널폭(W)은 2㎛, 채널길이(L)는 1㎛이며, 게이트전압(Vg)을 1V, 2V, 3V, 4V, 5V의 조건으로 변화시키고 있다.
도 7의 전달특성을 보면, 약반전영역에서부터 강반전영역까지 실측결과를 잘 모의할 수 있다는 것을 알 수 있다. 또, 도 8의 출력특성의 결과도 실측값과 계산값(시뮬레이션값)이 거의 일치하고 있다는 것을 알 수 있다. 피팅할 때 조정한 디바이스패러미터는 캐리어 이동도(μ), 플랫밴드전압(Vfb), 결함(국재준위)분포에 관한 패러미터(gc1)(결함농도분포를 부여하는 피크농도), 억셉터형 결함농도분포 기울기(E1)의 4개만이며, 종래 모델이 수십 개 정도 있는 것에 비해서 현격히 적다. 이 외의 디바이스구조에 관한 채널폭(W), 채널길이(L), 기판(도핑)농도(Na)에는 이미 알려진 값을 이용한다.
도 9a는 N채널형 TFT의 결함농도분포를 바꾼 경우의 게이트전압과 소스영역단에서의 표면전위의 관계를 나타내고 있다. 도 9b는 사용된 결함농도분포를 나타낸다. 이 도 9a는 기판농도를 1×1016(cm-3)과 3×1016(cm-3)의 2수준으로, 피크농도(gc1)를 0, 1×1018(cm-3), 2×1018(cm-3)의 3수준으로 변화시킨 경우를 나타내고 있다. 기판농도(Na)는 3×1016(cm-3)과 1×1016(cm-3)이다.
피크농도(gc1)의 값이 커질수록 게이트전압의 증가에 의한 표면전위의 오르내림이 완만해져 가는 것을 알 수 있다. 또, 기판농도(Na)가 큰 3×1016(cm-3)쪽이 1×1016(cm-3)인 경우에 비해서 같은 게이트전압에 대한 표면전위는 작다. 이것은 기 판농도가 클수록 반도체 표면에 반전층이 형성되는 전압이 높아지는 것에 대응하고 있다.
이와 같이, 본 시뮬레이션모델은 트랜지스터의 DC특성을 약반전영역에서 강반전영역까지 높은 정밀도로 나타낼 수 있고, 특히 다결정 실리콘 TFT에 고유한 결정결함에 기인하는 약반전영역에서의 전압-전류특성을 정확히 모의할 수 있다. 또, 본 디바이스모델은 물리모델에 기초하기 때문에, 채널폭이나 채널길이가 변한 경우에도 이용할 수 있어 범용성이 높은 설계용툴로서 사용할 수 있다. 더 나아가, 상기 디바이스모델은 실제 디바이스 특성과의 피팅에 이용되는 패러미터의 수가 종래 모델에 비해서 적기 때문에 단시간에 디바이스패러미터 추출이 가능해진다.
또한, 상술한 설명에서는 2개의 지수함수분포를 1개의 지수함수로 나타낸 간략화 모델을 이용하는 경우에 대해서 설명했다. 그러나, 계산처리시간이 길어져도 좋은 경우에는 2개의 지수함수의 합으로 다결정 실리콘의 결함분포를 나타냄으로써 고정밀도화를 꾀할 수 있다.
결함준위 중에서 억셉터준위(NTA(E))의 분포는 아래 식으로 표시할 수 있고,
Figure 112007053608104-PAT00036
결함준위 속의 도너준위(NTD(E))의 분포는 아래 식으로 표시할 수 있다.
Figure 112007053608104-PAT00037
단,
Figure 112007053608104-PAT00038
또는
Figure 112007053608104-PAT00039
이 다.
여기서, gc1은 억셉터형 결함농도분포 피크치, E는 에너지, Ec는 전도체에너지, E1은 억셉터형 결함농도분포 기울기, gC2는 도너형 결함농도분포 피크치, Ev는 가전자대 에너지, E2는 도너형 결함농도분포 기울기이다.
그리고, 다결정 실리콘의 결함분포를, (1.0)식에 나타낸 것과 같이, 깊은 결함분포와 얕은 결함분포에 대응시켜서 2개의 지수함수의 합으로 나타내면, 소스영역단에서의 전하량(qi(0))은 아래 식과 같이 되고,
Figure 112007053608104-PAT00040
여기에서, Nts10은 소스영역단에서의 제1 결함분포에 트랩된 캐리어밀도, Nts20은 소스영역단에서의 제2 결함분포에 트랩된 캐리어밀도를 나타낸다.
한편, 드레인영역단에서의 전하량(qi(L))은 아래 식과 같이 된다.
Figure 112007053608104-PAT00041
단, NtD10은 드레인영역단에서의 제1 결함분포에 트랩된 캐리어밀도, NtD20은 드레인영역단에서의 제2 결함분포에 트랩된 캐리어밀도이다.
어느 모델을 선택할지는 처리시간과 정밀도의 어느 쪽을 우선할지로 필요에 따라서 결정하면 된다.
이하, 상기 디바이스모델을 이용한 시뮬레이션장치, 시뮤레이션방법, 및 반도체장치의 제조방법에 대해서 제1 내지 제5 실시형태로 자세히 설명하겠다.
[제1 실시형태]
다음으로, TFT나 SOI트랜지스터의 디바이스특성을 시뮬레이트하는 시뮬레이션장치의 실시형태를 도 1을 참조해서 설명하겠다. 이 시뮬레이션장치(1)는 시뮬레이션 전용으로 구성해도 좋지만, 예를 들면 컴퓨터의 각 장치를 대응시켜서 구현할 수도 있고, 본 실시형태에서는 퍼스널컴퓨터를 이용하는 경우를 예로 들어 설명하겠다.
시뮬레이션장치(1)는 입력장치(11), 기억장치(메모리)(12), 중앙처리장치(14) 및 출력장치(17)를 구비하고 있고, 이 장치들을 버스라인(13) 등의 신호전 송로에서 공통접속하고 있다.
입력장치(11)는 예를 들면 키보드, 조작패널, 음성입력장치 또는 다양한 데이터 독취장치로 이루어지는 것이다.
기억장치(12)는 예를 들면 반도체메모리나 하드디스크 등으로 이루어지고, 제1 내지 제4 파일(121~124)을 기억하고 있다. 제1 파일(121)에는 상술한 1.5식, 1.6식 등의 디바이스모델식, 디바이스패러미터의 초기값, 실측V-I특성 등의 데이터가 기록되어 있다. 제2 파일(122)에는 TFT나 SOI트랜지스터 등의 디바이스의 표면전위, 이면전위{제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)} 등의 데이터가 기록되어 있다.
제3 파일(123)에는 TFT나 SOI트랜지스터 등의 디바이스의 드레인전압(Vd)-드레인전류(Id)특성의 데이터가 기록되어 있다. 제4 파일(124)에는 많은 종류의 TFT나 SOI트랜지스터 등 디바이스의 게이트전압(Vg)-드레인전류(Id)특성의 데이터가 기록되어 있다.
중앙처리장치(CPU)(14)는 제어장치(15) 및 연산장치(16) 등을 구비하고, 이것들이 상호 접속되어 구성되어 있다.
출력장치(17)는 모니터, 프린터 및 기록장치 등에 의해 구성된다.
다음으로, 상기 도 1에 나타낸 시뮬레이션장치에서의 디바이스패러미터의 추출방법을 설명하겠다.
키보드나 다양한 데이터 독출장치 등의 입력장치(11)로부터 예를 들면 디바 이스모델식, 디바이스패러미터의 초기값 및 실측한 디바이스의 특성, 예를 들면 V-I특성의 데이터를 입력하고, 중앙처리장치(14)의 제어에 의해 버스라인(13)을 통해서 기억장치(12), 예를 들면 퍼스널 컴퓨터내의 반도체메모리나 하드디스크에 기억한다.
이 입력된 데이터군들은 중앙처리장치(14)에 의해 V-I특성을 계산하기 위해서 버스라인(13)을 통해서 중앙처리장치(14) 속의 제어장치(15)와 연산장치(16)로 보내진다.
그리고, 중앙처리장치(14) 속의 제어장치(15)는 드레인전압, 게이트전압을 변화시켰을 때의 소스영역, 드레인영역단의 표면전위, 이면전위{제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)} 등을 연산장치(16)를 제어해서 계산시킨다. 그 후, 중앙처리장치(14)는 얻어진 계산결과를 제2 파일(122)의 테이블(표면전위, 이면전위 테이블)에 보존제어한다.
다음으로, 중앙처리장치(14)는 제2 파일(122)에 기록된 테이블을 독출하고, 제1 파일(121)로부터 디바이스모델식(1.5) 및 (1.6)식을 독출하여 연산장치(16)에 의해 연산하고, 출력특성의 Vd-Id특성 및 전달특성의 Vg-Id특성을 구해서 출력한다. 중앙처리장치(14)는 얻어진 결과를 입력데이터와 관련지어 제3, 제4 파일(123, 124)의 테이블에 보존제어한다.
중앙처리장치(14)는 마지막으로, 얻어진 V-I특성을 모니터나 프린터 등의 출력장치(17)로 출력제어한다. 또, 중앙처리장치(14)는 추출된 디바이스패러미터를 출력장치(17)로부터 도출하는 제어를 한다. 이 때, 중앙처리장치(14)는 필요에 따라 실측한 V-I특성과 함께 동일 표시면내에 시뮬레이션결과를 대비시켜 모니터에 도 7에 나타낸 것과 같은 그래프를 컬러표시시키는 제어를 할 수도 있다.
이와 같은 디바이스패러미터의 추출방법을 이용하는 시뮬레이션장치에 의하면 회로모델의 기본식이 되는 포아송방정식에 결함준위의 효과를 도입한 디바이스모델식을 이용하여 결함준위를 포함한 물리모델에 기초하여 시뮬레이션을 하므로 고정밀도의 회로해석을 할 수 있다.
게다가 물리모델에 기초한 시뮬레이션을 하기 때문에 예를 들면 채널길이가 바뀐 경우 등에도 용이하게 디바이스패러미터를 추출할 수 있고, 그 결과 정밀도가 좋은 회로해석 디바이스모델을 단시간에 얻을 수 있다.
더 나아가, 단결정 실리콘에 비해서 복잡한 물리기구를 갖는 다결정 실리콘을 이용한 트랜지스터라도 캐리어 이동도, 플랫밴드전압, 결함농도분포를 부여하는 피크농도 및 억셉터형 결함농도분포 기울기의 4개의 피팅패러미터로 실측 트랜지스터특성을 모의할 수 있으므로 사용하기 편리하다.
또한, 상기 제1 실시형태에서는 입력장치(11)로부터 실측한 V-I특성을 입력하는 경우를 예로 들어 설명했다. 그러나, 상기 V-I특성은 반도체메모리나 하드디스크 등의 기억장치(12)에 미리 원하는 목표치를 기억해 두어도 좋다. 또한, 미리 복수의 목표치를 기억해 두고, 이 특성들 중에서 상기 입력장치(11)로부터 입력된 디바이스패러미터의 초기값에 기초해서 중앙처리장치(14)에서 원하는 목표치를 선택해도 좋다.
[제2 실시형태]
도 10은, 본 발명의 제2 실시형태에 따른 시뮬레이션방법에 대해서 설명하기 위한 흐름도이다. 이 도 10에서는 디바이스패러미터의 추출에 착안해서 순서를 나타내고 있고, 도 1에 나타낸 것과 같은 구성의 시뮬레이션장치의 동작을 예로 들고 있다.
우선, 입력장치(11)로부터 입력데이터로서 디바이스모델식인(1.5)식 및 (1.6)식, 디바이스패러미터의 초기값, 실측한 V-I특성을 입력하고, 버스라인(13)을 통해서 기억장치(12)에 기억한다(STEP1). 상기 디바이스패러미터의 초기값에는 디바이스구조에 의해서 정해져 있는 채널폭(W), 채널길이(L), 산화막 두께(tox) 및 실리콘층 두께(tsi)와, 실측한 V-I특성의 피팅패러미터인 캐리어의 이동도(μ)나 결함농도패러미터(결함농도분포를 부여하는 피크농도)(gc1) 등이 있다. 또, 실측한 V-I특성은 Vg-Id특성과 Vd-Id특성이다. 이 데이터들은 예를 들면 반도체메모리나 하드디스크 등으로 이루어지는 기억장치(12)에 제1, 제2, 제3, 및 제4 파일로서 기억한다.
다음으로, 입력장치(11)로부터 디바이스(트랜지스터)의 각 전극(소스, 드레인, 게이트)에 부여하는 전압(Vd, Vg)을 입력해서 전압조건을 설정한다(STEP2). 이전압조건도 기억장치(12)에 기억한다.
이 전압조건하에서 중앙처리장치(14) 속의 연산장치(16)에 의해 소스영역단, 드레인영역단의 표면전위와 이면전위{제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)}를 산출한다(STEP3).
이 제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)를 이용하여 상술한 디바이스모델식에 따라서 연산장치(16)에서 연산하여 드레인전류(Ids)를 구한다(STEP4).
다음으로, 트랜지스터에 부여하는 전압조건을 ΔV만큼 변경해서 V=V+ΔV로 한 경우에 대해서 같은 순서로 드레인전류(Ids)를 구한다(STEP5).
이와 같이 해서 목표전압범위(V=Vmax)의 V-I특성이 얻어질 때까지 계산을 반복한다(STEP6).
계속해서 본 시뮬레이션에 의해 얻어진 V-I특성을 실측한 V-I특성과 비교한다(STEP7).
이 비교에서 실측값과 시뮬레이션값의 오차가 목표범위에 들어오는지 아닌지를 판정하고, 목표오차를 상회한 경우에는 캐리어 이동도(μ), 플랫밴드전압(Vfb), 결함분포패러미터(결함농도피크치)(gc1) 및 억셉터형 결함농도분포 기울기(E1) 등의 패러미터를 변경해서 다시 전압-전류특성을 구한다(STEP8).
이 순서를 오차가 목표범위에 들어갈 때까지 반복한다.
그리고, 목표범위에 들어갔을 때, 그 때 사용한 디바이스패러미터가 추출하 고자 하는 패러미터가 되고, 이 패러미터(μ1, Vfb1, gc1, E1,…)를 출력한다(STEP9).
이와 같은 디바이스패러미터의 추출방법을 이용하는 시뮬레이션방법에 의하면 회로모델의 기본식이 되는 포아송방정식에 결함준위의 효과를 도입한 디바이스모델식을 이용해서 결함준위를 포함한 물리모델에 기초해서 시뮬레시션을 하므로 고정밀도의 회로해석을 할 수 있다.
게다가 물리모델에 기초한 시뮬레이션을 하기 때문에 예를 들면 채널길이가 바뀐 경우 등에도 용이하게 디바이스패러미터를 추출할 수 있고, 그 결과 정밀도가 좋은 회로해석 디바이스모델을 단시간에 얻을 수 있다.
또한, 단결정 실리콘에 비해서 복잡한 물리기구를 갖는 다결정 실리콘을 이용한 트랜지스터라도 캐리어 이동도, 플랫밴드전압, 결함농도분포를 부여하는 피크농도 및 억셉터형 결함농도분포 기울기의 4개의 피팅패러미터로 실측 트랜지스터특성을 모의할 수 있으므로 사용하기 편리하다.
더 나아가, 본 제2 실시형태에서는 입력장치(11)로부터 실측한 V-I특성을 입력하는 경우를 예로 들어 설명했지만, 상기 제1 실시형태와 동일하게 기억장치(12)에 미리 기억시킨 복수의 V-I특성 중에서 상기 입력장치(11)로부터 입력된 디바이스패러미터의 초기값에 기초해서 중앙처리장치(14)에서 선택해도 좋다.
[제3 실시형태]
도 11은, 본 발명의 제3 실시형태에 대해서 설명하기 위한 것으로, 상술한 시뮬레이션장치 및 시뮬레이션방법을 회로해석 시뮬레이터에 적용하는 경우의 개략 구성을 모식적으로 나타내고 있다.
회로해석 시뮬레이터(31)는 예를 들면 컴퓨터의 각 장치를 대응시켜서 구현하고 있고, 여기에서는 퍼스널 컴퓨터를 이용한 예에 대해서 설명하겠다. 즉, 도 1에 나타낸 장치와 동일하게, 회로해석 시뮬레이터(31)는 입력장치(11), 기억장치(메모리)(12), 중앙처리장치(14)(제어장치(15), 연산장치(16))및 출력장치(17) 등을 구비하고, 이 장치들을 버스라인(13)에서 공통접속한 구성으로 되어 있다.
상기 입력장치(11)로부터 트랜지스터의 디바이스모델식과 디바이스패러미터의 초기값에 더해서 디바이스패러미터, 회로도 및 회로구동 조건을 입력한다. 상기 기억장치(12)에는 상기 입력장치(11)로부터 입력한 디바이스모델식과 디바이스패러미터의 초기값, 트랜지스터가 원하는 V-I특성에 더해서 제어장치(15)를 제어하기 위한 명령을 기술한 프로그램도 미리 기억한다.
상기 기억장치(12)에 기억된 프로그램에 따라서 제어장치(15)에서 상기 연산장치(16)를 제어하고, 상기 입력장치(13)로부터 입력된 디바이스패러미터, 회로도 및 회로구동 조건에 기초해서 연산을 행한다. 상기 출력장치(17)는 상기 연산장치(16)에서 연산한 결과를 모니터나 프린터 등에서 출력한다.
상기와 같은 구성의 회로해석 시뮬레이터(31)에는 회로해석용 디바이스모델(32) 외에 회로도(33)를 넷리스트 또는 도형의 형태로 입력한다. 상기 디바이스모델(32)에는 제1, 제2 실시형태에서 설명한 것 같이 해서 추출된 디바이스패러미터(34)를 입력하고, 디바이스모델을 회로해석 시뮬레이터(31)에 입력하도록 되어 있다.
이 외에 회로해석 시뮬레이터(31)에는 회로의 구동조건(35)을 결정하는 데이터가 필요하다. 이 입력조건들을 부여한 후, 소정의 회로시뮬레이션을 행하고, 회로동작파형(36)을 얻는다. 이 회로구동파형(36)은 목적에 의해 그래픽출력이나 시간대 전류 또는 시간대 전압의 출력데이터 형태로 부여한다.
상기와 같은 구성 및 방법에 의하면 회로모델의 기본식이 되는 포아송방정식에 결함준위의 효과를 도입한 디바이스모델식을 이용하여 결함준위를 포함한 물리모델에 기초하여 시뮬레이션을 행하므로 고정밀도의 회로해석을 할 수 있다.
게다가 트랜지스터의 물리모델에 기초한 시뮬레이션을 하기 때문에 예를 들면 채널길이가 바뀐 경우 등에도 용이하게 디바이스패러미터를 추출할 수 있고, 그 결과 정밀도가 좋은 회로해석 디바이스모델을 단시간에 얻을 수 있다.
또한, 단결정 실리콘에 비해서 복잡한 물리기구를 갖는 다결정 실리콘 속에 소스, 드레인영역을 형성한 트랜지스터라도 캐리어 이동도, 플랫밴드전압, 결함농도분포를 부여하는 피크농도 및 억셉터형 결함농도분포 기울기의 4개의 피팅패러미터로 실측 트랜지스터특성을 모의할 수 있으므로 사용하기 편리하다.
[제4 실시형태]
도 12 및 도 13a, 도 13b는 본 발명의 제4 실시형태에 대해서 설명하기 위한 것이다. 도 12는 상술한 회로해석 시뮬레이터를 회로설계에 적용하는 경우의 개략적인 순서를 나타내는 흐름도이다. 도 13a는 개략구성을 나타내는 블럭도 및 도 13b는 출력파형도이다. 도 12에서는 화소표시패널의 설계에서 패널제작까지의 흐름을 예로 들어 나타내고 있다. 이 예에서는 구동회로를 설계하는 단계에서 도 13a에 나타내는 것과 같은 시뮬레이션장치를 이용해서 회로성능예측을 한다.
구동회로를, 유리기판상에 형성한 다결정 실리콘 또는 어몰퍼스 실리콘상에 형성하는 시스템온 유리 또는 시스템온 패널의 기술에서는, 유리기판상에 형성한 실리콘박막에는 결함준위의 존재를 피할 수 없다. 이 때문에 결함준위를 고려한 시뮬레이션모델에 의한 회로성능예측이 중요해진다. 레이저결정화기술의 진전과 함께 구동회로뿐만 아니라 입력시리얼신호를 패러럴신호로 변환하고, 더 나아가 화상아날로그신호로 변환하는 각종 변화회로도 포함하여 입력신호에서 화상표시까지의 모든 회로를 기판상의 실리콘박막상에 내장하는 것이 최종적인 목표이다.
우선 제조할 반도체장치인 패널의 목표성능을 정하고(STEP1), 이 목표성능을 구현하기 위한 패널 전체의 개략설계를 한다(STEP2). 패널 전체의 개략설계가 끝나면 패널의 각각의 요소설계를 한다(STEP3). 요소설계에는 패널내의 레이아웃설계(STEP3-1), 화소설계(STEP3-2) 및 구동회로설계(STEP3-3) 등이 있다. 구동회로설계에서는 상술한 디바이스모델식을 사용해 회로설계 시뮬레이션을 한다(STEP4).
그리고, 이 예측결과에 기초해서 구동회로의 여러가지 패러미터를 변경하여 목표성능, 바꿔 말하면 최적 성능을 얻도록 해서 패널제작을 한다(STEP5).
다음으로, 구동회로의 설계를 하기 위한 시뮬레이션장치에 대해서 도 13a에 의해 자세히 설명하겠다. 시뮬레이션장치는 키보드, 조작패널, 음성입력장치 또는 여러가지 데이터 독출장치 등의 입력장치(41), 제어장치(43)와 연산장치(44)를 포함하는 중앙처리장치(CPU)(45), 반도체메모리 또는 하드디스크 등의 기억장치(46) 및 모니터, 프린터 및 기록장치 등의 출력장치(47)를 구비하고 있다. 이 장치들을, 버스라인(48) 등의 신호전송로에서 공통접속하고 있다. 이 시뮬레이션장치는 예를 들면 컴퓨터의 각 장치를 대응시켜서 구현할 수 있고 퍼스널 컴퓨터를 이용할 수 있다.
상기 제어장치(43)와 연산장치(44)는 여러가지 처리를 하는 중앙처리장치(45)를 구성하고 있다. 상기 제어장치(43)에서 입력장치(41), 연산장치(44), 기억장치(46) 및 출력장치(47) 등의 동작을 제어한다. 또, 상기 기억장치(46)에는 표면포텐셜이나 문턱전압의 연산식, 디바이스특성의 연산식, MOSFET의 연산식 등에 더해서 제어장치(43)를 제어하기 위한 명령을 기술한 프로그램을 기억하고 있다. 이 프로그램에 따라서 디바이스패러미터, 회로도 및 회로구동 조건에 기초해서 연산장치(44)에서 연산하고 회로특성을 시뮬레이트한다.
우선, 디바이스모델식, 디바이스패러미터의 초기값, 회로도, 구동회로 조건 등의 입력데이터를 입력장치(41)로부터 입력하고, 중앙처리장치(45)의 제어에 기초해서 기억장치(46)에 각각 파일(461, 462, 463, 464, 465)로서 기억한다. 예를 들면 파일(461)은 디바이스모델식, 파일(462)은 디바이스패러미터와 그 초기값, 파일(463)은 실측V-I특성, 파일(464)은 회로도, 파일(465)은 회로구동 조건에 대응한다. 이 입력데이터들은 버스라인(48)을 통해서 제어장치(43) 및 연산장치(44)에 공급하고, 연산장치(44)에서 목적으로 하는 회로의 출력특성을 계산한다. 이 출력특성은 예를 들면 각 노드(노드A, 노드B, …)의 전압, 전류의 시간변화로 나타낸 파일(466)로서 기억장치(46)에 기억한다.
그리고, 도 13b에 나타내는 것과 같이, 출력장치(47)로부터 상기 기억장 치(46)에 기억한 파일(466)에서 나타낸 전원전압이나 각 노드의 전압, 전류의 시간변화 등의 시뮬레이션결과를 출력한다.
그리고, 상기 계산에 의해서 얻은 입력데이터와 출력특성의 관계를 구동회로설계의 데이터로서 이용하여 목표성능(최적성능)을 얻도록 제작한다.
상기와 같은 제조방법 및 시뮬레이션장치에 의하면, 회로설계 시뮬레이션에 의해 시작단계에서의 회로성능의 검증을 효율적으로 할 수 있다. 이에 따라 절연기판상의 다결정 실리콘층에 형성한 트랜지스터 및 이 트랜지스터를 포함하는 회로의 성능을 최적화할 수 있다.
또한, 상기 제4 실시형태에서는 입력장치(41)로부터 실측한 V-I특성을 입력하는 경우를 예로 들어 설명했지만, 기억장치(46)에 미리 기억시킨 복수의 V-I특성 중에서 상기 입력장치(41)로부터 입력한 디바이스패러미터의 초기값에 기초해서 주앙처리장치(45)에서 선택해도 좋은 것은 물론이다.
[제5 실시형태]
도 14 내지 도 19는 각각 본 발명의 제5 실시형태에 대해서 설명하기 위한 것으로, 반도체장치의 제조공정을 순서대로 나타내는 단면도이다. 여기에서는 SOI기판에 형성되는 트랜지스터의 제조공정을 예로 들어 나타내고 있다.
우선, 도 14에 나타내는 것과 같이 P형 실리콘기판(51)의 주표면상에 BOX-SiO2막(52)을 형성한다. 이 BOX-SiO2막(52)상에 예를 들면 LP-CVD법에 의해 어몰퍼스 실리콘층(53)을 형성하고, 이 어몰퍼스 실리콘층(53)상에 캡SiO2막(54)을 형성한 다. 이와 같이 형성한 반도체기판상에 PM-ELA(Phase Modulation Excimer Laser Annealing)마스크(55)를 배치하고, PM-ELA마스크(55)를 통해서 상기 반도체기판에 엑시머레이저를 조사해서 어닐링한다. 이 어닐링에 의해서 상기 어몰퍼스 실리콘층(53)은 단결정 실리콘에 가까운 다결정 실리콘층(53')이 된다. 상기 어몰퍼스 실리콘층(53)의 두께는 상술한 회로설계 시뮬레이션에 기초해서 디바이스특성이나 회로성능의 검증을 통해서 결정한다.
다음으로 도 15에 나타내는 것과 같이, 트랜지스터를 형성하기 위한 실리콘의 섬상 영역(실리콘아일랜드)을 형성하기 위해서 상기 다결정 실리콘층(53')상에 스핀코팅법 등에 의해 포토레지스트를 도포하고, 노광과 현상을 해서 레지스트마스크(56)를 형성한다. 이 레지스트마스크(56)를 이용해서 RIE법 등의 이방성 에칭에 의해 상기 다결정 실리콘층(53')을 선택적으로 제거하고 실리콘아일랜드(53')를 형성한다. 그 후, 이 실리콘아일랜드(53') 속에 트랜지스트의 문턱전압을 제어하기 위한 채널이온을 주입한다. 이 채널이온 주입을 할 때는 상술한 회로설계 시뮬레이션에 기초해서 디바이스특성이나 회로성능의 검증을 해서 불순물의 도즈량을 결정한다.
이어서 도 16에 나타내는 것과 같이, 상기 실리콘아일랜드(53')의 노출면을 열산화해서 트랜지스터의 게이트절연막(57)을 형성한다. 그 후, 상기 게이트절연막(57)상에 금속 등의 게이트전극재료층을 형성하고 패터닝해서 게이트전극(58)을 형성한다.
그 후, 도 17에 나타내는 것과 같이, 상기 게이트전극(58)을 마스크로 해서 상기 실리콘아일랜드(53') 속에 인을 이온주입하고 소스, 드레인영역(53S, 53D)을 형성한다.
다음으로 도 18에 나타내는 것과 같이, 상기 게이트전극(58)상, 상기 게이트절연막(57)상 및 상기 BOX-SiO2막(52)상의 전체면에 제2 절연층(59)을 형성한다. 그 후, RIE법 등의 이방성 에칭에 의해 상기 소스, 드레인영역(53S, 53D)상에 대응하는 제2 절연층(59) 및 게이트절연막(57)에 적어도 상기 소스, 드레인영역(53S, 53D)에 이르는 콘텍홀(60)을 개구한다.
이어서 도 19에 나타내는 것과 같이, 상기 제2 절연층(59)상 및 상기 콘텍홀(60)내에 금속 등의 전극재료층을 형성하고, 패터닝해서 소스, 드레인전극(61S, 61D)을 형성한다. 그리고, 상기 제2 절연층(59)상, 상기 소스, 드레인전극(61S, 61D)상 및 BOX-SiO2막(52)상의 전체면에 패시베이션막(62)을 형성한다.
상기와 같은 반도체장치의 제조방법에 있어서, 도 15에 나타낸 공정에서 실리콘아일랜드(53')로의 채널이온 주입시의 불순물의 도즈량을, 상술한 디바이스모델식을 이용해서 설정함으로써 물리모델에 기초한 전기특성을 구비한 우수한 반도체장치를 형성할 수 있다. 또, 필요에 따라서 반도체장치의 다른 여러가지 패러미터를 상술한 디바이스모델식을 이용해서 설정해도 좋은 것은 물론이다.
본 발명은 유리기판상의 의사단결정 속에 형성된 구동회로를 갖는 액정표시장치나 유기EL표시장치 등에 적용할 수 있다. 또, 본 발명은 입력디지털신호를 화상표시신호로 변환하는 변환회로나 다양한 신호변환회로를 유리기판상에 형성한 소 위 시스템온 패널에도 적용할 수 있다. 더 나아가 본 발명은 SOI기판에 형성된 반도체집적회로장치에도 적용할 수 있다.
따라서, 본 발명에 의하면, 결함준위를 포함한 물리모델에 기초해 상대적으로 단시간내에 고정밀도의 회로해석을 할 수 있는 시뮬레이션장치 및 시뮬레이션방법을 얻을 수 있다.
또한, 본 발명은 비교적 적은 수의 피팅패러미터(캐리어 이동도, 플랫밴드전압, 결함농도분포를 부여하는 피크농도 및 억셉터형 결함농도분포 기울기)를 사용함으로써 절연기판상의 다결정 실리콘 박막에 형성된 TFT를 포함하는 반도체장치나 회로 또는 SOI기판상에 형성한 트랜지스터의 특성을 시뮬레이트 할 수 있는 시뮬레이션장치 및 시뮬레이션방법을 제공한다.
더 나아가, 본 발명은 상기 시뮬레이션방법을 이용하여 회로설계 시뮬레이션을 함으로써 절연기판상의 다결정 실리콘층 속에 형성한 트랜지스터 및 이 트랜지스터를 포함하는 회로특성을 최적화할 수 있는 반도체장치의 제조방법을 제공한다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1은, 본 발명의 제1 실시형태에 따른 시뮬레이션장치의 개략구성을 나타내는 모식도이다.
도 2는, 본 발명에서 이용하는 시뮬레이션모델과 풀고자 하는 방정식의 관계에 대해서 설명하기 위한 것으로, 디바이스(트랜지스터)가 동작할 때의 모식도이다.
도 3a는, 본 발명에서 이용하는 시뮬레이션모델과 풀고자 하는 방정식의 관계에 대해서 설명하기 위한 것으로, 디바이스모델과 이 방정식의 관계를 나타낸 모식도이다.
도 3b는, 본 발명에서 이용하는 시뮬레이션모델과 해법하는 방정식의 관계에 대해서 설명하기 위한 것으로, 디바이스모델과 이 방정식의 관계를 나타낸 모식도이다.
도 4a는, 디바이스모델에 이용하는 결함농도, 트랩준위분포를 나타내는 도이다.
도 4b는 트랩준위, 분포함수, 및 포획된 캐리어의 관계를 나타내는 도이다.
도 5는, 다결정 실리콘 속의 결함농도분포의 예(DOS분포)를 나타내는 도이다.
도 5b는, 도너형(donor-type) 트랩의 설명도이다.
도 5c는, 억셉터형(acceptor-type) 트랩의 설명도이다.
도 6은, 2개의 지수함수분포를 1개의 지수함수로 나타낸 간략화 모델을 나타 내는 도이다.
도 7은, 본 발명의 디바이스모델에 의한 다결정 실리콘TFT의 피팅결과를 나타내는 Vg-Id특성도이다.
도 8은, 본발명의 디바이스모델에 의한 다결정 실리콘TFT의 피팅결과를 나타내는 Vd-Id특성도이다.
도 9a는, 결함농도분포를 바꾼 경우의 게이트전압과 소스영역단에서의 표면전위의 관계를 나타내는 도이다.
도 9b는, 도 9a의 계산결과를 얻기 위해 사용된 결함농도(트랩준위밀도)분포를 나타내는 도이다.
도 10은, 본 발명의 제2 실시형태에 따른 시뮬레이션방법에 대해서 설명하기 위한 흐름도이다.
도 11은, 본 발명의 제3 실시형태에 대해서 설명하기 위한 것으로, 시뮬레이션모델을 회로해석 시뮬레이터에 적용하는 경우의 개략 구성을 나타내는 블럭도이다.
도 12는, 본 발명의 제4 실시형태에 따른 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, 회로설계 시뮬레이션을 이용한 화상표시패널의 설계에서 제작까지의 흐름을 나타내는 도이다.
도 13a는, 도 12에서의 구동회로의 설계시뮬레이션을 구현하는 시뮬레이션방법과 그 장치에 대해서 설명하기 위한 모식도이다.
도 13b는 도 12에서의 구동회로의 설계시뮬레이션을 구현하는 시뮬레이션방법과 그 장치에 대해서 설명하기 위한 출력파형도이다.
도 14는, 본 발명의 제5 실시형태에 따른 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, 트랜지스터의 제1 제조공정을 나타내는 단면도이다.
도 15는, 본 발명의 제5 실시형태에 따른 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, 트랜지스터의 제2 제조공정을 나타내는 단면도이다.
도 16은, 본 발명의 제5 실시형태에 따른 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, 트랜지스터의 제3 제조공정을 나타내는 단면도이다.
도 17은, 본 발명의 제5 실시형태에 따른 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, 트랜지스터의 제4 제조공정을 나타내는 단면도이다.
도 18는, 본 발명의 제5 실시형태에 따른 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, 트랜지스터의 제5 제조공정을 나타내는 단면도이다.
도 19는, 본 발명의 제5 실시형태에 따른 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, 트랜지스터의 제6 제조공정을 나타내는 단면도이다.
도 20a는, 피스와이즈모델의 문제점에 대해서 설명하기 위한 것으로, 약반전영역과 강반전영역 사이의 경계에서 전류의 미분값을 나타내는 도이다.
도 20b는, 피스와이즈모델의 문제점에 대해서 설명하기 위한 것으로, 레벨 2 SPICE모델에서의 에러발생을 나타내는 도이다.
도 20c는, 피스와이즈모델의 문제점에 대해서 설명하기 위한 것으로, 수정커브를 사용하는 근사를 나타내는 도이다.
도 21a는, 다결정 실리콘의 실체도(입자/입계)를 나타내는 도이다.
도 21b는, 다결정 실리콘의 모델화한 구조를 나타내는 도이다.

Claims (15)

  1. 절연기판상의 다결정 실리콘층에 소스영역 및 드레인영역을 이격해서 형성하고, 상기 소스영역과 드레인영역 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 트랜지스터의 디바이스특성을 시뮬레이트하는 시뮬레이션장치로서,
    상기 트랜지스터의 디바이스모델식과 디바이스패러미터의 초기값을 입력하는 입력장치와,
    상기 입력장치로부터 입력된 상기 디바이스모델식과 디바이스패러미터의 초기값 및 상기 트랜지스터가 원하는 전압-전류특성을 기억하는 기억장치와,
    상기 기억장치에 기억된 디바이스패러미터의 초기값에 기초해서 연산을 행하고, 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 소스영역단의 제1전위(φs0), 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 소스영역단의 제2전위(φb0), 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 드레인영역단의 제3전위(φsL), 및 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 드레인영역단의 제4전위(φbL)를 각각 산출하고, 상기 제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)를 상기 기억장치에 기억된 상기 디바이스모델식에 대입해서 드레인전 류(Ids)를 산출하는 연산장치와,
    상기 입력장치, 상기 기억장치 및 상기 연산장치를 제어하고, 상기 트랜지스터의 상기 기억장치에 기억된 원하는 전압-전류특성과, 상기 연산장치에 의한 연산의 결과 얻은 드레인전류(Ids)에 기초하는 전압-전류특성을 비교하여 그 결과가 허용오차 이하가 될 때까지 디바이스패러미터를 변경해서 모델패러미터를 얻기 위한 제어를 행하는 제어장치와, 그리고,
    상기 제어장치에서의 제어하에, 상기 연산장치에 의한 연산으로 얻어진 모델패러미터를 출력하는 출력장치를 구비하고,
    상기 디바이스모델식은 아래 식으로 표시되며,
    Figure 112007053608104-PAT00042
    Figure 112007053608104-PAT00043
    단, 소스영역단에서의 전하량qi(0)은,
    Figure 112007053608104-PAT00044
    에 의해 얻어지고,
    드레인영역단에서의 전하량qi(L)은,
    Figure 112007053608104-PAT00045
    에 의해 얻어지며,
    여기에서 W는 트랜지스터의 채널폭, L은 트랜지스터의 채널길이, μ는 캐리어의 이동도, IDD는 표면전하 총량, β는 열전압의 역수, Cox는 게이트산화막 용량, Vg'는 게이트-소스간 전압에서 플랫밴드전압을 뺀 전압, q는 단위전하, εsi는 실리콘의 유전률, Nsub는 기판불순물농도, Nts0는 소스영역단에서의 트랩된 캐리어밀도, NtD0는 드레인영역단에서의 트랩된 캐리어밀도,
    Figure 112007053608104-PAT00046
    는 기판바이어스효과의 계수이고,
    상기 트랜지스터가 형성되는 다결정 실리콘층의 결함준위를 포함해서 모델화한 것인 것을 특징으로 하는 시뮬레이션장치.
  2. 제 1항에 있어서,
    상기 결함준위의 억셉터준위(NTA(E))의 분포는 아래 식으로 표시되며,
    Figure 112007053608104-PAT00047
    상기 결함준위의 도너준위((NTD(E))의 분포는 아래 식으로 표시되고,
    Figure 112007053608104-PAT00048
    단,
    Figure 112007053608104-PAT00049
    여기서, gC1은 억셉터형 결함농도분포 피크치, E는 에너지, Ec는 전도체에너지, E1은 억셉터형 결함농도분포 기울기, gC2는 도너형 결함농도분포 피크치, Ev는 가전자대 에너지(valence band energy), E2는 도너형 결함농도분포 기울기, f(E)는 페르미분포함수인 것을 특징으로 하는 시뮬레이션장치.
  3. 제 1항에 있어서,
    상기 원하는 전압-전류특성은 프로토타입 트랜지스터(prototype transistor)를 실측한 전압-전류특성을 상기 입력장치로부터 입력하고, 상기 기억장치에 상기 입력된 실측 전압-전류 특성을 기억시켜 얻어지는 것을 특징으로 하는 시뮬레이션장치.
  4. 제 1항에 있어서,
    상기 원하는 전압-전류특성은 상기 기억장치에 미리 기억시킨 복수의 전압-전류특성 중에서 상기 입력장치로부터 입력한 디바이스패러미터의 초기값에 기초해서 상기 제어장치에 의해 선택되는 것을 특징으로 하는 시뮬레이션장치.
  5. 제 1항에 있어서,
    상기 기억장치는 상기 제어장치를 제어하기 위한 명령을 기술한 프로그램과, 상기 입력장치로부터 입력된 디바이스패러미터, 회로도 및 회로구동조건을 더 기억하고,
    상기 제어장치의 제어에 의해 상기 프로그램에 따라서 상기 디바이스패러미터, 회로도 및 회로구동조건에 기초해서 상기 연산장치에서 연산하고, 회로특성을 시뮬레이트하는 것을 특징으로 하는 시뮬레이션장치.
  6. 절연기판상의 다결정 실리콘층에 소스영역 및 드레인영역을 이격해서 형성하고, 상기 소스영역과, 드레인영역 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 트랜지스터의 디바이스특성을 시뮬레이트하는 시뮬레이션방법으로,
    상기 트랜지스터의 디바이스모델식을 입력장치로부터 입력해서 기억장치에 기억시키는 스텝과,
    상기 트랜지스터의 디바이스패러미터의 초기값을 상기 입력장치로부터 입력해서 상기 기억장치에 기억시키는 스텝과,
    상기 트랜지스터가 원하는 전압-전류특성을 상기 입력장치로부터 입력해서 상기 기억장치에 기억시키는 스텝과,
    상기 기억장치에 기억된 디바이스패러미터의 초기값에 기초해서 연산장치에 서 연산을 행하고, 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 소스영역단의 제1전위(φs0), 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 소스영역단의 제2전위(φb0), 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 드레인영역단의 제3전위(φsL), 및 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 드레인영역단의 제4전위(φbL)를 각각 산출하는 스텝과,
    상기 제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)를 상기 기억장치에 기억된 상기 디바이스모델식에 대입해서 상기 연산장치에서 연산을 행하고, 드레인전류(Ids)를 산출하는 스텝과,
    상기 트랜지스터가 원하는 전압-전류특성과, 상기 연산에 의해서 구한 드레인전류(Ids)에 기초하는 전압-전류특성을 비교하는 스텝과, 그리고,
    제어장치에서 상기 입력장치, 상기 기억장치 및 상기 연산장치를 제어하고, 상기 전압-전류특성의 비교결과가 허용오차 이하가 될 때까지 디바이스패러미터를 변경해서 상기 연산장치에서 연산을 행하여 모델패러미터를 얻는 스텝을 구비하고,
    상기 디바이스모델식은 아래 식으로 표시되며,
    Figure 112007053608104-PAT00050
    Figure 112007053608104-PAT00051
    단, 소스영역단에서의 전하량qi(0)은,
    Figure 112007053608104-PAT00052
    에 의해 얻어지고,
    드레인영역단에서의 전하량qi(L)은,
    Figure 112007053608104-PAT00053
    에 의해 얻어지며,
    여기에서 W는 트랜지스터의 채널폭, L은 트랜지스터의 채널길이, μ는 캐리어의 이동도, IDD는 표면전하 총량, β는 열전압의 역수, Cox는 게이트산화막 용량, Vg'는 게이트-소스간 전압에서 플랫밴드전압을 뺀 전압, q는 단위전하, εsi는 실리콘의 유전률, Nsub는 기판불순물농도, Nts0는 소스영역단에서의 트랩된 캐리어밀도, NtD0는 드레인영역단에서의 트랩된 캐리어밀도,
    Figure 112007053608104-PAT00054
    는 기판바이어스효과의 계수이고,
    상기 트랜지스터가 형성되는 다결정 실리콘층의 결함준위를 포함해서 모델화한 것인 것을 특징으로 하는 시뮬레이션방법.
  7. 제 6항에 있어서,
    상기 결함준위의 억셉터준위(NTA(E))의 분포는 아래 식으로 표시되며,
    Figure 112007053608104-PAT00055
    상기 결함준위의 도너준위((NTD(E))의 분포는 아래 식으로 표시되고,
    Figure 112007053608104-PAT00056
    단,
    Figure 112007053608104-PAT00057
    여기서, gC1은 억셉터형 결함농도분포 피크치, E는 에너지, Ec는 전도체에너지, E1은 억셉터형 결함농도분포 기울기, gC2는 도너형 결함농도분포 피크치, Ev는 가전자대 에너지, E2는 도너형 결함농도분포 기울기, f(E)는 페르미분포함수인 것을 특징으로 하는 시뮬레이션방법.
  8. 제 6항에 있어서,
    상기 원하는 전압-전류특성은 프로토타입 트랜지스터(prototype transistor) 를 실측한 전압-전류특성을 상기 입력장치로부터 입력하고, 상기 기억장치에 상기 입력된 실측 전압-전류 특성을 기억시켜 얻어지는 것을 특징으로 하는 시뮬레이션방법.
  9. 제 6항에 있어서,
    상기 원하는 전압-전류특성은 상기 기억장치에 미리 기억시킨 복수의 전압-전류특성 중에서 상기 입력장치로부터 입력한 디바이스패러미터의 초기값에 기초해서 상기 제어장치에 의해 선택되는 것을 특징으로 하는 시뮬레이션방법.
  10. 제 6항에 있어서,
    상기 기억장치에 상기 제어장치를 제어하기 위한 명령을 기술한 프로그램을 기억시키는 스텝과,
    상기 입력장치로부터 디바이스패러미터, 회로도 및 회로구동조건을 입력해서 상기 기억장치에 기억시키는 스텝을 더 구비하고,
    상기 제어장치의 제어에 의해 상기 기억장치에 기억한 프로그램에 따라서 상기 연산장치에서 산출한 모델패러미터, 회로도 및 회로구동조건에 기초해서 상기 연산장치에서 연산하고, 회로특성을 시뮬레이트하는 것을 특징으로 하는 시뮬레이션방법.
  11. 제조할 반도체장치의 목표성능을 결정하는 공정과,
    상기 목표성능을 구현하기 위한 개략설계를 하는 공정과,
    각각의 요소설계를 하는 공정과,
    디바이스모델식을 사용해서 회로설계 시뮬레이션을 하는 공정과, 그리고,
    상기 회로설계 시뮬레이션에 의한 예측결과에 기초해서 회로의 여러가지 패러미터를 변경해서 상기 목표성능을 얻는 반도체장치를 제조하는 공정을 구비하고,
    상기 제조할 반도체장치는 절연기판상의 다결정 실리콘층에 소스영역 및 드레인영역을 이격해서 형성하고, 상기 소스영역과 드레인영역 간의 채널영역상에 게이트절연막을 개재해서 게이트전극을 형성한 트랜지스터를 구비하고,
    상기 디바이스모델식을 사용해서 상기 회로설계 시뮬레이션을 하는 공정은,
    기억장치에 제어장치를 제어하기 위한 명령을 기술한 프로그램을 기억시키는 스텝과,
    입력장치로부터 상기 트랜지스터의 디바이스모델식을 입력해서 상기 입력된 트랜지스터의 디바이스모델식을 상기 기억장치에 기억시키는 스텝과,
    상기 입력장치로부터 상기 트랜지스터의 디바이스패러미터의 초기값을 입력해서 상기 입력된 트랜지스터의 디바이스패러미터의 초기값을 상기 기억장치에 기억시키는 스텝과,
    상기 입력장치로부터 상기 트랜지스터가 원하는 전압-전류특성을 입력해서 상기 입력된 트랜지스터가 원하는 전압-전류특성을 상기 기억장치에 기억시키는 스텝과,
    상기 입력장치로부터 디바이스패러미터, 회로도 및 회로구동조건을 입력해서 상기 입력된 디바이스패러미터, 회로도 및 회로구동조건을 상기 기억장치에 기억시키는 스텝과,
    상기 기억장치에 기억된 디바이스패러미터의 초기값에 기초해서 상기 연산장치에서 연산을 행하고, 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 소스영역단의 제1전위(φs0), 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 소스영역단의 제2전위(φb0), 상기 트랜지스터에서의 다결정 실리콘층의 게이트전극측 표면의 게이트전극단에 인접한 드레인영역단의 제3전위(φsL), 및 상기 다결정 실리콘층의 상기 절연기판측 표면에서의 상기 드레인영역단의 제4전위(φbL)를 각각 산출하는 스텝과,
    상기 제1전위(φs0), 제2전위(φb0), 제3전위(φsL) 및 제4전위(φbL)를 상기 기억장치에 기억된 상기 디바이스모델식에 대입해서 상기 연산장치에서 연산을 행하고, 드레인전류(Ids)를 산출하는 스텝과,
    상기 트랜지스터가 원하는 전압-전류특성과 상기 연산에 의해서 구한 드레인전류에 기초하는 전압-전류특성을 비교하는 스텝과,
    제어장치에서 상기 입력장치, 상기 기억장치 및 상기 연산장치를 제어하고, 상기 전압-전류특성의 비교결과가 허용오차 이하가 될 때까지 디바이스패러미터를 변경해서 상기 연산장치에서 연산을 행하여 모델패러미터를 얻는 스텝과, 그리고,
    상기 제어장치의 제어하에, 상기 기억장치에 기억된 프로그램에 따라서 상기 모델패러미터, 회로도 및 회로구동조건에 기초해서 상기 연산장치에서 연산하여 회로특성을 시뮬레이션하는 스텝을 구비하고,
    상기 디바이스모델식은 아래 식으로 표시되며,
    Figure 112007053608104-PAT00058
    Figure 112007053608104-PAT00059
    단, 소스영역단에서의 전하량qi(0)은,
    에 의해 얻어지고,
    드레인영역단에서의 전하량qi(L)은,
    Figure 112007053608104-PAT00061
    에 의해 얻어지며,
    여기에서 W는 트랜지스터의 채널폭, L은 트랜지스터의 채널길이, μ는 캐리어의 이동도, IDD는 표면전하 총량, β는 열전압의 역수, Cox는 게이트산화막 용량, Vg'는 게이트-소스간 전압에서 플랫밴드전압을 뺀 전압, q는 단위전하, εsi는 실리콘의 유전률, Nsub는 기판불순물농도, Nts0는 소스영역단에서의 트랩된 캐리어밀도, NtD0는 드레인영역단에서의 트랩된 캐리어밀도,
    Figure 112007053608104-PAT00062
    는 기판바이어스효과의 계수이고,
    상기 트랜지스터가 형성되는 다결정 실리콘층의 결함준위를 포함해서 모델화한 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 11항에 있어서,
    상기 결함준위의 억셉터준위(NTA(E))의 분포는 아래 식으로 표시되며,
    Figure 112007053608104-PAT00063
    상기 결함준위의 도너준위((NTD(E))의 분포는 아래 식으로 표시되고,
    Figure 112007053608104-PAT00064
    단,
    Figure 112007053608104-PAT00065
    여기서, gC1은 억셉터형 결함농도분포 피크치, E는 에너지, Ec는 전도체에너지, E1은 억셉터형 결함농도분포 기울기, gC2는 도너형 결함농도분포 피크치, Ev는 가전자대 에너지, E2는 도너형 결함농도분포 기울기, f(E)는 페르미분포함수인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 11항에 있어서,
    상기 원하는 전압-전류특성은 프로토타입 트랜지스터를 실측한 전압-전류특성을 상기 입력장치로부터 입력하고, 상기 기억장치에 상기 입력된 실측 전압-전류 특성을 기억시켜 얻는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 11항에 있어서,
    상기 원하는 전압-전류특성은 상기 기억장치에 미리 기억시킨 복수의 전압-전류특성 중에서 상기 입력장치로부터 입력한 디바이스패러미터의 초기값에 기초해서 상기 제어장치에 의해 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 11항에 있어서,
    상기 기억장치에 상기 제어장치를 제어하기 위한 명령을 기술한 프로그램을 기억시키는 스텝과,
    상기 입력장치로부터 디바이스패러미터, 회로도 및 회로구동조건을 입력해서 상기 기억장치에 기억시키는 스텝을 더 구비하고,
    상기 제어장치의 제어에 의해 상기 기억장치에 기억한 프로그램에 따라서 상기 연 산장치에서 산출한 모델패러미터, 회로도 및 회로구동조건에 기초해서 상기 연산장치에서 연산하고, 회로특성을 시뮬레이트하는 것을 특징으로 하는 반도체장치의 제조방법.
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