JP7099158B2 - 模擬素子及び抵抗素子の不良検査方法 - Google Patents
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Description
<抵抗素子>
初めに、本発明の実施形態に係る模擬素子が模擬対象とする、本発明の実施形態に係る抵抗素子(被対象素子)を説明する。本発明の実施形態に係る抵抗素子は、図1に示すように、第1導電型(n-型)の半導体基板1と、半導体基板1上に配置された下層絶縁膜(2a,2b)と、下層絶縁膜(2a,2b)上に配置された薄膜の第1抵抗層3a及び第2抵抗層3bを備える。本発明の実施形態に係る抵抗素子は、例えば絶縁ゲート型バイポーラトランジスタ(IGBT)を主半導体素子として、この主半導体素子のゲート抵抗として適用される。図1の断面図上では、下層絶縁膜(2a,2b)として異なる符号を付しているが、下層絶縁膜(2a,2b)は紙面の奥等で連続する一体の部材であってもかまわない。
本発明の実施形態に係る模擬素子は、図1及び図2に示した検査対象となる抵抗素子に対応構造として含まれる第1パッド形成電極5a及び第2パッド形成電極5b直下の下層絶縁膜(2a,2b)及び層間絶縁膜4の不良を模擬する。本発明の実施形態に係る模擬素子は、図3に示すように、半導体基板1と、半導体基板1上に配置された下層絶縁膜(2a,2b)と、下層絶縁膜(2a,2b)上に配置された薄膜の第1抵抗層3a及び第2抵抗層3bを備える。半導体基板1、下層絶縁膜(2a,2b)、第1抵抗層3a及び第2抵抗層3bの構成は、図1及び図2に示した抵抗素子と同様であるので、重複した説明は省略する。
本発明の実施形態に係る模擬素子を用いた、本発明の実施形態に係る抵抗素子の不良検査方法(スクリーニング方法)の一例を説明する。まず、本発明の実施形態に係る模擬素子を用いて、図3に示した第1パッド形成電極5aと対向電極9との間、又は第2パッド形成電極5bと対向電極9との間で電気的特性を測定する。一方、本発明の実施形態に係る抵抗素子を用いて、図1に示した第1パッド形成電極5aと対向電極9との間、又は第2パッド形成電極5bと対向電極9との間で電気的特性を測定する。そして、本発明の実施形態に係る模擬素子の測定結果と、本発明の実施形態に係る抵抗素子の測定結果に基づき、本発明の実施形態に係る抵抗素子の不良を検査する。即ち、本発明の実施形態に係る模擬素子が、本発明の実施形態に係る抵抗素子の不良を模擬しているため、本発明の実施形態に係る模擬素子の測定結果は、本発明の実施形態に係る抵抗素子が不良の場合の測定結果と類似する。したがって、本発明の実施形態に係る模擬素子の測定結果との相関に基づき、本発明の実施形態に係る抵抗素子の不良を高精度に検出可能となる。
次に、図8~図18を参照しながら、本発明の実施形態に係る模擬素子の製造方法の一例を説明する。なお、以下に述べる模擬素子の製造方法や例示的に示した数値及び材料等は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
本発明の実施形態の第1変形例に係る抵抗素子は、図19の断面図上では、半導体基板1に第1周辺コンタクト領域11及び第2周辺コンタクト領域12が示されていない点が、図1に示した抵抗素子と異なる。更に、一対の第1パッド形成電極5a及び第2パッド形成電極5bからそれぞれ延長形成された延長部5e,5fが定義されている点が、図1に示した抵抗素子と異なる。
本発明の実施形態の第2変形例に係る模擬素子は、図20に示すように、半導体基板1として、n型不純物を高濃度で添加したシリコン基板等の低比抵抗の基板を使用した点が、図3に示した本発明の実施形態に係る模擬素子と異なる。半導体基板1の抵抗成分は、第1抵抗層3a及び第2抵抗層3bの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板1の抵抗成分は、第1抵抗層3a及び第2抵抗層3bの抵抗成分に対して1/100以下程度であることが好ましい。半導体基板1の比抵抗は、例えば2mΩ・cm~60mΩ・cm程度としてもよい。なお、半導体基板1としては、p型不純物を高濃度で添加したシリコン基板や、シリコン以外の半導体基板を使用してもよい。半導体基板1の上部には、半導体基板1と反対導電型(p型)の第1周辺コンタクト領域13及び第2周辺コンタクト領域14が設けられている。
本発明の実施形態の第3変形例に係る模擬素子は、図21に示すように下層絶縁膜(2a,2b)上に第1抵抗層3aと離間して、電位的に浮遊(フローティング)状態にある第1補助膜3cが配置されている点が、図3に示した本発明の実施形態に係る模擬素子と異なる。同様に、下層絶縁膜(2a,2b)上に第2抵抗層3bと離間して、電位的に浮遊状態にある第2補助膜3dが配置されている点も、図3に示した本発明の実施形態に係る模擬素子と異なる。なお、図示を省略するが、第3変形例に係る模擬素子による不良の模擬対象となる抵抗素子としては、図1に示した抵抗素子に、図21に示した第1補助膜3c及び第2補助膜3dを配置した構造とすればよい。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
2…絶縁膜
2a,2b…下層絶縁膜
3…DOPOS層
3a…第1抵抗層
3b…第2抵抗層
3c,3d…補助膜
4…層間絶縁膜
4a,4b,4c,4d,4e,4f,4g…コンタクトホール
5…金属膜
5a…第1パッド形成電極
5b…第2パッド形成電極
5c…中継配線
5d…ガードリング層
5e,5f…延長部
6,6a,6b,6c,6d,6e,6f,6g…コンタクト領域
7…保護膜
9…対向電極
10…中央コンタクト領域
11,13…第1周辺コンタクト領域
12,14…第2周辺コンタクト領域
21,22…ボンディングワイヤ
100…インバータモジュール
Claims (7)
- 半導体基板と、
前記半導体基板上に設けられた下層絶縁膜と、
前記下層絶縁膜上に設けられた第1抵抗層と、
前記第1抵抗層を被覆する層間絶縁膜と、
前記第1抵抗層に接続されて前記層間絶縁膜上に配置され、前記半導体基板にショットキー接触される延長部を有する第1パッド形成電極と、
前記第1抵抗層に接続され、且つ前記半導体基板にオーミック接続される中継配線と、
前記半導体基板下に設けられた対向電極と、
を備え、検査対象となる抵抗素子に対応構造として含まれる前記第1パッド形成電極直下の前記下層絶縁膜及び前記層間絶縁膜の不良を模擬することを特徴とする模擬素子。 - 前記中継配線がオーミック接続される前記半導体基板の上部に、前記半導体基板よりも高濃度で前記半導体基板と同一導電型のコンタクト領域が設けられていることを特徴とする請求項1に記載の模擬素子。
- 前記第1パッド形成電極の前記延長部がショットキー接触される前記半導体基板の上部に、前記半導体基板とは反対導電型のコンタクト領域が設けられていることを特徴とする請求項1に記載の模擬素子。
- 前記下層絶縁膜上に設けられ、前記層間絶縁膜で被覆される第2抵抗層と、
前記中継配線の他端及び前記第2抵抗層に接続されて前記層間絶縁膜上に配置され、前記半導体基板にショットキー接触される延長部を有する第2パッド形成電極と、
を更に備えることを特徴とする請求項1~3のいずれか1項に記載の模擬素子。 - 半導体基板上の下層絶縁膜、前記下層絶縁膜上の第1抵抗層、前記第1抵抗層を被覆する層間絶縁膜、前記第1抵抗層に接続されて前記層間絶縁膜上に配置され前記半導体基板にショットキー接触される延長部を有する第1パッド形成電極、前記第1抵抗層に接続され、且つ前記半導体基板にオーミック接続される中継配線、前記半導体基板下に設けられた対向電極を備える模擬素子を用いて、前記第1パッド形成電極と前記対向電極間で電気的特性を測定するステップと、
前記模擬素子が模擬した、検査対象となる抵抗素子の電気的特性を測定するステップと、
前記模擬素子及び前記抵抗素子のそれぞれの電気的特性の測定結果に基づき、前記抵抗素子に含まれる、前記第1パッド形成電極直下の前記下層絶縁膜及び前記層間絶縁膜に対応する構造の不良を検査するステップ
とを含むことを特徴とする抵抗素子の不良検査方法。 - 前記電気的特性を測定するステップは、インピーダンス測定を行うことを特徴とする請求項5に記載の抵抗素子の不良検査方法。
- 前記電気的特性を測定するステップは、I-V測定を行うことを特徴とする請求項5に記載の抵抗素子の不良検査方法。
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---|---|---|---|---|
JP7180359B2 (ja) * | 2018-12-19 | 2022-11-30 | 富士電機株式会社 | 抵抗素子 |
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JP7275884B2 (ja) * | 2019-06-13 | 2023-05-18 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005109436A (ja) | 2003-07-25 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法 |
JP2014239198A (ja) | 2013-06-05 | 2014-12-18 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | アレイ型チップ抵抗器及びその製造方法 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08306861A (ja) | 1995-04-27 | 1996-11-22 | Sanyo Electric Co Ltd | チップ抵抗体 |
JPH10145206A (ja) * | 1996-11-07 | 1998-05-29 | Hitachi Ltd | 半導体装置の保護回路 |
US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
WO2001004946A1 (en) * | 1999-07-08 | 2001-01-18 | Hitachi, Ltd. | Semiconductor device and method for producing the same |
EP1187220A3 (en) * | 2000-09-11 | 2007-10-10 | Kabushiki Kaisha Toshiba | MOS field effect transistor with reduced on-resistance |
JP2003264292A (ja) * | 2002-03-11 | 2003-09-19 | Fujitsu Display Technologies Corp | シミュレーション方法 |
US20050212020A1 (en) * | 2003-04-24 | 2005-09-29 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
JP2005222019A (ja) * | 2004-01-07 | 2005-08-18 | Seiko Epson Corp | 電気光学装置及び電子機器、並びに電気光学装置の製造方法 |
US8089093B2 (en) * | 2004-02-20 | 2012-01-03 | Nichia Corporation | Nitride semiconductor device including different concentrations of impurities |
JP4341570B2 (ja) * | 2005-03-25 | 2009-10-07 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
WO2007102214A1 (ja) * | 2006-03-08 | 2007-09-13 | Fujitsu Limited | 半導体装置及びその製造方法 |
JP5020562B2 (ja) * | 2006-07-25 | 2012-09-05 | 株式会社 液晶先端技術開発センター | シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法 |
JP5380827B2 (ja) * | 2006-12-11 | 2014-01-08 | ソニー株式会社 | 半導体装置の製造方法 |
US8129815B2 (en) * | 2009-08-20 | 2012-03-06 | Power Integrations, Inc | High-voltage transistor device with integrated resistor |
US8531197B2 (en) * | 2008-07-17 | 2013-09-10 | Freescale Semiconductor, Inc. | Integrated circuit die, an integrated circuit package and a method for connecting an integrated circuit die to an external device |
JP5338433B2 (ja) * | 2008-09-30 | 2013-11-13 | 富士電機株式会社 | 窒化ガリウム半導体装置およびその製造方法 |
US8471580B2 (en) * | 2009-03-31 | 2013-06-25 | Agilent Technologies, Inc. | Dopant profile measurement module, method and apparatus |
JP2012013446A (ja) * | 2010-06-29 | 2012-01-19 | Advantest Corp | ピンエレクトロニクス回路およびそれを用いた試験装置 |
US8587073B2 (en) * | 2010-10-15 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage resistor |
US8803286B2 (en) * | 2010-11-05 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low cost metal-insulator-metal capacitors |
CN103548132B (zh) * | 2011-06-30 | 2016-10-26 | 富士电机株式会社 | 半导体器件的制造方法 |
US8664978B2 (en) * | 2011-08-30 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for time to current conversion |
JP5861822B2 (ja) * | 2011-10-27 | 2016-02-16 | 富士電機株式会社 | 半導体装置およびその試験方法 |
CN104303311B (zh) * | 2012-03-30 | 2017-10-13 | 富士电机株式会社 | 纵型高耐压半导体装置及纵型高耐压半导体装置的制造方法 |
JP5947093B2 (ja) * | 2012-04-25 | 2016-07-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
JP5818099B2 (ja) * | 2012-04-27 | 2015-11-18 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
JP6384944B2 (ja) * | 2012-05-31 | 2018-09-05 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
US8624322B1 (en) * | 2012-07-17 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage device with a parallel resistor |
US8884400B2 (en) * | 2012-12-27 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor in Post-Passivation structures and methods of forming the same |
JP2015023132A (ja) * | 2013-07-18 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその検査方法 |
JP6210913B2 (ja) * | 2014-03-20 | 2017-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9287255B2 (en) * | 2014-07-09 | 2016-03-15 | Freescale Semiconductor Inc. | ESD protection device and related fabrication methods |
JP2017174923A (ja) * | 2016-03-23 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9786657B1 (en) * | 2016-04-04 | 2017-10-10 | Globalfoundries Inc. | Semiconductor structure including a transistor including a gate electrode region provided in a substrate and method for the formation thereof |
-
2018
- 2018-08-09 JP JP2018150311A patent/JP7099158B2/ja active Active
-
2019
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- 2019-07-01 CN CN201910584374.5A patent/CN110828418A/zh active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005109436A (ja) | 2003-07-25 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法 |
JP2014239198A (ja) | 2013-06-05 | 2014-12-18 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | アレイ型チップ抵抗器及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20200051874A1 (en) | 2020-02-13 |
US11114351B2 (en) | 2021-09-07 |
CN110828418A (zh) | 2020-02-21 |
JP2020027816A (ja) | 2020-02-20 |
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