CN108140577A - 半导体器件及其制造方法 - Google Patents

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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
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Abstract

半导体器件具有半导体衬底(SB)和形成在半导体衬底(SB)的主面上的布线构造。布线构造所包含的多个布线层中的最上方的第1布线层包含焊盘(PD)，焊盘(PD)具有用于接合铜导线的第1区域、和用于使探针接触的第2区域。布线构造所包含的多个布线层中的比第1布线层低一层的第2布线层包含配置在焊盘(PD)的正下方的布线(M6)，布线(M6)配置在焊盘(PD)的第1区域以外的区域的正下方，在焊盘(PD)的第1区域的正下方，没有形成与布线(M6)同层的导体图案。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，例如能够良好地利用于连接铜导线的半导体器件及其制造方法。
背景技术
在半导体芯片的焊盘上连接有导线。作为与焊盘连接的导线，具有金导线，但近年来，研究使用铜导线。
在日本特开2014-143236号公报(专利文献1)中，记载了与能够适用于铜导线接合的半导体器件相关的技术。
现有技术文献
专利文献
专利文献1：日本特开2014-143236号公报
发明内容
在连接铜导线的半导体器件中，期望提高可靠性。
其他课题和新的特征可以从本说明书的记述及附图得以明确。
根据一个实施方式，半导体器件具有：具有焊盘的半导体芯片；与上述半导体芯片的上述焊盘电连接的铜导线；和将上述半导体芯片及上述铜导线封固的封固树脂部。在上述半导体芯片中，上述焊盘具有用于接合上述铜导线的第1区域、和用于使探针(probe)接触的第2区域。在上述半导体芯片中，比上述焊盘低一层的布线层包含配置在上述焊盘的正下方的第1布线，上述第1布线配置在上述焊盘的除上述第1区域以外的区域的正下方，在上述焊盘的上述第1区域的正下方，没有形成与上述第1布线同层的导体图案。
根据一个实施方式，半导体器件具有半导体衬底、和形成在上述半导体衬底的主面上的布线构造。上述布线构造所包含的多个布线层中的最上方的第1布线层包含焊盘，上述焊盘具有用于接合铜导线的第1区域、和用于使探针接触的第2区域。上述布线构造所包含的上述多个布线层中的比上述第1布线层低一层的第2布线层包含配置在上述焊盘的正下方的第1布线，上述第1布线配置在上述焊盘的除上述第1区域以外的区域的正下方，在上述焊盘的上述第1区域的正下方，没有形成与上述第1布线同层的导体图案。
根据一个实施方式，半导体器件的制造工序具有：(a)工序，准备半导体衬底；(b)工序，在上述半导体衬底的主面上形成布线构造；(c)工序，使探针与上述布线构造所包含的多个布线层中的最上方的第1布线层中包含的焊盘接触来进行探针检查；以及(d)工序，将铜导线电连接于上述焊盘。上述焊盘具有用于接合上述铜导线的第1区域、和用于使上述探针接触的第2区域。上述多个布线层中的比上述第1布线层低一层的第2布线层包含配置在上述焊盘的正下方的第1布线，上述第1布线配置在上述焊盘的除上述第1区域以外的区域的正下方，在上述焊盘的上述第1区域的正下方没有形成与上述第1布线同层的导体图案。
发明效果
根据一个实施方式，能够提高半导体器件的可靠性。
附图说明
图1是一个实施方式的半导体器件的整体平面图。
图2是表示将图1的半导体器件(半导体芯片)封装化得到的半导体器件(半导体封装)的一例的剖视图。
图3是表示将图1的半导体器件(半导体芯片)封装化得到的半导体器件(半导体封装)的其他一例的剖视图。
图4是表示图2所示的半导体器件的制造工序的流程图。
图5是表示图3所示的半导体器件的制造工序的流程图。
图6是一个实施方式的半导体器件的主要部分剖视图。
图7是一个实施方式的半导体器件的主要部分剖视图。
图8是表示在图7所示的焊盘上电连接有导线的状态的剖视图。
图9是一个实施方式的半导体器件的主要部分平面图。
图10是一个实施方式的半导体器件的主要部分平面图。
图11是表示探针检查时使探针与焊盘接触的状况的剖视图。
图12是一个实施方式的半导体器件的制造工序中的主要部分剖视图。
图13是继图12之后的半导体器件的制造工序中的主要部分剖视图。
图14是继图13之后的半导体器件的制造工序中的主要部分剖视图。
图15是继图14之后的半导体器件的制造工序中的主要部分剖视图。
图16是继图15之后的半导体器件的制造工序中的主要部分剖视图。
图17是继图16之后的半导体器件的制造工序中的主要部分剖视图。
图18是继图17之后的半导体器件的制造工序中的主要部分剖视图。
图19是继图18之后的半导体器件的制造工序中的主要部分剖视图。
图20是第1研究例的半导体器件的主要部分剖视图。
图21是表示在图20所示的焊盘上电连接有铜导线的状态的剖视图。
图22是第2研究例的半导体器件的主要部分剖视图。
图23是表示在图22所示的焊盘上电连接有铜导线的状态的剖视图。
图24是一个实施方式的半导体器件的主要部分平面图。
图25是一个实施方式的半导体器件的主要部分平面图。
图26是一个实施方式的半导体器件的主要部分平面图。
图27是一个实施方式的半导体器件的主要部分平面图。
图28是一个实施方式的半导体器件的主要部分平面图。
图29是一个实施方式的半导体器件的主要部分平面图。
图30是一个实施方式的半导体器件的主要部分平面图。
图31是一个实施方式的半导体器件的主要部分平面图。
图32是表示焊盘区域的排列的例子的平面图。
图33是表示焊盘区域的排列的例子的平面图。
具体实施方式
在以下实施方式中，为了方便，在必要时分割成多个部分或实施方式来进行说明，但除了特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部的变形例、详细、补充说明等关系。另外，在以下实施方式中，在言及到要素的数等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及在原理上明确限定为特定数的情况等以外，均不限定于该特定数，可以是特定数以上也可以是特定数以下。而且，在以下实施方式中，除了特别明示的情况以及被认为原理上明确是必须的情况等以外，其构成要素(还包括要素步骤等)当然不一定是必须的。同样地，在以下实施方式中，在言及到结构要素等的形状、位置关系等时，除了特别明示的情况及认为原理上明确不成立的情况等以外，包括实质上与该形状等近似或类似的形状等。在这点上，对于上述数值及范围也是同样的。
以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同的附图标记并省略其重复的说明。另外，在以下实施方式中，除了特别必要时以外，原则上不对相同或同样的部分重复进行说明。
另外，在实施方式所使用的附图中，存在为了易于理解附图而在剖视图中也省略了剖面线的情况。另外，也存在为了易于理解附图而在平面图中也标注了剖面线的情况。
(实施方式)
＜关于半导体芯片的整体构造＞
参照附图说明本实施方式的半导体器件。
图1是本实施方式的半导体器件(半导体芯片)CP的整体平面图，图1示出了半导体器件CP的上表面侧的整体平面图。
本实施方式的半导体器件(半导体芯片)CP具有作为一方的主面的上表面、和作为与上表面相反一侧的主面的背面(下表面)，图1中示出了半导体器件CP的上表面。此外，在半导体器件CP中，将形成有焊盘PD这一侧的主面称为半导体器件CP的上表面，将与形成有焊盘PD这一侧的主面(即上表面)相反一侧的主面称为半导体器件CP的背面。
如图1所示，半导体器件CP在上表面侧具有多个焊盘(焊盘电极、电极焊盘、接合焊盘)PD。焊盘PD作为半导体器件CP的外部连接用的端子而发挥功能。焊盘PD为导线接合用的焊盘，在使用半导体器件CP来制造半导体封装等时，在焊盘PD上电连接有导线(与后述的导线BW对应)。
半导体器件CP的平面形状为四边形状，更特定地说，为矩形状，但也能够使矩形的角带有圆角。如图1所示，在半导体器件CP的上表面，沿着外周排列地配置有多个焊盘PD。在图1的情况下，在半导体器件CP的上表面沿着四条边配置(排列)多个焊盘PD，但不限定于此，也可能存在沿着三条边、两条边或一条边配置(排列)多个焊盘PD的情况。另外，在图1的情况下，焊盘排列成1列，但不限定于此，也能够例如排列成2列，另外，也能够排列成所谓交错排列。另外，半导体器件CP所具备的焊盘PD的数量能够根据需要而变更。
＜关于半导体封装构造＞
图2是示意地表示将本实施方式的半导体器件(半导体芯片)CP封装化得到的半导体器件(半导体封装)PKG的一例的剖视图，图3是表示其他一例的剖视图。此外，对图2所示的半导体器件PKG标注附图标注PKG1并称为半导体器件PKG1，对图3所示的半导体器件PKG标注附图标记PKG2并称为半导体器件PKG2。
图2所示的半导体器件(半导体封装)PKG1为使用引线框架制造出的半导体封装。半导体器件PKG1具有：半导体器件(半导体芯片)CP；支承或搭载半导体器件CP的裸片焊盘(芯片搭载部)DP；多条引线LD；将多条引线LD和半导体器件CP的上表面的多个焊盘PD分别电连接的多条导线(接合导线)BW；以及将它们封固的封固部MR1。
封固部(封固树脂部)MR1为封固树脂部，由例如热固性树脂材料等树脂材料等构成，也能够包含填料等。通过封固部MR1，半导体器件CP、多条引线LD及多条导线BW被封固，能够电气性及机械性地进行保护。
半导体器件CP以半导体器件CP的上表面朝向上方的方式搭载(配置)到裸片焊盘DP的上表面上，半导体器件CP的背面经由接合材料(裸片贴装材料、粘结材料)BD1而接合并固定在裸片焊盘DP的上表面。另外，半导体器件CP被封固于封固部MR1内，不从封固部MR1露出。
引线(引线部)LD由导电体构成，优选由铜(Cu)或铜合金等金属材料构成。各引线LD由引线LD中的位于封固部MR1内的部分即内引线部、和引线LD中的位于封固部MR1外的部分即外引线部构成，外引线部从封固部MR1的侧面突出到封固部MR1外。
各引线LD的外引线部被进行了弯折加工，使得外引线部的端部附近的下表面与封固部MR1的下表面相比稍微位于下方。引线LD的外引线部作为半导体器件PKG1的外部端子而发挥功能。
半导体器件CP的上表面的各焊盘PD经由作为导电性连接部件的导线(接合导线)BW而与各引线LD的内引线部电连接。即，各导线BW的两端中，一方的端部与半导体器件CP的各焊盘PD连接，另一方的端部与各引线LD的内引线部的上表面连接。导线BW具有导电性，具体地说，是以铜(Cu)为主成分的铜(Cu)导线。导线BW被封固于封固部MR1内，不从封固部MR1露出。
此外，在此，对半导体器件PKG1是QFP(Quad Flat Package：方形扁平封装)型的半导体封装的情况进行了说明，但不限定于此，能够进行各种变更，也可以是例如QFN(QuadFlat Non-leaded package：方形扁平无引脚封装)结构、SOP(Small Out-line Package：小外形封装)结构等其他封装结构。
图3所示的半导体器件(半导体封装)PKG2是使用布线基板制造出的半导体封装。半导体器件PKG2具有：半导体器件(半导体芯片)CP；搭载(支承)半导体器件CP的布线基板PC；将半导体器件CP的上表面的多个焊盘PD和与其对应的布线基板PC的多个连接端子BLD电连接的多条导线BW；以及将包含半导体器件CP及导线BW的布线基板PC的上表面覆盖的封固部MR2。而且，半导体器件PKG2在布线基板PC的下表面作为外部端子而具有以区域阵列配置而设置的多个焊锡球BL。
布线基板PC具有彼此为相反侧主面的上表面及下表面，半导体器件CP以半导体器件CP的上表面朝向上方的方式搭载(配置)到布线基板PC的上表面上，半导体器件CP的背面经由接合材料(裸片贴装材料、粘结材料)BD2而接合并固定在布线基板PC的上表面。半导体器件CP被封固于封固部MR2内，不从封固部MR2露出。
在布线基板PC的上表面设有多个连接端子(接合引线)BLD，在布线基板PC的下表面设有多个导电性接合区(land)DL。布线基板PC的上表面的多个连接端子BLD经由布线基板PC的布线而分别与布线基板PC的下表面的多个导电性接合区DL电连接。作为布线基板PC的布线，具有布线基板PC的上表面的布线、布线基板PC的过孔布线、布线基板PC的内部布线、及布线基板PC的下表面的布线等。在各导电性接合区DL，作为突起电极而连接(形成)有焊锡球BL。因此，在布线基板PC的下表面，多个焊锡球BL配置成阵列状，这些多个焊锡球BL能够作为半导体器件PKG2的外部端子而发挥功能。
半导体器件CP的上表面的各焊盘PD经由作为导电性连接部件的导线(接合导线)BW而与布线基板PC的上表面的各连接端子BLD电连接。即，各导线BW的两端中，一方的端部与半导体器件CP的各焊盘PD连接，另一方的端部与各连接端子BLD连接。如上所述，导线BW是以铜(Cu)为主成分的铜(Cu)导线。导线BW被封固于封固部MR2内，不从封固部MR2露出。
与上述封固部MR1同样地，封固部(封固树脂部)MR2为封固树脂部，由例如热固性树脂材料等树脂材料等构成，也能够包含填料等。通过封固部MR2，半导体器件CP及多条导线BW被封固，能够电气性及机械性地进行保护。
此外，在此，对半导体器件PKG2为BGA(Ball Grid Array，球栅阵列)型的半导体封装的情况进行了说明，但不限定于此，能够进行各种变更，也可以为例如LGA(Land GridArray，触点阵列封装)结构等其他封装结构。
接下来，对图2所示的半导体器件PKG1的制造工序和图3所示的半导体器件PKG2的制造工序进行说明。图4是表示图2所示的半导体器件PKG1的制造工序的流程图，图5是表示图3所示的半导体器件PKG2的制造工序的流程图。
首先，参照图2及图4说明图2所示的半导体器件PKG1的制造工序。
对于制造半导体器件PKG1，首先，准备引线框架及半导体器件(半导体芯片)CP(图4的步骤S1)。引线框架一体地具有框架部、与框架部连结的多条引线LD、和经由多条悬垂引线与框架部连结的裸片焊盘DP。在步骤S1中，可以先准备引线框架之后再准备半导体器件CP，也可以先准备半导体器件CP之后再准备引线框架，或者还可以同时准备引线框架和半导体器件CP。
此外，同时如图4所示，能够通过制作(制造)引线框架来准备引线框架，另外，能够通过制造半导体器件CP来准备半导体器件CP。半导体器件CP的制造工序通过晶片加工、其后的探针检查(晶片测试)工序、其后的背面研磨(back grind)工序及切割工序而进行，详情将参照后述的图12～图19在后说明。此外，切割工序在背面研磨工序之后进行，但也可存在不进行背面研磨工序的情况下进行切割工序的情况。
接着，进行裸片贴装工序，将半导体器件CP经由接合材料BD1而搭载并接合到引线框架的裸片焊盘DP上(图4的步骤S2)。
接着，进行导线接合工序，将半导体器件CP的多个焊盘PD和引线框架的多条引线LD(的内引线部)经由多条导线BW而分别电连接(图4的步骤S3)。各导线BW的一方的端部与半导体器件CP的各焊盘PD连接，另一方的端部与各引线LD的内引线部的上表面连接。在进行导线接合时，半导体器件CP被加热到规定温度。
接着，进行基于模塑工序(树脂成形工序)的树脂封固，将半导体器件CP及与其连接的多条导线BW利用封固部(封固树脂部)MR1封固(图4的步骤S4)。通过该步骤S4的模塑工序，形成了将半导体器件CP、裸片焊盘DP、多条引线LD的内引线部、多条导线BW及悬垂引线封固的封固部MR1。
接着，根据需要对从封固部MR1露出的引线LD的外引线部实施镀敷处理，然后在封固部MR1的外部，将引线LD及悬垂引线在规定位置切断，从引线框架的框架部分离(图4的步骤S5)。
接着，对从封固部MR1突出的引线LD的外引线部进行弯折加工(引线加工、引线成形)(图4的步骤S6)。
像这样，制造出图2所示的半导体器件PKG1。
接下来，参照图3及图5来说明图3所示的半导体器件PKG2的制造工序。
对于制造半导体器件PKG2，首先，准备布线基板PC及半导体器件(半导体芯片)CP(图5的步骤S11)。在该阶段，多个布线基板PC可以以阵列状一体地相连。在步骤S11中，可以先准备布线基板PC之后再准备半导体器件CP，也可以先准备半导体器件CP之后再准备布线基板PC，或者还可以同时准备布线基板PC和半导体器件CP。
接着，进行裸片贴装工序，将半导体器件(半导体芯片)CP经由接合材料BD2而搭载并接合到布线基板PC上(图5的步骤S12)。
接着，进行导线接合工序，将半导体器件CP的多个焊盘PD和搭载该半导体器件CP的布线基板PC的多个连接端子BLD经由多条导线BW而分别电连接(图5的步骤S13)。各导线BW的一方的端部与半导体器件CP的各焊盘PD连接，另一方的端部与各连接端子BLD连接。在进行导线接合时，半导体器件CP被加热到规定温度。
接着，进行基于模塑工序(树脂成形工序)的树脂封固，在布线基板PC的上表面上以将半导体器件CP及导线BW覆盖的方式形成封固部(封固树脂部)MR2，将半导体器件CP及导线BW利用封固部MR2封固(图5的步骤S14)。
接着，在布线基板PC的下表面的各导电性接合区DL上连接焊锡球BL(图5的步骤S15)。
然后，在多个布线基板PC为以阵列状一体地相连的状态的情况下，通过对多个布线基板PC以阵列状一体地相连而成的布线基板母体进行切断(切割)，而分割出各个布线基板PC(图5的步骤S16)。此时，也可存在将封固部MR2与布线基板母体一起切断的情况。
像这样，制造出图3所示的半导体器件PKG2。
＜关于半导体芯片的内部构造＞
图6是本实施方式的半导体器件(半导体芯片)CP的主要部分剖视图。另外，图7也是本实施方式的半导体器件CP的主要部分剖视图，示出了与图6相同的截面，但在图7中，省略了比层间绝缘膜IL6靠下的构造的图示。
本实施方式的半导体器件CP在半导体衬底SB的主面上形成有MISFET等半导体元件，在该半导体衬底SB上形成有包含多个布线层的多层布线构造。以下，具体说明本实施方式的半导体器件的结构例。
如图6所示，在构成本实施方式的半导体器件的由单晶硅等构成的半导体衬底SB上，形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)等半导体元件。
在半导体衬底SB的主面上，通过STI(Shallow Trench Isolation，浅沟槽隔离)法等而形成有元件分离区域ST，在半导体衬底SB中，在由该元件分离区域ST规定的活性区域，形成有MISFET1。元件分离区域ST由在形成于半导体衬底SB的槽中埋入的绝缘膜构成。
MISFET1具有：在半导体衬底SB的主面上隔着栅极绝缘膜而形成的栅极电极GE；和在栅极电极GE的两侧的半导体衬底SB内形成的源极/漏极区域(源极或漏极用的半导体区域)SD。也能够使源极/漏极区域SD为LDD(Lightly doped Drain，轻掺杂漏极)构造，该情况下，在栅极电极GE的侧壁上形成有也被称为侧壁间隔件(side wall spacer)的侧壁绝缘膜(未图示)。作为MISFET1，能够形成n沟道型的MISFET或p沟道型的MISFET，或者，能够形成n沟道型的MISFET和p沟道型的MISFET这两方。此外，n沟道型的MISFET的源极/漏极区域SD形成在半导体衬底SB的p型阱(未图示)内，p沟道型的MISFET的源极/漏极区域SD形成在半导体衬底SB的n型阱(未图示)内。
此外，在此，作为形成于半导体衬底SB的半导体元件，列举MISFET为例进行了说明，但除此以外，也可以形成电容元件、电阻元件、存储元件或其他结构的晶体管等。
另外，在此，作为半导体衬底SB以单晶硅衬底为例进行了说明，但作为其他方式，也能够将SOI(Silicon On Insulator，绝缘体上硅)衬底等用作半导体衬底SB。
在半导体衬底SB上，形成有包含多个绝缘膜(层间绝缘膜)和多个布线层的布线构造(多层布线构造)。
即，在半导体衬底SB上，形成有多个层间绝缘膜(绝缘膜)IL1、IL2、IL3、IL4、IL5、IL6、IL7，在该多个层间绝缘膜IL1、IL2、IL3、IL4、IL5、IL6、IL7形成有插塞V1、过孔部V2、V3、V4、V5、V6及布线M1、M2、M3、M4、M5、M6。而且，在层间绝缘膜IL7上形成有层间绝缘膜IL8，在该层间绝缘膜IL8上形成有焊盘PD。此外，在层间绝缘膜IL8上也能够形成与焊盘PD同层的布线(未图示)。
具体地说，在半导体衬底SB上，以覆盖上述MISFET1的方式形成有层间绝缘膜IL1，在该层间绝缘膜IL1中埋入有导电性的插塞V1，在埋入有插塞V1的层间绝缘膜IL1上形成有层间绝缘膜IL2，在该层间绝缘膜IL2中埋入有布线M1。并且，在埋入有布线M1的层间绝缘膜IL2上形成有层间绝缘膜IL3，在该层间绝缘膜IL3中埋入有布线M2，在埋入有布线M2的层间绝缘膜IL3上形成有层间绝缘膜IL4，在该层间绝缘膜IL4中埋入有布线M3。并且，在埋入有布线M3的层间绝缘膜IL4上形成有层间绝缘膜IL5，在该层间绝缘膜IL5中埋入有布线M4，在埋入有布线M4的层间绝缘膜IL5上形成有层间绝缘膜IL6，在该层间绝缘膜IL6中埋入有布线M5。并且，在埋入有布线M5的层间绝缘膜IL6上形成有层间绝缘膜IL7，在该层间绝缘膜IL7中埋入有布线M6，在埋入有布线M6的层间绝缘膜IL7上形成有层间绝缘膜IL8，在该层间绝缘膜IL8上形成有焊盘PD。层间绝缘膜IL1～IL8分别能够为单层的绝缘膜(例如氧化硅膜)或多个绝缘膜的层叠膜。并且，在层间绝缘膜IL8上，以覆盖焊盘PD的方式形成有绝缘膜PV，在该绝缘膜PV上形成有使焊盘PD的一部分露出的开口部OP。
插塞V1由导电体构成，配置在布线M1之下。插塞V1将布线M1、形成于半导体衬底SB的各种半导体区域(例如源极/漏极区域SD)、栅极电极GE等电连接。
过孔部V2由导电体构成，并与布线M2一体地形成，配置在布线M2与布线M1之间，将布线M2和布线M1电连接。即，在层间绝缘膜IL3中，通过使用双镶嵌(dual damascene)法而埋入有布线M2和与布线M2一体地形成的过孔部V2。作为其他方式，也能够通过使用单镶嵌(single damascene)法分别形成过孔部V2和布线M2，这对于过孔部V3、V4、V5、V6、V7也是同样的。
过孔部V3由导电体构成，并与布线M3一体地形成，配置在布线M3与布线M2之间，将布线M3和布线M2电连接。即，在层间绝缘膜IL4中，通过使用双镶嵌法而埋入有布线M3和与布线M3一体地形成的过孔部V3。
过孔部V4由导电体构成，并与布线M4一体地形成，配置在布线M4与布线M3之间，将布线M4和布线M3电连接。即，在层间绝缘膜IL5中，通过使用双镶嵌法而埋入有布线M4和与布线M4一体地形成的过孔部V4。
过孔部V5由导电体构成，并与布线M5一体地形成，配置在布线M5与布线M4之间，将布线M5和布线M4电连接。即，在层间绝缘膜IL6中，通过使用双镶嵌法而埋入有布线M5和与布线M5一体地形成的过孔部V5。
过孔部V6由导电体构成，并与布线M6一体地形成，配置在布线M6与布线M5之间，将布线M6和布线M5电连接。即，在层间绝缘膜IL7中，通过使用双镶嵌法而埋入有布线M6和与布线M6一体地形成的过孔部V6。
另外，在此，布线M1、M2、M3、M4、M5、M6作为以镶嵌法形成的镶嵌布线(埋入布线)而进行了图示及说明，但不限定于镶嵌布线，也能够将布线用的导电体膜图案化而形成，还能够为例如铝布线。
如图6及图7所示，在层间绝缘膜IL8中，在平面观察(俯视观察)时与焊盘PD重叠的位置形成有开口部(通孔、贯穿孔)SH，在开口部SH内，形成有(埋入有)过孔部V7。过孔部V7由导电体，配置在焊盘PD与布线M6之间，将焊盘PD和布线M6电连接。即，在层间绝缘膜IL6中，通过使用单镶嵌法而埋入有过孔部V7。
此外，在本实施方式中，将过孔部V7和焊盘PD单独形成，但作为其他方式，也能够将过孔部V7与焊盘PD一体地形成。在将过孔部V7与焊盘PD一体地形成的情况下，通过将焊盘PD的一部分埋入到层间绝缘膜IL8的开口部SH内，而形成过孔部V7。
在半导体衬底SB上，形成有包含多个绝缘膜(层间绝缘膜)和多个布线层的布线构造(多层布线构造)，布线M1是形成在半导体衬底SB上的布线构造所包含的多个布线层中的、最下的布线层的布线。另外，布线M2是布线构造所包含的多个布线层中的、比最下的布线层高一层的布线层的布线。另外，布线M3是布线构造所包含的多个布线层中的、比最下的布线层高两层的布线层的布线。另外，布线M4是布线构造所包含的多个布线层中的、比最下的布线层高三层的布线层的布线。另外，布线M5是布线构造所包含的多个布线层中的、比最下的布线层高四层的布线层的布线。另外，布线M6是布线构造所包含的多个布线层中的、比最下的布线层高五层的布线层的布线。另外，焊盘PD形成于布线构造所包含的多个布线层中的、比最下的布线层高六层的布线层(即最上的布线层)。
从其他观点来说，焊盘PD被包含于形成在半导体衬底SB上的布线构造所包含的多个布线层中的、最上的布线层。另外，布线M6是布线构造所包含的多个布线层中的、比最上的布线层低一层的布线层的布线。另外，布线M5是布线构造所包含的多个布线层中的、比最上的布线层低两层的布线层的布线。另外，布线M4是布线构造所包含的多个布线层中的、比最上的布线层低三层的布线层的布线。另外，布线M3是布线构造所包含的多个布线层中的、比最上的布线层低四层的布线层的布线。另外，布线M2是布线构造所包含的多个布线层中的、比最上的布线层低五层的布线层的布线。另外，布线M1是布线构造所包含的多个布线层中的、比最上的布线层低六层的布线层(即最下的布线层)的布线。
布线M6的厚度比布线M1、M2、M3、M4、M5各自的厚度厚。另外，焊盘PD的厚度比布线M6的厚度厚。另外，布线M6的宽度比布线M1、M2、M3、M4、M5各自的宽度大。另外，焊盘PD的宽度比布线M6的宽度大。此外，布线的宽度对应于与半导体衬底SB的主面大致平行、并且与该布线的延伸方向大致垂直的方向上的宽度(尺寸)。另外，焊盘PD的宽度对应于焊盘PD的短边方向上的尺寸(图9中的纵向的尺寸)。另外，层间绝缘膜IL7、IL8各自的厚度比层间绝缘膜IL2、IL3、IL4、IL5、IL6各自的厚度厚。
以下记载厚度的一例，但不限定于此。焊盘PD的厚度(主要为含Al导电膜AM1的厚度)为例如1000～2000nm左右，布线M6的厚度为例如500～1000nm左右，布线M1、M2、M3、M4、M5各自的厚度为例如50～200nm左右。另外，层间绝缘膜IL8的厚度为例如500～1000nm左右，层间绝缘膜IL7的厚度为例如1000～2000nm左右，层间绝缘膜IL3、IL4、IL5、IL6各自的厚度为例如100～400nm左右，层间绝缘膜IL2的厚度为例如50～200nm左右。层间绝缘膜IL1的厚度为例如100～500nm左右。
此外，在此，对形成在半导体衬底SB上的布线构造所包含的布线层的数量包括形成有焊盘PD的布线层在内合计为7层的情况进行了说明，但不限定于此，形成在半导体衬底SB上的布线构造所包含的布线层的数量能够进行各种变更。但是，形成在半导体衬底SB上的布线构造中包含多个布线层，在该多个布线层中的最上的布线层中包含焊盘PD。
图8是表示在焊盘PD上电连接有导线(接合导线)BW的状态的剖视图，示出了与上述图7对应的剖视图。与图7同样地，在图8中，也省略了比层间绝缘膜IL6靠下的构造的图示。另外，在上述图2及图3的半导体器件PKG1、PKG2中，如图8那样在焊盘PD上电连接有导线BW，但在图8中，省略了封固树脂(与上述封固部MR1、MR2对应)的图示。
如图8所示，在焊盘PD上，作为连接用部件而电连接有导线BW。导线BW是以铜(Cu)为主成分的铜(Cu)导线。作为导线BW，也可以不仅仅是整体由铜(Cu)构成的铜(Cu)导线，也能够使用以钯(Pd)膜等将表面覆盖的铜(Cu)导线。导线BW与从绝缘膜PV的开口部OP露出的焊盘PD接合而电连接。此外，导线BW与焊盘PD的导线接合区域WA(参照图6及图7)接合。
导线BW为铜(Cu)导线，由于是硬材料，所以通过施加机械压力而将导线BW相对于焊盘PD压接，能够得到高接合强度。另外，铜(Cu)导线比金(Au)导线便宜，因此具有能够削减成本的优点。
＜关于焊盘的结构＞
参照上述图7及上述图8和图9～图11，对焊盘PD的结构进一步进行说明。
图9及图10是本实施方式的半导体器件(半导体芯片)CP的主要部分平面图，示出了焊盘PD形成区域的平面图。上述图7的剖视图与图9的A1-A1线的位置处的剖视图大致对应。
此外，在图9中，以实线表示焊盘PD，以双点划线表示绝缘膜PV的开口部OP，以点线(虚线)表示导线接合区域WA及探针接触区域PA，在图9中，没有图示出布线M6。另一方面，图10示出与图9相同的平面区域，但在图10中，除了图9的结构以外，还示出了布线M6和过孔部V7。即，在图10中，以实线表示布线M6，以单点划线表示焊盘PD，以双点划线表示绝缘膜PV的开口部OP，以点线(虚线)表示导线接合区域WA及探针接触区域PA，另外，还图示出了过孔部V7(开口部SH)的形成位置。
另外，图11是表示在探针检查时使探针(探测针、探头)PRB与焊盘PD接触的状况的剖视图，示出了与上述图7对应的剖视图。与图7同样地，在图11中，也省略了比层间绝缘膜IL6靠下的构造的图示。
如图7所示，焊盘PD形成在层间绝缘膜IL8上，在层间绝缘膜IL8上以将焊盘PD的一部分覆盖的方式形成有绝缘膜PV，焊盘PD的一部分从设于绝缘膜PV的开口部OP露出。即，如图7及图9所示，开口部OP为焊盘PD用的开口部，形成为在平面观察时内包于焊盘PD。因此，开口部OP的平面尺寸(平面面积)小于焊盘PD的平面尺寸(平面面积)，焊盘PD具有从开口部OP露出的部分(即平面观察时与开口部OP重叠的部分)和被绝缘膜PV覆盖的部分(即平面观察时不与开口部OP重叠的部分)。焊盘PD的上表面中的外周部(平面观察时不与开口部OP重叠的部分)被绝缘膜PV覆盖，中央部(平面观察时与开口部OP重叠的部分)没有被绝缘膜PV覆盖而露出。
绝缘膜PV为半导体器件(半导体芯片)CP的最上层的膜，能够作为表面保护膜而发挥功能。即，绝缘膜PV为钝化膜。焊盘PD和开口部OP各自的平面形状为例如四边形状(更特定地说为矩形状)。作为绝缘膜PV，能够使用单层的绝缘膜或将多个绝缘膜层叠而成的层叠绝缘膜。另外，作为其他方式，也能够在绝缘膜PV上还设置其他绝缘膜，在这样的情况下，也维持焊盘PD的一部分从开口部OP露出的状态。
在焊盘PD的上表面中从开口部OP露出的区域为能够供例如接合导线(与上述导线BW对应)及探针这样的外部部件与焊盘PD接触的区域。
在本实施方式中，在从开口部OP露出的焊盘PD的上表面，将进行半导体芯片(或切割前的芯片区域)的电气特性试验(探针检查)时供探针(探测针、探头)接触的区域称为探针接触区域PA。在探针检查中，探针与焊盘PD的探针接触区域PA接触而在探针接触区域PA中形成有探针痕。因此，在进行探针检查之前的阶段，探针接触区域PA也能够视为在探针检查中供探针接触的预定区域，另外，在探针检查中，探针接触区域PA也能够视为供探针接触的区域，另外，在进行探针检查后，探针接触区域PA也能够视为形成有探针痕的区域。
图11中示出了在探针检查时使探针PRB与焊盘PD接触的状况，能够使探针PRB与焊盘PD的上表面的探针接触区域PA(参照图6、图7、图9及图10)接触来进行电气试验(探针检查)。
另外，在本实施方式中，在从开口部OP露出的焊盘PD的上表面，将供导线(与上述导线BW对应)接合(连接)的区域称为导线接合区域(导线连接区域)WA。在制造半导体封装时的导线接合工序(与上述步骤S3、S13对应)中，在焊盘PD的导线接合区域WA中接合(连接)导线(BW)，在制造出的半导体封装(与上述半导体器件PKG对应)中，成为在焊盘PD的导线接合区域WA中接合(连接)有导线(BW)的状态。因此，在将导线与焊盘PD接合之前的阶段，导线接合区域WA也能够视为供导线接合的预定区域，在将导线与焊盘PD接合后的阶段，导线接合区域WA也能够视为接合有导线的区域。
在上述图8中，示出了在焊盘PD上电连接有导线BW的状态，导线BW与焊盘PD的上表面的导线接合区域WA(参照图6、图7、图9及图10)接合而电连接。
在图6、图7、图9及图10中示出了探针接触区域PA及导线接合区域WA。探针接触区域PA和导线接合区域WA是彼此不同的平面区域，在平面观察时不重叠。因此，在探针检查中，探针与焊盘PD的探针接触区域PA接触而在探针接触区域PA中形成有探针痕，但在焊盘PD的导线接合区域WA中，探针不接触而没有形成探针痕。另外，在导线接合工序(与上述步骤S3、S13对应)中，在焊盘PD的导线接合区域WA中接合导线(与上述导线BW对应)，但在焊盘PD的探针接触区域PA中，不接合导线(与上述导线BW对应)。探针接触区域PA的平面尺寸(平面面积)小于开口部OP的平面尺寸(平面面积)，另外，导线接合区域WA的平面尺寸(平面面积)小于开口部OP的平面尺寸(平面面积)，在平面观察时，探针接触区域PA及导线接合区域WA内包于开口部OP。
此外，将探针接触区域PA和导线接合区域WA设为彼此不同的平面区域的理由如下。即，在探针检查中，将探针(探测针、探头)推抵于焊盘PD上表面的探针接触区域PA来进行电气检测。因此，当进行探针检查时，会在焊盘PD的探针接触区域PA中形成探针痕。在焊盘PD的上表面，形成有探针痕的区域的平坦性降低。因此，当要在焊盘PD的上表面利用导线接合工序在形成有探针痕的区域中接合导线(BW)时，担心导线(BW)的接合强度会降低。因此，期望将导线(BW)与焊盘PD的上表面中没有形成探针痕的区域接合，为了能够将其实现，在本实施方式中，将探针接触区域PA和导线接合区域WA设为彼此不同的平面区域。由此，在探针检查中，探针与焊盘PD的探针接触区域PA接触而在探针接触区域PA中形成有探针痕，但在导线接合工序中，能够将导线(BW)与没有形成探针痕的导线接合区域WA接合。因此，由于能够提高导线(BW)的接合强度，所以能够提高导线(BW)的连接可靠性，进而能够提高半导体封装的可靠性。
焊盘PD是主要由铝(Al)形成的铝焊盘。具体地说，焊盘PD通过具有阻挡导体膜(阻挡导电膜)BR1、阻挡导体膜BR1上的含Al(铝)导电膜AM1、和含Al导电膜AM1上的阻挡导体膜(阻挡导电膜)BR2的层叠膜而形成。此外，在焊盘PD中的被绝缘膜PV覆盖的部分(位于绝缘膜PV之下的部分)中，在含Al导电膜AM1上形成有阻挡导体膜BR2，但在焊盘PD中的没有被绝缘膜PV覆盖而从绝缘膜PV的开口部OP露出的部分中，在含Al导电膜AM1上没有形成阻挡导体膜BR2。这是因为，除去了从绝缘膜PV的开口部OP露出的部分的阻挡导体膜BR2。
含Al导电膜AM1是含有Al(铝)的导电膜，优选以铝(Al)为主成分(主体)的导电材料膜(其中，显现金属传导的导电材料膜)构成。作为含Al导电膜AM1，能够使用铝膜(纯铝膜)，但不限定于此，也能够使用以铝(Al)为主成分(主体)的化合物膜或合金膜。例如，作为含Al导电膜AM1，能够适合使用Al(铝)与Si(硅)的化合物膜或合金膜、或者Al(铝)与Cu(铜)的化合物膜或合金膜、或者Al(铝)与Si(硅)与Cu(铜)的化合物膜或合金膜。含Al导电膜AM1中的Al(铝)的组成比(含有率)大于50原子％(即富有Al)，但更优选为98原子％以上。
阻挡导体膜BR1和阻挡导体膜BR2均是导电膜(优先显现金属传导的导电膜)。其中，阻挡导体膜BR1具有提高相对于基底(例如层间绝缘膜IL8)的密接性而防止剥离的功能。因此，期望阻挡导体膜BR1在相对于基底(例如层间绝缘膜IL8)的密接性、和相对于形成在阻挡导体膜BR1上的含Al导电膜AM1的密接性的方面优异。作为阻挡导体膜BR1，能够适合使用例如从下起依次为钛(Ti)膜、氮化钛(TiN)膜、钛(Ti)膜的层叠膜，但除此以外，也能够将例如钛(Ti)膜的单体膜、氮化钛(TiN)膜的单体膜、或钛(Ti)膜与氮化钛(TiN)膜的层叠膜等用作阻挡导体膜BR1。
阻挡导体膜BR2具有提高相对于绝缘膜PV的密接性而防止剥离的功能。因此，期望阻挡导体膜BR2在相对于基底的含Al导电膜AM1的密接性、和相对于形成在阻挡导体膜BR2上的绝缘膜PV的密接性的方面优异。另外，阻挡导体膜BR2也能够作为光刻工序中的防止反射膜而发挥功能。作为阻挡导体膜BR2，能够适合使用氮化钛(TiN)膜，但除此以外，也能够将例如钛(Ti)膜、钽(Ta)膜、氮化钽(TaN)膜、钨(W)膜、氮化钨(WN)膜、钛钨(TiW)膜或钽钨(TaW)膜用作阻挡导体膜BR2。
含Al导电膜AM1能够作为焊盘PD的主导体膜而发挥功能。含Al导电膜AM1的厚度比阻挡导体膜BR1、BR2各自的厚度大(厚)。焊盘PD由于主要由含Al导电膜AM1形成，所以能够视为铝焊盘。
此外，在图7的情况下，焊盘PD的含Al导电膜AM1从绝缘膜PV的开口部OP露出。因此，在将导线BW与焊盘PD接合时，如上述图8所示，将导线BW相对于焊盘PD的含Al导电膜AM1直接接合。
作为其他方式，也能够在从绝缘膜PV的开口部OP露出的焊盘PD的含Al导电膜AM1上形成金属膜(例如钯膜等)。该情况下，在将导线BW与焊盘PD接合时，能够将导线BW相对于形成在焊盘PD的含Al导电膜AM1上的金属膜(例如钯膜等)接合。该情况下，该金属膜夹存在导线BW与焊盘PD的含Al导电膜AM1之间，导线BW经由该金属膜而与焊盘PD的含Al导电膜AM1电连接。该情况下，形成在焊盘PD的含Al导电膜AM1上的该金属膜也能够视为焊盘PD的一部分。
无论如何，当对焊盘PD进行导线接合时，导线BW与焊盘PD电连接。
焊盘PD经由过孔部V7而与比焊盘PD靠下层的布线M6电连接。过孔部V7在平面观察时与焊盘PD重叠，但优选形成在不与开口部OP重叠的位置。即，过孔部V7优选配置在被绝缘膜PV覆盖的部分的焊盘PD之下。
作为其他方式，将与焊盘PD同层的布线相对于焊盘PD一体地连接，也能够将该布线经由与过孔部V7同层的过孔部(埋入于层间绝缘膜IL8的导电性的过孔部)而与下层的布线M6电连接。该情况下，无需在焊盘PD之下设置过孔部V7，另外，只要与焊盘PD连接且与焊盘PD同层的布线与该焊盘PD一体地形成，且在该布线之下配置与过孔部V7同层的过孔部即可。
在图9及图10的情况下，焊盘PD的平面形状和开口部OP的平面形状分别为大致长方形状。开口部OP的平面尺寸(平面面积)比焊盘PD的平面尺寸(平面面积)稍小，在平面观察时开口部OP内包于焊盘PD，另外，探针接触区域PA及导线接合区域WA在平面观察时内包于开口部OP。探针接触区域PA和导线接合区域WA沿焊盘PD的长边方向(图9及图10的横向)排列。焊盘PD的长边方向是例如与半导体器件CP的上表面大致平行且与后述的芯片边CH大致垂直的方向。焊盘PD中的平面观察时与开口部OP重叠的部分、换言之从开口部OP露出的部分能够作为实际的焊盘(焊盘电极、接合焊盘)而发挥功能。
以下记载尺寸的一例，但不限定于此。开口部OP的长边为例如80～160μm，开口部OP的短边为例如40～80μm左右。另外，在图9及图10的情况下，在焊盘PD中，使配置有导线接合区域WA这一侧的焊盘PD的宽度(图9中的纵向的尺寸)比配置有探针接触区域PA这一侧的焊盘PD的宽度(图9中的纵向的尺寸)稍大(大出例如2～10μm左右)。同样地，在图9及图10的情况下，在开口部OP中，使配置有导线接合区域WA这一侧的开口部OP的宽度(图9中的纵向的尺寸)比配置有探针接触区域PA这一侧的开口部OP的宽度(图9中的纵向的尺寸)稍大(大出例如2～10μm左右)。导线接合区域WA是例如直径为30～50μm的大致圆形状的区域，探针接触区域PA是例如直径为8～15μm左右的大致圆形状的区域。另外，根据探针检查中使用的探针的形状，探针接触区域PA的平面形状也可能是圆形状以外的形状。
另外，在本实施方式中，对焊盘PD之下的布线进行了钻研，对此，参照图6、图7、图9及图10进行说明。
在形成于半导体衬底SB上的布线构造中，包含多个布线层，在该多个布线层中的最上的布线层上形成有焊盘PD，在比该最上的布线层低一层的布线层上形成有布线M6。即，布线M6是比形成有焊盘PD的布线层低一层的布线层的布线。因此，不存在与布线M6相比为上层且与焊盘PD相比为下层的布线。
在本实施方式中，能够在平面观察时与焊盘PD重叠的位置配置布线M6，另外，能够在平面观察时不与焊盘PD重叠的位置配置布线M6。即，在比形成有焊盘PD的布线层低一层的布线层的布线M6上，能够具有配置在平面观察时与焊盘PD重叠的位置的布线M6、和配置在平面观察时不与焊盘PD重叠的位置的布线M6。
但是，布线M6并不是能够配置在任意位置，将焊盘PD的导线接合区域WA的正下方的区域、即平面观察时与导线接合区域WA重叠的区域设为布线M6的禁止配置区域(布线M6的配置被禁止的区域)。并且，将焊盘PD的导线接合区域WA的正下方以外的区域、即平面观察时不与导线接合区域WA重叠的区域设为布线M6的可配置区域(能够配置布线M6的区域)。
并且，在本实施方式中，焊盘PD的探针接触区域PA的正下方的区域、即平面观察时与探针接触区域PA重叠的区域也为布线M6的可配置区域。也就是说，在本实施方式中，焊盘PD的正下方的区域中，导线接合区域WA的正下方的区域为布线M6的禁止配置区域，而导线接合区域WA的正下方以外的区域为布线M6的可配置区域，焊盘PD的探针接触区域PA的正下方的区域也为布线M6的可配置区域。换言之，平面观察时与焊盘PD重叠的区域中，与导线接合区域WA重叠的区域为布线M6的禁止配置区域，而不与导线接合区域WA重叠的区域为布线M6的可配置区域，与探针接触区域PA重叠的区域也为布线M6的可配置区域。
因此，在本实施方式中，同时如图6、图7、图9及图10所示，在焊盘PD的正下方配置有布线M6，因此在平面观察时与绝缘膜PV的开口部OP重叠的区域配置有布线M6，但配置在该焊盘PD的正下方的布线M6配置在避开导线接合区域WA的位置。即，在平面观察时与焊盘PD重叠的位置配置有布线M6，但该布线M6配置在平面观察时不与导线接合区域WA重叠的位置。因此，在焊盘PD的导线接合区域WA的正下方没有配置布线M6，换言之，在平面观察时与焊盘PD的导线接合区域WA重叠的区域没有配置布线M6。由于在焊盘PD的导线接合区域WA的正下方没有配置布线M6，所以在焊盘PD的导线接合区域WA的正下方也没有配置过孔部V7。并且，平面观察时与探针接触区域PA重叠的区域为布线M6的可配置区域，因此在焊盘PD的探针接触区域PA的正下方也配置有布线M6，换言之，在平面观察时与焊盘PD的探针接触区域PA重叠的区域也配置有布线M6。
此外，在本实施方式中，在焊盘PD的导线接合区域WA的正下方没有配置布线M6，将其换言之，在焊盘PD的导线接合区域WA的正下方没有形成与布线M6同层的导体图案(金属图案)。
更具体地说明图10的结构。在图10的情况下，沿与焊盘PD的延伸方向(图10的横向)大致垂直的方向(图10的纵向)延伸的多条布线M6(在图10中与标注了附图标记M6a的布线M6a对应)从焊盘PD之下通过(延伸)。该多条布线M6a的延伸方向为沿着例如芯片边(与后述的芯片边CH对应)的方向。此外，芯片边与构成半导体器件CP的上表面的外周的四条边中的一条边对应。
图10所示的多条布线M6a从焊盘PD之下通过，但不通过导线接合区域WA的正下方的区域，配置在平面观察时不与导线接合区域WA重叠的位置。并且，在平面观察时，多条布线M6a从与焊盘PD重叠的区域中的不包含导线接合区域WA而包含探针接触区域PA的区域通过。因此，在平面观察时，至少一条布线M6a与探针接触区域PA重叠，换言之，至少一条布线M6a从探针接触区域PA的正下方的区域通过。
图10所示的多条布线M6a从焊盘PD之下通过，但过孔部V7没有配置在该焊盘PD与多条布线M6a之间。因此，图10所示的从焊盘PD之下通过的布线M6a与该焊盘PD没有电连接。另一方面，图10所示的布线M6b经由过孔部V7而与焊盘PD电连接。该布线M6b和过孔部V7也配置在平面观察时不与导线接合区域WA重叠的位置。此外，布线M6a、M6b是比焊盘低一层的布线层的布线(M6)。
在图10的情况下，六条布线M6a从焊盘PD之下通过，但从焊盘PD之下通过的布线M6a的数量不限定于六条，能够进行各种变更。作为从焊盘PD之下通过的布线M6a，能够使用例如电源布线或接地布线。另外，从焊盘PD之下通过的多条布线M6a可以包含电源布线和接地布线这两方。此外，电源布线是被供给电源电位的布线，接地布线是被供给接地电位的布线。布线M6的厚度比布线M1、M2、M3、M4、M5各自的厚度厚，因此布线M6的电阻(布线电阻)能够比布线M1、M2、M3、M4、M5各自的电阻(布线电阻)低。因此，通过对电源布线或接地布线或者这两方使用布线M6，能够降低电源布线或接地布线或者这两方的电阻(布线电阻)。
另外，在比焊盘PD低一层的布线层中，与使宽度大的一条布线(M6)在焊盘PD之下通过的情况相比，使宽度比较窄的多条布线(M6)在焊盘PD之下通过的情况下更容易抑制在对焊盘PD施加外力时被焊盘PD与布线(M6)夹持的层间绝缘膜IL8产生损伤，因此在提高半导体器件的可靠性的方面是有利的。因此，在图10中，虽然也能够将使多条布线M6a一体地连结而成的布线用作宽幅的电源布线或宽幅的接地布线，但与之相比，更优选如图10那样，将多个宽度比较窄的多条布线M6a用作电源布线或接地布线。
＜关于半导体器件的制造工序＞
参照图12～图19说明本实施方式的半导体器件CP的制造工序。图12～图19是本实施方式的半导体器件CP的制造工序中的主要部分剖视图。
首先，准备由单晶硅等构成的半导体衬底(半导体晶片)SB，然后使用周知的半导体制造技术在半导体衬底SB上形成MISFET等半导体元件。例如，如图12所示，使用STI法在半导体衬底SB上形成元件分离区域ST，使用离子注入法在半导体衬底SB上形成阱区域(未图示)，在半导体衬底SB(阱区域)上隔着栅极绝缘膜而形成栅极电极GE，使用离子注入法在半导体衬底SB(阱区域)上形成源极/漏极区域SD。由此，在半导体衬底SB上形成了MISFET1。
接着，如图13所示，在半导体衬底SB上以覆盖MISFET1的方式形成层间绝缘膜IL1，使用光刻技术及干式蚀刻技术在层间绝缘膜IL1上形成接触孔，通过在该接触孔内埋入导电膜而形成插塞V1。
接着，如图14所示，在埋入有插塞V1的层间绝缘膜IL1上形成层间绝缘膜IL2之后，使用单镶嵌技术在层间绝缘膜IL2中埋入布线M1。然后，在埋入有布线M1的层间绝缘膜IL2上形成层间绝缘膜IL3之后，使用双镶嵌技术在层间绝缘膜IL3中埋入布线M2及过孔部V2。然后，在埋入有布线M2的层间绝缘膜IL3上形成层间绝缘膜IL4之后，使用双镶嵌技术在层间绝缘膜IL4中埋入布线M3及过孔部V3。然后，在埋入有布线M3的层间绝缘膜IL4上形成层间绝缘膜IL5之后，使用双镶嵌技术在层间绝缘膜IL5中埋入布线M4及过孔部V4。然后，在埋入有布线M4的层间绝缘膜IL5上形成层间绝缘膜IL6之后，使用双镶嵌技术在层间绝缘膜IL6中埋入布线M5及过孔部V5。然后，在埋入有布线M5的层间绝缘膜IL6上形成层间绝缘膜IL7之后，使用双镶嵌技术在层间绝缘膜IL7中埋入布线M6及过孔部V6。
在使用双镶嵌技术形成了层间绝缘膜IL7和埋入于层间绝缘膜IL7的布线M6及过孔部V6之后，如图15所示，在埋入有布线M6的层间绝缘膜IL7上形成层间绝缘膜IL8。此外，在图15及后述的图16～19中，为了简化附图，省略了比层间绝缘膜IL6靠下的构造的图示。
接着，使用光刻技术及蚀刻技术在层间绝缘膜IL8上形成开口部SH。当在层间绝缘膜IL8上形成开口部SH后，在开口部SH的底部，布线M6的上表面露出。
接着，在层间绝缘膜IL8上以将开口部SH内填埋的方式形成过孔部V7用的导电膜之后，使用CMP(Chemical Mechanical Polishing：化学机械研磨)法或回蚀刻(etch back)法等将开口部SH的外部的导电膜(过孔部V7用的导电膜)除去，在开口部SH内留下导电膜(过孔部V7用的导电膜)。由此，能够形成由埋入在开口部SH内的导电膜(过孔部V7用的导电膜)构成的过孔部V7。
作为层间绝缘膜IL2～IL6，也能够使用例如氧化硅膜等，但若使用低介电常数膜(Low-k膜)，则能够减少布线间的寄生电容，因此更为优选。在此，低介电常数膜是指其介电常数比氧化硅(SiO2)的介电常数(＝3.8～4.3)低的绝缘膜，尤其是指介电常数比3.3低的绝缘膜。作为低介电常数膜的具体材料，能够例示例如SiOC膜(含碳的氧化硅)、SiOF膜(含氟的氧化硅膜)或SiCN膜(碳氮化硅膜)等。
作为层间绝缘膜IL7、IL8，能够使用例如氧化硅膜等。作为氧化硅膜，也能够使用TEOS(tetraethoxysilane，四乙氧基硅烷)氧化膜或BPSG膜等。另外，包含布线M6的布线层中的相邻布线间隔大于其下层的布线层中的相邻布线间隔，另外，层间绝缘膜IL7、IL8各自的厚度比层间绝缘膜IL2、IL3、IL4、IL5、IL6各自的厚度厚，因此与布线M1、M2、M3、M4、M5相比，对于布线M6难以产生寄生电容。因此，作为层间绝缘膜IL7、IL8也能够使用低介电常数膜，但作为层间绝缘膜IL7、IL8即使不使用低介电常数膜，也不会怎么导致寄生电容的增加。
接着，在埋入过孔部V7的层间绝缘膜IL8上，如图16所示，按顺序形成阻挡导体膜BR1、含Al导电膜AM1和阻挡导体膜BR2，由此形成阻挡导体膜BR1、阻挡导体膜BR1上的含Al导电膜AM1、与含Al导电膜AM1上的阻挡导体膜BR2的层叠膜SM。阻挡导体膜BR1、含Al导电膜AM1和阻挡导体膜BR2分别能够使用溅射法等形成。
接着，如图17所示，使用光刻技术及蚀刻技术，将层叠膜SM图案化，由此形成焊盘PD。即，在使用光刻技术在层叠膜SM上形成光致抗蚀图案(未图示)之后，将该光致抗蚀图案用作蚀刻掩膜对层叠膜SM进行蚀刻，由此将层叠膜SM图案化，从而形成由图案化后的层叠膜SM构成的焊盘PD。然后，除去该光致抗蚀图案，图17中示出了该阶段。在该阶段，焊盘PD整体由阻挡导体膜BR1、阻挡导体膜BR1上的含Al导电膜AM1与含Al导电膜AM1上的阻挡导体膜BR2的层叠膜构成。此外，在步骤S22中将层叠膜SM图案化时，也能够不仅形成焊盘PD，还形成与焊盘PD同层的布线，该情况下，与焊盘PD同层的布线形成在层间绝缘膜IL8上。
另外，在此，对分别形成过孔部V7和焊盘PD的情况进行了图示及说明，但作为其他方式，也能够将过孔部V7与焊盘PD一体地形成。该情况下，在没有形成过孔部V7的状态下，在包含开口部SH内的层间绝缘膜IL8上形成层叠膜SM之后，使用光刻技术及蚀刻技术将层叠膜SM图案化，由此形成焊盘PD。由此，通过图案化后的层叠膜SM，焊盘PD与过孔部V7被一体地形成。
接着，如图18所示，在层间绝缘膜IL8上以覆盖焊盘PD的方式形成绝缘膜PV。作为绝缘膜PV，能够使用单层的绝缘膜或将多个绝缘膜层叠而成的层叠绝缘膜。例如，能够将氧化硅膜或氮化硅膜或者它们的层叠膜(例如氧化硅膜与该氧化硅膜上的氮化硅膜的层叠膜)用作绝缘膜PV。另外，作为绝缘膜PV，也能够使用聚酰亚胺树脂等这样的树脂膜(有机类绝缘膜)。
接着，如图19所示，在绝缘膜PV上形成开口部OP。例如，在绝缘膜PV上使用光刻技术形成光致抗蚀图案(未图示)之后，将该光致抗蚀图案用作蚀刻掩膜对绝缘膜PV进行蚀刻，由此能够在绝缘膜PV上形成开口部OP。然后，除去光致抗蚀图案，图19中示出了该阶段。
在绝缘膜PV上形成开口部OP的蚀刻工序中，对绝缘膜PV进行蚀刻而在绝缘膜PV上形成开口部OP并使焊盘PD的阻挡导体膜BR2从开口部OP露出之后，进一步通过蚀刻将从开口部OP露出的阻挡导体膜BR2除去，从而能够使焊盘PD的含Al导电膜AM1从开口部OP露出。也就是说，在平面观察时与开口部OP重叠的区域，不仅将绝缘膜PV、也将构成焊盘PD的阻挡导体膜BR2蚀刻而除去，因此构成焊盘PD的含Al导电膜AM1的上表面会露出。另一方面，在形成了开口部OP后仍被绝缘膜PV覆盖的区域中，阻挡导体膜BR2没有被除去而残存。
然后，根据需要，也能够在从开口部OP露出的焊盘PD(含Al导电膜AM1)上形成金属膜(未图示)。作为该金属膜，能够使用例如钯膜等。例如，在包含开口部OP的侧壁上和从开口部OP露出的焊盘PD(含Al导电膜AM1)上在内的绝缘膜PV上，形成金属膜(例如钯膜等)之后，使用光刻技术及蚀刻技术将该金属膜图案化。由此，得到在从开口部OP露出的焊盘PD(含Al导电膜AM1)上形成有金属膜(例如钯膜等)的构造。
像这样，如图12～图19那样对半导体衬底SB实施晶片加工。晶片加工也被称为前工序。在此，晶片加工通常是指在半导体晶片(半导体衬底SB)的主面上形成各种元件(MISFET等)和布线层(在此布线M1～M6)及焊盘电极(在此焊盘PD)、在形成表面保护膜(在此绝缘膜PV)后、成为能够通过探针等对形成于半导体晶片的多个芯片区域分别进行电气试验的状态为止的工序。半导体晶片的各芯片区域在半导体晶片中，与从半导体晶片取得一个半导体芯片(在此为半导体器件CP)的区域对应。
接着，利用从开口部OP露出的焊盘PD，进行探针检查(探针测试、晶片测试)，由此进行半导体晶片(半导体衬底SB)的各芯片区域的电气试验。具体地说，在半导体晶片(半导体衬底SB)的各芯片区域中，如上述图11所示，使检测(测试)用的探针PRB与从开口部OP露出的焊盘PD的探针接触区域PA抵接来进行各芯片区域的电气检测(电气试验)。根据该探针检查的结果，筛选半导体晶片(半导体衬底SB)的各芯片区域是合格品还是不合格品，或者，将探针检查的测定结果的数据反馈到各制造工序，由此能够在成品率提高和可靠性提高上起到作用。此外，半导体晶片的各芯片区域在半导体晶片中与从半导体晶片取得一个半导体芯片(相当于半导体器件CP的半导体芯片)的区域对应。
然后，根据需要对半导体衬底SB的背面侧进行研磨或剖光而使半导体衬底SB的厚度变薄之后(背面研磨工序)，将半导体衬底SB与半导体衬底SB上的层叠构造体一起切割(切断)(切割工序)。此时，半导体衬底和SB半导体衬底SB上的层叠构造体被沿着划线区域切割(切断)。由此，半导体衬底SB和半导体衬底SB上的层叠构造体被分割成多个半导体芯片(单片化)。
像这样，能够制造半导体器件(半导体芯片)CP。
＜关于研究例＞
图20是本发明人所研究的第1研究例的半导体器件(半导体芯片)CP101的主要部分剖视图，与本实施方式的上述图7相当。图21是表示在第1研究例的半导体器件CP101的焊盘PD101上电连接有铜导线BW101的状态的剖视图，与本实施方式的上述图8相当。
在图20及图21所示的第1研究例的半导体器件CP101中，焊盘PD101的正下方区域的大致整体成为布线M6的禁止配置区域。即，在平面观察时与供焊盘PD101露出的开口部OP重叠的区域整体成为布线M6的禁止配置区域。因此，在第1研究例的半导体器件CP101中，在焊盘PD101的正下方的大致整体没有配置布线M6，在导线接合区域WA101正下方、在探针接触区域PA101的正下方也没有配置布线M6。在此，在焊盘PD101的上表面中，将相当于上述探针接触区域PA的区域称为探针接触区域PA101，将相当于导线接合区域WA的区域称为导线接合区域WA101。
在图20及图21所示的第1研究例的情况下，由于焊盘PD101的正下方的区域的大致整体成为布线M6的禁止配置区域，而布线M6的布局的自由度变低，难以进行半导体器件CP101的布线设计。另外，由于需要避开焊盘PD101的正下方的区域地配置布线M6，因此不利于半导体器件CP101的小型化，会导致半导体器件CP101的平面尺寸的增大。
图22是本发明人所研究的第2研究例的半导体器件(半导体芯片)CP201的主要部分剖视图，与本实施方式的上述图7相当。图23是表示在第2研究例的半导体器件CP201的焊盘PD201上电连接有铜导线BW201的状态的剖视图，与本实施方式的上述图8相当。
在图22及图23所示的第2研究例的半导体器件CP201中，焊盘PD101的正下方的区域整体成为布线M6的可配置区域。因此，在图22及图23所示的第2研究例的情况下，在探针接触区域PA201的正下方配置有布线M6，另外，在导线接合区域WA201正下方也配置有布线M6。换言之，在第2研究例的情况下，在平面观察时，在与探针接触区域PA201重叠的区域也配置有布线M6，并且在与导线接合区域WA201重叠的区域也配置有布线M6。在此，在焊盘PD201的上表面中，将相当于上述探针接触区域PA的区域称为探针接触区域PA201，将相当于导线接合区域WA的区域称为导线接合区域WA201。
本发明人研究了对半导体芯片的焊盘连接铜导线的情况，了解到在图22及图23所示的第2研究例的情况下，会产生如下课题。
铜(Cu)导线是比金(Au)导线硬的材料。因此，在对半导体芯片的焊盘连接铜导线的导线接合工序中，会对半导体芯片的焊盘的导线接合区域(WA、WA101、WA201)施加强的外力(压力)。即，若将使用铜导线的情况和使用金导线的情况相比，则关于在导线接合工序中对半导体芯片的焊盘的导线接合区域(WA、WA101、WA201)施加的外力(压力)，使用铜导线的情况比使用金导线的情况更大。在导线接合工序中，将铜导线的前端的球部按压到半导体芯片的焊盘而进行压接，但在使用铜导线的情况下，由于铜(Cu)的硬度高，所以若不使压接压力较大，则无法很好地将铜导线的前端的球部压接到半导体芯片的焊盘。因此，在使用铜导线的导线接合工序中，在半导体芯片的焊盘中，会对连接铜导线的导线接合区域(WA、WA101、WA201)施加大的外力(压接压力)。
在图22及图23所示的第2研究例的半导体器件CP201中，当伴随使用铜导线而增大导线接合工序中的压接压力时，担心会在焊盘PD201之下的绝缘膜(在此为层间绝缘膜IL8)上产生裂纹。
具体进行说明，在使用铜导线的导线接合工序中，通过对焊盘PD201的导线接合区域WA201施加强的外力，会导致对被导线接合区域WA201的焊盘PD201与位于导线接合区域WA201的下方的布线M6沿上下夹持的绝缘膜(在此为层间绝缘膜IL8)施加强的应力而在该绝缘膜上产生裂纹CR(参照图23)。
若在焊盘PD201之下的绝缘膜(在此为层间绝缘膜IL8)上产生裂纹CR，则水分会从该裂纹CR浸入等，担心会降低半导体器件的可靠性。另外，由于制造半导体封装后的热应力，焊盘PD201会以裂纹CR为起点而产生剥离等，担心会降低半导体器件的可靠性。因此，为了提高半导体器件的可靠性，期望即使在使用铜导线的导线接合工序中，也不会在焊盘之下的绝缘膜上产生裂纹。
＜关于主要特征和效果＞
本实施方式的主要特征中的一个特征为，在半导体器件CP中，焊盘PD为铜导线连接用的焊盘，在焊盘PD之下配置有布线M6，但该布线M6配置在焊盘PD的导线接合区域WA以外的区域的正下方，在焊盘PD的导线接合区域WA的正下方，没有形成与布线M6同层的导体图案。
在与本实施方式不同而在导线接合区域WA的正下方配置有布线M6的情况下，即在平面观察时与导线接合区域WA重叠的区域配置有布线M6的情况下，如在上述第1研究例中说明那样，担心会在焊盘PD之下的绝缘膜(在此为层间绝缘膜IL8)上产生裂纹。这是因为，在使用铜导线的导线接合工序中，对焊盘PD的导线接合区域WA施加强的外力(压接压力)，由此会导致对被导线接合区域WA的焊盘PD与位于导线接合区域WA的下方的布线M6沿上下夹持的绝缘膜(在此层间绝缘膜IL8)施加强的应力而在该绝缘膜上产生裂纹。
与之相对，在本实施方式中，在平面观察时与导线接合区域WA重叠的区域没有配置布线M6，即，在导线接合区域WA的正下方没有配置布线M6。并且，在导线接合工序中，被施加强的外力(压接压力)的区域为焊盘PD的导线接合区域WA。因此，只要不在导线接合区域WA的正下方配置布线M6，则在导线接合工序中，绝缘膜(IL8)不会成为被施加强的外力的导线接合区域WA的焊盘PD与位于其下方的布线M6沿上下夹持的状态，能够抑制或防止在焊盘PD之下的绝缘膜(IL8)上产生裂纹。
也就是说，当在焊盘PD之下配置布线M6时，成为绝缘膜(在此为层间绝缘膜IL8)被焊盘PD与其之下的布线M6沿上下夹持的状态(构造)。在该状态下，若对焊盘PD的上表面施加强的外力(在此为导线接合时的压接压力)，则会因该外力而在被焊盘PD与其下的布线M6沿上下夹持的绝缘膜(IL8)上产生强的应力，担心会在该绝缘膜(IL8)上产生裂纹。因对焊盘PD施加的外力，而对被施加强的外力的部分的焊盘PD与其下的布线M6沿上下夹持的绝缘膜(IL8)施加了应力，由此产生该裂纹。因此，为了防止焊盘PD之下的绝缘膜(IL8)上的裂纹，在焊盘PD中的被施加强的外力(在此为导线接合时的压接压力)的区域的下方不配置布线M6是有效的。即，为了防止焊盘PD之下的绝缘膜(IL8)上的裂纹，如本实施方式这样在焊盘PD中的导线接合时被施加强的外力的导线接合区域WA的下方不配置布线M6是有效的。于是，即使对焊盘PD的上表面施加强的外力(导线接合时的压接压力)，由于在被施加强的外力的部分(导线接合区域WA)的下方不存在布线M6，所以不会成为绝缘膜(IL8)夹持在被施加强的外力的部分的焊盘PD与其下的布线M6的状态，能够抑制或防止在焊盘PD之下的绝缘膜(IL8)上产生裂纹。
此外，在本实施方式中，在焊盘PD的导线接合区域WA的正下方没有配置布线M6，将其换言之，在焊盘PD的导线接合区域WA的正下方没有形成与布线M6同层的导体图案(布线)。
另外，在本实施方式中，不是将焊盘PD的正下方的区域整体设为布线M6的禁止配置区域，而是将焊盘PD的正下方的区域中的、导线接合区域WA的正下方的区域设为布线M6的禁止配置区域，另一方面，将焊盘PD的正下方的区域中的、导线接合区域WA的正下方的区域以外的区域设为布线M6的可配置区域。因此，在本实施方式中，在焊盘PD的正下方的区域中的、导线接合区域WA的正下方的区域以外的区域配置布线M6。即，配置在焊盘PD的正下方的布线M6，配置在焊盘PD的导线接合区域WA以外的区域的正下方。也就是说，在平面观察时，在与焊盘PD重叠但不与导线接合区域WA重叠的区域配置有布线M6。像这样，在本实施方式中，在焊盘PD之下也配置有布线M6，在平面观察时与绝缘膜PV的开口部OP重叠的区域配置有布线M6，但导线接合区域WA的正下方的区域成为布线M6的禁止配置区域，因此避开导线接合区域WA的正下方地配置布线M6。
在本实施方式中，由于能够将布线M6配置在除了导线接合区域WA以外的焊盘PD的正下方，因此与上述第1研究例的情况相比，布线M6的布局的自由度变高，半导体器件CP的布线设计变得容易。另外，由于能够将布线M6配置在除了导线接合区域WA以外的焊盘PD的正下方，因此有利于半导体器件CP的小型化，能够谋求半导体器件CP的平面尺寸(平面面积)的缩小。
本实施方式的主要特征中的另一特征为，在本实施方式中，导线接合区域WA的正下方的区域成为布线M6的禁止配置区域，但探针接触区域PA的正下方的区域成为布线M6的可配置区域，在导线接合区域WA的正下方没有配置布线M6，但在探针接触区域PA的正下方配置有布线M6。即，在本实施方式中，在平面观察时与导线接合区域WA重叠的区域没有配置布线M6，但在平面观察时与探针接触区域PA重叠的区域配置有布线M6。
在探针检查工序和导线接合工序中，会对焊盘PD的上表面施加外力(压力)。因此，在焊盘PD的上表面中，作为半导体封装完成为止可能被施加较大的外力的区域，具有探针接触区域PA和导线接合区域WA。在对焊盘施加外力的情况下，若该外力大，则存在因该外力而导致在焊盘PD之下的绝缘膜(IL8)上产生裂纹的可能性，该裂纹在绝缘膜(IL8)被施加有外力的部分的焊盘与其下的布线M6夹持的情况下容易发生。因此，通过在导线接合工序中被施加强的外力的导线接合区域WA的正下方像本实施方式这样不配置布线M6，即使在导线接合工序中对焊盘PD的导线接合区域WA施加强的外力，也能够抑制或防止因该外力而在焊盘PD之下的绝缘膜(IL8)上产生裂纹。与之相对，对探针接触区域PA施加的外力(探针检查工序中的外力)与对导线接合区域WA施加的外力(导线接合工序中的外力)相比相对较小，因此与在导线接合工序中在绝缘膜(IL8)上产生裂纹的可能性(风险)相比，在探针检查工序中在绝缘膜(IL8)上产生裂纹的可能性(风险)低。
因此，在本实施方式中，针对在焊盘PD之下的绝缘膜(IL8)上产生裂纹的可能性(风险)相对高的导线接合工序，为了降低该可能性，而不将布线M6配置在导线接合工序中会被施加外力的焊盘PD的导线接合区域WA的正下方。并且，由于与导线接合工序相比在探针检查工序中在焊盘PD之下的绝缘膜(IL8)上产生裂纹的可能性(风险)相对较低，所以将布线M6配置在探针检查工序中会被施加外力的焊盘PD的探针接触区域PA的正下方。因此，在本实施方式中，导线接合区域WA的正下方的区域成为布线M6的禁止配置区域，在导线接合区域WA的正下方没有配置布线M6，而探针接触区域PA的正下方的区域成为布线M6的可配置区域，在探针接触区域PA的正下方配置有布线M6。
在此，对探针接触区域PA施加的外力(探针检查工序中的外力)与对导线接合区域WA施加的外力(导线接合工序中的外力)相比相对较小的原因在于，与焊盘PD连接的导线(BW)为铜(Cu)导线。铜(Cu)导线与金(Au)导线等相比，需要增大导线接合时的压接压力，因此在对半导体器件CP的焊盘PD连接铜导线(BW)的导线接合工序中，必然会对焊盘PD的导线接合区域WA施加强的外力。另一方面，在焊盘PD的探针接触区域PA中，由于在探针检查时探针被推抵，所以会因探针施加外力(压力)。但是，若作为与焊盘PD连接的导线BW而采用铜导线，则需要增大导线接合时的压接压力，因此在导线接合工序中对焊盘PD的导线接合区域WA施加的外力比在探针检查时对焊盘PD的探针接触区域PA施加的外力大。换言之，在探针检查时对焊盘PD的探针接触区域PA施加的外力比在导线接合工序对焊盘PD的导线接合区域WA施加的外力小。也就是说，在作为与焊盘PD连接的导线BW而采用了铜导线的情况下，需要增大导线接合时的压接压力，因此必然地，对探针接触区域PA施加的外力(探针检查工序中的外力)与对导线接合区域WA施加的外力(导线接合工序中的外力)相比相对较小。
因此，在本实施方式中，对于被施加的外力大的导线接合区域WA，将导线接合区域WA的正下方的区域设定为布线M6的禁止配置区域而不配置布线M6。并且，对于与导线接合区域WA相比被施加的外力小的探针接触区域PA，将探针接触区域PA的正下方的区域设定为布线M6的可配置区域并配置布线M6。由此，能够有效抑制或防止因对焊盘施加的外力而导致在焊盘PD之下的绝缘膜(IL8)上产生裂纹，同时能够限制布线M6的禁止配置区域而增加布线M6的可配置区域，因此能够提高布线M6的布局的自由度，半导体器件CP的布线设计变得容易。另外，有利于半导体器件CP的小型化，能够谋求缩小半导体器件CP的平面尺寸(平面面积)。
在本实施方式中，由于在探针接触区域PA的正下方配置布线M6，所以在探针检查工序中，当探针被推抵于焊盘PD的探针接触区域PA而对探针接触区域PA施加外力时，会对被探针接触区域PA的焊盘PD与位于探针接触区域PA的下方的布线M6沿上下夹持的绝缘膜(在此为层间绝缘膜IL8)施加应力。但是，如上所述，在探针检查工序中，对焊盘PD的探针接触区域PA施加的外力比在导线接合工序中对焊盘PD的导线接合区域WA施加的外力小。因此，与上述第2研究例的情况下因在导线接合工序中对焊盘PD201施加的外力而导致在层间绝缘膜IL8上产生裂纹的可能性相比，本实施方式的情况下因在探针检查工序中对焊盘PD施加的外力而导致在层间绝缘膜IL8上产生裂纹的可能性更低。另外，在本实施方式中，在导线接合区域WA的正下方没有配置布线M6，由此，与上述第2研究例的情况下因在导线接合工序中对焊盘PD201施加的外力而导致在层间绝缘膜IL8上产生裂纹的可能性相比，本实施方式的情况下因在导线接合工序中对焊盘PD施加的外力而导致在层间绝缘膜IL8上产生裂纹的可能性更低。因此，关于因对焊盘施加的外力而导致在焊盘之下的层间绝缘膜IL8上产生裂纹的可能性，与上述第2研究例相比本实施方式更低。由此，在本实施方式中，能够抑制或防止在焊盘之下的层间绝缘膜IL8上产生裂纹，因此能够提高半导体器件的可靠性。另外，能够提高半导体器件的制造成品率。
假设与本实施方式不同而在导线接合区域WA的正下方配置布线M6且在探针接触区域PA的正下方没有配置布线M6的构造。该构造在与焊盘连接的导线为金导线的情况下是有效的，但在与焊盘连接的导线为铜导线的情况下，与上述第2研究例的情况同样地，担心在导线接合工序中会在焊盘之下的绝缘膜上产生裂纹。其理由如下。即，在与焊盘连接的导线为金导线的情况下，由于在导线接合工序中对焊盘施加的外力小，所以即使在导线接合区域WA的正下方配置布线M6，也难以在焊盘之下的绝缘膜上产生裂纹。但是，在与焊盘连接的导线为铜导线的情况下，由于在导线接合工序中对焊盘施加的外力大，所以若在导线接合区域WA的正下方配置布线M6，则容易在焊盘之下的绝缘膜上产生裂纹。因此，在与本实施方式不同而在导线接合区域WA的正下方配置布线M6且在探针接触区域PA的正下方没有配置布线M6的构造中，与上述第2研究例的情况同样地，担心在导线接合工序中会在焊盘之下的绝缘膜上产生裂纹。
因此，如本实施方式这样在导线接合区域WA的正下方没有配置布线M6且在探针接触区域PA的正下方配置布线M6的构造，在与焊盘PD连接的导线(BW)为铜导线的情况下是有效的构造。因此，对采用铜导线的情况进行研究，发现了如下课题：在使用铜导线的情况下导线接合时的压接压力变大，因此容易在焊盘之下的绝缘膜上产生裂纹，可以说正是发现了该课题，才得到像本实施方式这样在导线接合区域WA的正下方没有配置布线M6且在探针接触区域PA的正下方配置布线M6的构造。
另外，在本实施方式中，由于在探针接触区域PA的正下方配置布线M6，所以在探针检查工序中，当探针被推抵于焊盘PD的探针接触区域PA而对探针接触区域PA施加外力(压力)时，会对被探针接触区域PA的焊盘PD与位于探针接触区域PA的下方的布线M6沿上下夹持的绝缘膜(IL8)施加应力。因此，在探针检查工序中，难以完全消除在焊盘PD之下的绝缘膜(IL8)上产生裂纹的可能性(风险)。因此，期望对探针检查工序进行钻研，使得在探针检查工序中，也尽可能地避免在焊盘PD之下的绝缘膜(IL8)上产生裂纹。出于该观点，优选在探针检查工序中不使用悬臂(cantilever)方式的探针引导件而使用垂直型探针引导件(垂直探针引导件)。
在使用悬臂方式的探针引导件的情况下，悬臂方式的探针被推抵于焊盘PD的探针接触区域PA。该情况下，探针的前端被推抵于焊盘PD的上表面，并且产生在焊盘PD的上表面沿横向(与焊盘PD的上表面大致平行的方向)拉划这样的动作(力)。
上述图11示出了使用垂直型探针引导件的情况，图11所示的探针PRB与垂直型探针引导件的探针对应。在使用垂直型探针引导件的情况下，沿与焊盘PD的上表面大致垂直的方向(焊盘PD的上表面的法线方向)延伸的探针PRB在与焊盘PD的上表面大致垂直的方向上被推抵于焊盘PD的上表面的探针接触区域PA。此时，在探针PRB的前端被推抵于焊盘PD的探针接触区域PA的状态下，探针PRB的前端不会沿横向移动。因此，在使用垂直型探针引导件的情况下，探针PRB的前端被推抵于焊盘PD的上表面而对焊盘PD的上表面施加大致垂直方向的外力，但不会产生在焊盘PD的上表面沿横向(与焊盘PD的上表面大致平行的方向)拉划这样的动作(力)。
在探针检查工序中，因探针被推抵于焊盘PD的探针接触区域PA而施加外力、导致容易在焊盘PD之下的绝缘膜(IL8)上产生裂纹的是使用悬臂方式的探针引导件的情况，与之相比，在使用垂直型探针引导件的情况下，难以在焊盘PD之下的绝缘膜(IL8)上产生裂纹。这是因为，在探针检查工序中，若施加于焊盘PD的探针接触区域PA的外力只是相对于焊盘PD的上表面大致垂直的方向的外力，则即使对被探针接触区域PA的焊盘PD与位于探针接触区域PA的下方的布线M6沿上下夹持的绝缘膜(IL8)施加应力，也难以在该绝缘膜(IL8)上产生裂纹。这与使用垂直型探针引导件的情况对应。
另一方面，在使用悬臂方式的探针引导件的情况下，会产生探针的前端在焊盘PD的上表面沿横向拉划这样的动作(力)，该动作会对被探针接触区域PA的焊盘PD与位于探针接触区域PA的下方的布线M6沿上下夹持的绝缘膜(IL8)产生容易导致裂纹的应力，从而容易在该绝缘膜(IL8)上产生裂纹。即，担心探针的前端在焊盘PD的上表面沿横向拉划这样的动作(力)会使焊盘PD之下的绝缘膜(IL8)产生裂纹，因此在探针检查工序中，期望不会产生探针的前端在焊盘PD的上表面沿横向拉划这样的动作(力)。
因此，在本实施方式中，在探针检查中，优选使用垂直型探针引导件。由此，即使在探针接触区域PA的正下方配置布线M6，也能够进一步降低在焊盘PD之下的绝缘膜(IL8)上产生裂纹的可能性，能够更可靠地抑制或防止在焊盘PD之下的绝缘膜(IL8)上产生裂纹。因此，能够进一步提高半导体器件的可靠性。
像这样，在本实施方式中，在探针检查中优选使用垂直型探针引导件，由此难以因由探针对焊盘施加的外力而导致产生绝缘膜(IL8)的裂纹，由此，能够在探针接触区域PA的正下方配置布线M6。另一方面，由于在导线接合中使用铜导线，而不得不使导线接合时对焊盘施加的外力变大，因此，通过不在导线接合区域WA的正下方配置布线M6，而难以在导线接合时因对焊盘施加的外力而导致产生绝缘膜(IL8)的裂纹。由此，在能对焊盘施加外力的探针检查工序和导线接合工序中，能够抑制或防止因对焊盘施加的外力而导致在绝缘膜(IL8)上产生裂纹，能够提高半导体器件的可靠性。另外，由于能够在探针接触区域PA的正下方配置布线M6，所以布线M6的布局的自由度变高，半导体器件的布线设计变得容易。另外，有利于半导体器件的小型化，能够谋求缩小半导体器件的平面尺寸(平面面积)。
接下来，对比布线M6靠下层的布线进行说明。
比布线M6靠下层的布线M1、M2、M3、M4、M5能够配置在焊盘PD的正下方的区域。即，焊盘PD的正下方的区域整体成为布线M1、M2、M3、M4、M5的可配置区域。因此，虽然在导线接合区域WA的正下方不能配置布线M6，但能够在导线接合区域WA的正下方配置布线M1、M2、M3、M4、M5。换言之，在平面观察时与导线接合区域WA重叠的区域没有配置布线M6，但布线M1、M2、M3、M4、M5也能够配置在平面观察时与导线接合区域WA重叠的区域。也就是说，导线接合区域WA的正下方的区域为布线M6的禁止配置区域，但为布线M1、M2、M3、M4、M5的可配置区域。另外，探针接触区域PA的正下方的区域为布线M6的可配置区域，并且也为布线M1、M2、M3、M4、M5的可配置区域。因此，能够在探针接触区域PA的正下方配置布线M6，另外，布线M1、M2、M3、M4、M5也能够配置在探针接触区域PA的正下方。也就是说，在焊盘PD的正下方的区域中的导线接合区域WA的正下方不能配置布线M6，但能够配置比布线M6靠下层的布线M1、M2、M3、M4、M5，在探针接触区域PA的正下方不仅能配置布线M6，也能够配置比布线M6靠下层的布线M1、M2、M3、M4、M5。
也就是说，在比形成有焊盘PD的布线层低一层的布线层(包含布线M6的布线层)中，在焊盘PD之下配置布线M6，并且，对于该焊盘PD之下的布线M6，避开导线接合区域WA的正下方而配置，且也能够配置在探针接触区域PA的正下方的区域。另一方面，在比形成有焊盘PD的布线层低两层的布线层(包含布线M5的布线层)中，在焊盘PD之下配置布线M5，并且，对于该焊盘PD之下的布线M5，能够配置在导线接合区域WA的正下方，另外，也能够配置在导线接合区域WA以外的区域的正下方，因此，也能够配置在探针接触区域PA的正下方的区域。
因此，在上述图6及图7的情况下，在焊盘PD之下配置有多条布线M5，配置在焊盘PD之下的多条布线M5包含配置在焊盘PD的导线接合区域WA的正下方的布线M5、和配置在焊盘PD的导线接合区域WA以外的区域的正下方的布线M5。另外，由于探针接触区域PA的正下方的区域为布线M5的可配置区域，所以在上述图6及图7的情况下，配置在焊盘PD之下的多条布线M5包含配置在焊盘PD的探针接触区域PA的正下方的布线M5。由此，能够提高布线M5的布局的自由度，半导体器件的布线设计变得容易。另外，有利于半导体器件的小型化，能够谋求缩小半导体器件的平面尺寸(平面面积)。对于布线M1、M2、M3、M4的配置，也与布线M5相同。
此外，由于焊盘PD的正下方的区域整体为布线M1、M2、M3、M4、M5的可配置区域，所以能够将布线M1、M2、M3、M4、M5中的任意布线配置在焊盘PD的正下方。因此，不仅存在将布线M1、M2、M3、M4、M5均配置在焊盘PD的正下方的情况，也可存在将布线M1、M2、M3、M4、M5中的任意布线配置在焊盘PD的正下方、且将布线M1、M2、M3、M4、M5中的任意布线不配置在焊盘PD的正下方的情况。例如，也可存在布线M1、M2、M3、M4、M5全部配置焊盘PD的正下方的情况、布线M1、M3、M5配置在焊盘PD的正下方而布线M2、M4不配置在焊盘PD的正下方的情况等。因此，虽然也可存在布线M1、M2、M3、M4、M5均配置在导线接合区域WA的正下方的情况，但也不仅仅是这样的情况，也可存在布线M1、M2、M3、M4、M5中的任意布线配置在导线接合区域WA的正下方、且布线M1、M2、M3、M4、M5中的任意布线不配置在导线接合区域WA的正下方的情况。同样地，虽然也可存在布线M1、M2、M3、M4、M5均配置在探针接触区域PA的正下方的情况，但也不仅仅是这样的情况，也可存在布线M1、M2、M3、M4、M5中的任意布线配置在探针接触区域PA的正下方、且布线M1、M2、M3、M4、M5中的任意布线不配置在探针接触区域PA的正下方的情况。
在导线接合区域WA的正下方不能配置布线M6但能够配置布线M5的理由如下。
若在导线接合区域WA的正下方配置布线M6的情况下，在使用铜导线的导线接合工序中，通过对焊盘PD的导线接合区域WA施加强的外力，而会对被导线接合区域WA的焊盘PD与位于导线接合区域WA的下方的布线M6沿上下夹持的绝缘膜(IL8)施加强的应力，担心会在该绝缘膜(IL8)上产生裂纹。因此，避免在导线接合区域WA的正下方配置布线M6。另一方面，在导线接合区域WA的正下方配置布线M5的情况下，在使用铜导线的导线接合工序中，通过对焊盘PD的导线接合区域WA施加强的外力，而会对被导线接合区域WA的焊盘PD与位于导线接合区域WA的下方的布线M5沿上下夹持的绝缘膜(在此为层间绝缘膜IL7、IL8)施加应力。然而，由于焊盘PD与布线M5之间的距离大，所以在导线接合工序中，即使对被导线接合区域WA的焊盘PD与位于导线接合区域WA的下方的布线M5沿上下夹持的绝缘膜(IL7、IL8)施加了应力，该应力的影响也不大，不至于导致绝缘膜(IL7、IL8)的裂纹。因此，即使在导线接合区域WA的正下方配置布线M5，也不会因此导致在导线接合时在绝缘膜(IL7、IL8)上产生裂纹。因此，通过在导线接合区域WA的正下方配置布线M5，能够抑制或防止层间绝缘膜的裂纹，同时提高布线M5的布局的自由度，半导体器件的布线设计变得容易。另外，有利于半导体器件的小型化，能够谋取缩小半导体器件的平面尺寸(平面面积)。
能够在导线接合区域WA的正下方配置布线M1、M2、M3、M4的理由与能够在导线接合区域WA的正下方配置布线M5的理由大致相同。即，由于焊盘PD与布线M1、M2、M3、M4之间的距离大，所以在导线接合工序中，即使对被导线接合区域WA的焊盘PD与位于导线接合区域WA的下方的M1、M2、M3、M4沿上下夹持的层间绝缘膜施加了应力，该应力的影响也不大，不至于导致层间绝缘膜的裂纹。因此，通过在导线接合区域WA的正下方配置布线M1、M2、M3、M4中的任意布线，能够抑制或防止层间绝缘膜的裂纹，同时能够提高布线M1、M2、M3、M4的布局的自由度，半导体器件的布线设计变得容易。另外，有利于半导体器件的小型化，能够谋求缩小半导体器件的平面尺寸(平面面积)。
像这样，关于比焊盘PD靠下层的布线M1、M2、M3、M4、M5、M6中的最上层的布线M6，由于与焊盘PD之间的距离小，所以为了避免在导线接合工序中在被夹持于焊盘PD与布线M6之间的绝缘膜(IL8)上产生裂纹，而不在导线接合区域WA的正下方配置布线M6。另一方面，关于比布线M6靠下层的布线M1、M2、M3、M4、M5，由于与焊盘PD之间的距离大，所以即使配置在导线接合区域WA的正下方也不会导致绝缘膜的裂纹。因此，通过将导线接合区域WA的正下方的区域设为布线M1、M2、M3、M4、M5的可配置区域，能够提高布线M1、M2、M3、M4、M5的布局的自由度，半导体器件的布线设计变得容易。另外，有利于半导体器件的小型化，能够谋求缩小半导体器件的平面尺寸(平面面积)。
另外，形成于半导体衬底SB的半导体元件(例如MISFET1等)由于从焊盘PD分离，所以能够配置在焊盘PD的正下方。即，形成于半导体衬底SB的半导体元件(例如MISFET1等)能够配置在导线接合区域WA的正下方，另外，也能够配置在探针接触区域PA。由此，能够提高形成于半导体衬底SB的半导体元件(例如MISFET1等)的布局的自由度，半导体器件的设计变得容易。另外，有利于半导体器件的小型化，能够谋求缩小半导体器件的平面尺寸(平面面积)。
＜关于焊盘PD和布线M6的布局例＞
接下来，说明焊盘PD和布线M6的布局的例子。
在以下说明的第1布局例(图24及图25)、第2布局例(图26及图27)、第3布局例(图28及图29)及第4布局例(图30及图31)中的任一布局例的情况下，均为多个焊盘PD沿着半导体器件CP的芯片边CH排列，布线M6(M6a)在这些多个焊盘PD之下延伸。
首先，参照图24及图25，对第1布局例进行说明。
图24及图25是本实施方式的半导体器件CP的主要部分平面图，示出了焊盘PD和布线M6的第1布局例。
图24中示出了沿着半导体器件CP的芯片边CH排列的多个焊盘PD，但没有图示出布线M6。另外，图25示出了与图24相同的平面区域，但示出了沿着半导体器件CP的芯片边CH排列的多个焊盘PD、和从这些多个焊盘PD之下通过的多条布线M6a。在图24及图25中，附图标记CH所示的是构成半导体器件CP的上表面的外周的四条边中的一条边，称为芯片边CH。另外，图24～图31所示的X方向及Y方向是与半导体器件CP的上表面平行的方向，Y方向是沿着芯片边CH的方向，即是与芯片边CH平行的方向，X方向是与Y方向交叉的方向，更特定地说是与Y方向垂直的方向。
在图24及图25的情况下，在半导体器件CP的上表面侧，沿着芯片边CH配置(排列)有多个焊盘PD。沿着芯片边CH排列的多个焊盘PD彼此的朝向相同，导线接合区域WA位于芯片边CH侧(接近芯片边CH的一侧)，探针接触区域PA位于与其相反的一侧(远离芯片边CH的一侧)。因此，在图24及图25的情况下，成为多个焊盘PD的导线接合区域WA彼此在Y方向上排列成一列(呈直线排列)、另外多个焊盘PD的探针接触区域PA彼此在Y方向上排列成一列(呈直线排列)的状态。
另外，在图24及图25的情况下，多条布线M6a沿着芯片边CH在Y方向上延伸，这些多条布线M6a沿X方向排列。即，多条布线M6a沿着芯片边CH并行，该多条布线M6a分别沿着芯片边CH呈直线延伸。该多条布线M6a从沿着芯片边CH排列的多个焊盘PD之下通过(延伸)，但不在各焊盘PD的导线接合区域WA的正下方延伸。
在图24及图25的情况下也是，各焊盘PD的导线接合区域WA的正下方的区域成为布线M6的禁止配置区域，另外，各焊盘PD的探针接触区域PA的正下方的区域成为布线M6的可配置区域，这在后述的图26～图31中也是共同的。因此，在图24～图31中的任一附图中，在各焊盘PD的导线接合区域WA的正下方均没有配置布线M6。
在图24及图25的情况下，在平面观察时，多条布线M6a从各焊盘PD中不包含导线接合区域WA且包含探针接触区域PA的区域通过。换个观点来说，在图24及图25的情况下，多个焊盘PD的导线接合区域WA彼此沿着芯片边CH排列成一列，在比该排列成一列的导线接合区域WA靠探针接触区域PA侧的位置，多条布线M6a沿着芯片边CH呈直线延伸(并行)。因此，在各焊盘PD的探针接触区域PA的正下方，也配置有布线M6a。
接下来，参照图26及图27，对第2布局例进行说明。
图26及图27是本实施方式的半导体器件CP的主要部分平面图，示出了焊盘PD和布线M6的第2布局例。图26及图27分别与上述图24及图25相当。
图26及图27的第2布局例与图24及图25的第1布局例的主要不同之处在于，焊盘PD的朝向相反。即，在图26及图27的情况下，在半导体器件CP的上表面侧，沿着芯片边CH配置(排列)有多个焊盘PD，各焊盘PD的朝向彼此相同，但探针接触区域PA位于芯片边CH侧，导线接合区域WA位于其相反侧。因此，在图26及图27的情况下也是，成为多个焊盘PD的导线接合区域WA彼此在Y方向上排列成一列(呈直线排列)、另外多个焊盘PD的探针接触区域PA彼此在Y方向上排列成一列(呈直线排列)的状态。但是，在上述图24及图25的情况下，导线接合区域WA位于接近芯片边CH的一侧，探针接触区域PA位于远离芯片边CH的一侧，而在图26及图27的情况下，探针接触区域PA位于接近芯片边CH的一侧，导线接合区域WA位于远离芯片边CH的一侧。
另外，在图26及图27的情况下也是，多条布线M6a沿着芯片边CH在Y方向上延伸，这些多条布线M6a沿X方向排列。即，多条布线M6a沿着芯片边CH并行，该多条布线M6a分别沿着芯片边CH呈直线延伸。该多条布线M6a从沿着芯片边CH排列的多个焊盘PD之下通过(延伸)，但不在各焊盘PD的导线接合区域WA的正下方延伸。
在图26及图27的情况下也是，在平面观察时，多条布线M6a从各焊盘PD中的不包含导线接合区域WA且包含探针接触区域PA的区域通过。换个观点来说，在图26及图27的情况下也是，多个焊盘PD的导线接合区域WA彼此沿着芯片边CH排列成一列，但在比该排列成一列的导线接合区域WA靠探针接触区域PA侧的位置，多条布线M6a沿着芯片边CH呈直线延伸(并行)。因此，在各焊盘PD的探针接触区域PA的正下方也配置有布线M6a。
在图24及图25的第1布局例和图26及图27的第2布局例中，从焊盘PD之下通过的多条布线M6a沿着芯片边CH呈直线延伸，因此能够降低布线M6a的电阻。例如，与从焊盘PD之下通过的布线M6a蜿蜒的情况相比，从焊盘PD之下通过的布线M6a呈直线延伸的第1布局例(图24及图25)和第2布局例(图26及图27)更能够降低布线M6a的电阻。由此，能够谋求半导体器件的性能提高。
接下来，参照图28及图29对第3布局例进行说明。
图28及图29是本实施方式的半导体器件CP的主要部分平面图，示出了焊盘PD和布线M6的第3布局例。图28及图29与上述图24及图25分别相当。
图28及图29的第3布局例与上述图24及图25的第1布局例和上述图26及图27的第2布局例的主要不同之处在于焊盘PD的朝向。即，在图28及图29的情况下，在半导体器件CP的上表面侧，沿着芯片边CH配置(排列)有多个焊盘PD，但各焊盘PD的朝向不是彼此相同，而是混合有朝向彼此相反的两种焊盘PD1、PD2。即，在沿着芯片边CH排列的多个焊盘PD中，混合有导线接合区域WA位于芯片边CH侧而探针接触区域PA位于其相反侧的焊盘PD1、和探针接触区域PA位于芯片边CH侧而导线接合区域WA位于其相反侧的焊盘PD2。例如，焊盘PD1和焊盘PD2沿着芯片边CH交替排列。
在此，对导线接合区域WA位于接近芯片边CH的一侧而探针接触区域PA位于远离芯片边CH的一侧的焊盘PD标注附图标记PD1并称为焊盘PD1。另外，对探针接触区域PA位于接近芯片边CH的一侧而导线接合区域WA位于远离芯片边CH的一侧的焊盘PD标注附图标记PD2并称为焊盘PD2。
在图28及图29的情况下，在沿着芯片边CH排列的多个焊盘PD中，混合有导线接合区域WA比探针接触区域PA接近芯片边CH的焊盘PD1、和探针接触区域PA比导线接合区域WA接近芯片边CH的焊盘PD2。另一方面，在上述图24及图25的情况下，沿着芯片边CH排列的多个焊盘PD全部是焊盘PD1，另外，在上述图26及图27的情况下，沿着芯片边CH排列的多个焊盘PD全部是焊盘PD2。
在图28及图29的情况下，沿着芯片边CH排列的多个焊盘PD中的焊盘PD1的导线接合区域WA和焊盘PD2的探针接触区域PA在Y方向上排列成一列(呈直线排列)。另外，沿着芯片边CH排列的多个焊盘PD中的焊盘PD1的探针接触区域PA和焊盘PD2的导线接合区域WA在Y方向上排列成一列(呈直线排列)。但是，焊盘PD1的导线接合区域WA和焊盘PD2的探针接触区域PA所排成的列位于接近芯片边CH的一侧，焊盘PD1的探针接触区域PA和焊盘PD2的导线接合区域WA所排成的列位于远离芯片边CH的一侧。因此，在图28及图29的情况下，成为多个焊盘PD的导线接合区域WA沿着芯片边CH排列成两列、另外多个焊盘PD的探针接触区域PA也在这两列上排列的状态。
另外，在图28及图29的情况下，多条布线M6a沿着芯片边CH延伸(并行)，但该多条布线M6a不是沿着芯片边CH呈直线延伸，而是以蜿蜒的方式延伸。这是因为，由于多个焊盘PD的导线接合区域WA沿着芯片边CH排列成两列，所以为了使布线M6a避开导线接合区域WA且在焊盘PD之下延伸，而需要使布线M6如图29那样蜿蜒。具体地说，多条布线M6a从沿着芯片边CH排列的多个焊盘PD之下延伸(通过)，但不是在各焊盘PD的导线接合区域WA的正下方延伸，而是在平面观察时，以避开各焊盘PD的导线接合区域WA的方式蜿蜒。此外，在各焊盘PD的探针接触区域PA的正下方也配置有布线M6a。
在图28及图29的情况下，从焊盘PD之下通过的多条布线M6a不是呈直线延伸，因此在降低布线M6a的电阻的观点来看，与图28及图29的情况相比，上述图24及图25的情况和上述图26及图27的情况更为有利。另一方面，在上述图24及图25的情况和上述图26及图27的情况下，多个焊盘PD的导线接合区域WA排列成一列，与之相对，在图28及图29的情况下，多个焊盘PD的导线接合区域WA排列成两列。因此，与上述图24及图25的情况和上述图26及图27的情况相比，在图28及图29的情况下，在将导线(BW)分别连接于多个焊盘PD时，能够增大各导线(BW)的间隔，因此容易进行导线接合工序，另外，容易防止相邻的导线(BW)彼此的短路。
接下来，参照图30及图31，对第4布局例进行说明。
图30及图31是本实施方式的半导体器件CP的主要部分平面图，示出了焊盘PD和布线M6的第4布局例。图30及图31分别与上述图24及图25相当。
与上述图28及图29的情况同样地，在图30及图31的情况下也是，在半导体器件CP的上表面侧，沿着芯片边CH配置(排列)有多个焊盘PD，各焊盘PD的朝向彼此并不相同，且混合有朝向彼此相反的两种焊盘PD1、PD2。即，在图30及图31的情况下也是，在沿着芯片边CH排列的多个焊盘PD中，混合有导线接合区域WA比探针接触区域PA靠近芯片边CH的焊盘PD1、和探针接触区域PA比导线接合区域WA靠近芯片边CH的焊盘PD2。
但是，在图30及图31的情况下，沿着芯片边CH排列的多个焊盘PD中的焊盘PD1的探针接触区域PA和焊盘PD2的探针接触区域PA在Y方向上排列成一列(呈直线排列)。因此，在图30及图31的情况下，沿着芯片边CH排列的多个焊盘PD的探针接触区域PA在Y方向上排列成一列(呈直线排列)。另外，沿着芯片边CH排列的多个焊盘PD中的焊盘PD1的导线接合区域WA在Y方向上排列成一列(呈直线排列)。另外，沿着芯片边CH排列的多个焊盘PD中的焊盘PD2的导线接合区域WA在Y方向上排列成一列(呈直线排列)。因此，在图30及图31的情况下，沿着芯片边CH排列的多个焊盘PD的导线接合区域WA排列成两列。此外，在图30及图31的情况下，焊盘PD1的导线接合区域WA所排成的列与焊盘PD1的探针接触区域PA和焊盘PD2的探针接触区域PA所排成的列相比位于接近芯片边CH的一侧，焊盘PD2的导线接合区域WA所排成的列与焊盘PD1的探针接触区域PA和焊盘PD2的探针接触区域PA所排成的列相比位于远离芯片边CH的一侧。
因此，在图30及图31的情况下，焊盘PD1和焊盘PD2的距芯片边CH的距离不同，与从芯片边CH到焊盘PD1的距离(间隔)相比，从芯片边CH到焊盘PD2的距离(间隔)更大。也就是说，在图30及图31的情况下，在平面观察时，焊盘PD1和焊盘PD2在X方向上错开。
像这样，在上述图28及图29的情况下，焊盘PD1与芯片边CH之间的距离和焊盘PD2与芯片边之间的距离彼此大致相同，但在图30及图31的情况下，焊盘PD2与芯片边CH之间的距离大于焊盘PD1与芯片边CH之间的距离。
另外，在图30及图31的情况下也是，多条布线M6a沿着芯片边CH在Y方向上延伸，这些多条布线M6a沿X方向排列。即，多条布线M6a沿着芯片边CH并行，该多条布线M6a各自沿着芯片边CH呈直线延伸。该多条布线M6a从沿着芯片边CH排列的多个焊盘PD之下通过(延伸)，但不在各焊盘PD的导线接合区域WA的正下方延伸。
在图30及图31的情况下也是，在平面观察时，多条布线M6a从各焊盘PD中的不包含导线接合区域WA且包含探针接触区域PA的区域通过。换个观点来说，在图30及图31的情况下，多个焊盘PD的探针接触区域PA彼此沿着芯片边CH排列成一列，多条布线M6a以从该排列成一列的探针接触区域PA之下通过的方式，沿着芯片边CH呈直线延伸。因此，在各焊盘PD的探针接触区域PA的正下方也配置有布线M6a。
与上述图24及图25的情况(第1布局例)和上述图26及图27的情况(第2布局例)同样地，在图30及图31的情况(第4布局例)下也是，由于从焊盘PD之下通过的多条布线M6a各自沿着芯片边CH呈直线延伸，所以能够降低布线M6a的电阻。由此，能够谋求提高半导体器件的性能。
即，在第1、第2及第4布局例的情况下，沿着芯片边CH排列的多个焊盘PD的探针接触区域PA彼此在沿着芯片边CH的方向(即Y方向)上排列成一列，因此能够使布线M6a从这些多个焊盘的探针接触区域PA之下呈直线延伸，由此，能够降低布线M6a的电阻。
另外，在图30及图31的情况下，沿着芯片边CH排列的多个焊盘PD的导线接合区域WA排列成两列。因此，与上述图24及图25的情况和上述图26及图27的情况相比，在图30及图31的情况下，在将导线(BW)分别连接于多个焊盘PD时，能够增大各导线(BW)的间隔，因此容易进行导线接合工序，另外，容易防止相邻的导线(BW)彼此的短路。
像这样，图30及图31的第4布局例能够得到上述第1～第3布局例的优点。
但是，图30及图31的第4布局例与上述第1～第3布局例相比，沿着芯片边CH配置多个焊盘PD所需的面积变大。因此，从尽可能缩小半导体器件的平面尺寸(面积)的观点来看，与图30及图31的第4布局例相比，上述第1～第3布局例更为有利。
另外，如上述第1布局例、上述第2布局例及上述第3布局例那样，在从焊盘PD之下通过的多条布线M6a各自沿着芯片边CH呈直线延伸的情况下，能够降低布线M6a的电阻，关于伴随于此得到的随附效果，参照图32及图33进行说明。
图32及图33是表示焊盘区域的排列的例子的平面图。图32及图33中示出了信号用焊盘区域PDS和电源用焊盘区域PDD的排列例。此外，图32是平面图，但为了容易理解，而对电源用焊盘区域PDD标注了剖面线，且不对信号用焊盘区域PDS标注剖面线。
在此，信号用焊盘区域PDS与形成有信号用焊盘(PD)和与该信号用焊盘电连接的输入输出电路(IO电路)的区域对应。另外，电源用焊盘区域PDD与形成有电源用焊盘(PD)和与该电源用焊盘电连接的输入输出电路(IO电路)的区域对应。从信号用焊盘区域PDS的焊盘(信号用焊盘)向半导体芯片内输入信号，或者，从信号用焊盘区域PDS的焊盘(信号用焊盘)向半导体芯片外输出信号。另外，从电源用焊盘区域PDD的焊盘(电源用焊盘)向半导体芯片内供给电源电位。
在图32的情况和图33的情况这两个情况下，信号用焊盘区域PDS及电源用焊盘区域PDD沿着半导体芯片的芯片边CH排列多个，按每排列规定数量的信号用焊盘区域PDS而配置电源用焊盘区域PDD。例如，在图32的情况下，按每排列三个信号用焊盘区域PDS而配置电源用焊盘区域PDD，在图33的情况下，按每排列六个信号用焊盘区域PDS而配置电源用焊盘区域PDD。此外，图32的排列和图33的排列为一例，不限定于此，重要的是，与在图32中配置在电源用焊盘区域PDD间的信号用焊盘区域PDS的数量(在图32中为三个)相比，在图33中配置在电源用焊盘区域PDD间的信号用焊盘区域PDS的数量(在图33中为六个)更多。
电源用焊盘区域PDD的焊盘(电源用焊盘)彼此经由沿着半导体芯片的芯片边CH延伸的电源用布线而相互电连接。符合ESD(electro-static discharge：静电放电)基准地，需要将相邻的电源用焊盘之间的电阻(电气电阻)设计成规定电阻值(例如2Ω)以下。因此，在电源布线的电阻(布线电阻)大的情况下，需要减小相邻的电源用焊盘的间隔，缩短将相邻的电源用焊盘彼此电连接的电源布线的距离。
另一方面，在电源布线的电阻(布线)小的情况下，可以增长将相邻的电源用焊盘彼此电连接的电源布线的距离，因此能够增大相邻的电源用焊盘的间隔。因此，电源布线的电阻的减小关系着能够增大相邻的电源用焊盘的间隔。
在本实施方式中，如上所述，由于能够使布线M6在焊盘PD之下延伸，所以能够作为电源布线而使用布线M6。由于布线M6的厚度比布线M1、M2、M3、M4、M5各自的厚度厚，所以若作为电源布线而使用布线M6，则能够降低电源布线的电阻(布线电阻)。因此，通过适用本实施方式而使布线M6(M6a)在焊盘PD之下延伸、并且将该在焊盘PD之下延伸的布线M6(M6a)用作电源布线，而能够降低电源布线的电阻，并能够增大相邻的电源用焊盘的间隔。例如，在作为电源布线不使用布线M6而使用布线M5的情况下，需要如图32那样，减小相邻的电源用焊盘的间隔，并按每排列三个信号用焊盘区域PDS而配置电源用焊盘区域PDD。与之相对，在作为电源布线而使用布线M6的情况下，可以如图33那样增大相邻的电源用焊盘的间隔并按每排列六个信号用焊盘区域PDS而配置电源用焊盘区域PDD。因此，通过适用本实施方式而使布线M6(M6a)在焊盘PD之下延伸、并且将该在焊盘PD之下延伸的布线M6(M6a)用作电源布线，而能够减少电源用焊盘的数量，与之相伴，能够增加信号用焊盘的数量。由此，能够增加半导体芯片中的信号用焊盘的数量，能够应对多端子化。另外，通过能够减少所需的电源用焊盘的数量，也能够缩小半导体芯片的平面尺寸(平面面积)。
以上，对于由本发明人完成的发明基于其实施方式具体进行了说明，但本发明不限定于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
附图标记说明
1 MISFET
AM1 含Al导电膜
BD1、BD2 接合材料
BL 焊锡球
BLD 连接端子
BR1、BR2 阻挡导体膜
BW 导线
BW101、BW201 铜导线
CH 芯片边
CR 裂纹
CP、CP101、CP201 半导体器件
DL 导电性接合区
DP 裸片焊盘
GE 栅极电极
IL1、IL2、IL3、IL4、IL5、IL6、IL7、IL8 层间绝缘膜
LD 引线
M1、M2、M3、M4、M4、M5、M6、M6a、M6b 布线
MR1、MR2 封固部
OP 开口部
PA、PA101、PA201 探针接触区域
PV 绝缘膜
PC 布线基板
PD、PD1、PD2、PD101、PD201 焊盘
PKG、PKG1、PKG2 半导体器件
SB 半导体衬底
SD 源极/漏极区域
SH 开口部
ST 元件分离区域
V1 插塞
V2、V3、V4、V5、V6、V7 过孔部
WA、WA101、WA201 导线接合区域。

Claims (20)

1.一种半导体器件，具有：
具有焊盘的半导体芯片；
与所述半导体芯片的所述焊盘电连接的铜导线；和
将所述半导体芯片及所述铜导线封固的封固树脂部，
所述半导体器件的特征在于，
所述半导体芯片具有：
半导体衬底；和
形成在所述半导体衬底的主面上的、包含多个绝缘膜和多个布线层的布线构造，
所述多个布线层中的最上方的第1布线层包含所述焊盘，
所述焊盘具有用于接合所述铜导线的第1区域、和用于使探针接触的第2区域，
所述多个布线层中的比所述第1布线层低一层的第2布线层包含配置在所述焊盘的正下方的第1布线，
所述第1布线配置在所述焊盘的除所述第1区域以外的区域的正下方，
在所述焊盘的所述第1区域的正下方，没有形成与所述第1布线同层的导体图案。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第1布线配置在所述焊盘的所述第2区域的正下方。
3.根据权利要求2所述的半导体器件，其特征在于，
所述多个布线层中的比所述第2布线层低一层的第3布线层包含配置在所述焊盘的正下方的第2布线及第3布线，
所述第2布线配置在所述焊盘的所述第1区域的正下方，
所述第3布线配置在所述焊盘的除所述第1区域以外的区域的正下方。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第3布线配置在所述焊盘的所述第2区域的正下方。
5.根据权利要求1所述的半导体器件，其特征在于，
所述第1布线是电源布线或接地布线。
6.根据权利要求1所述的半导体器件，其特征在于，
所述半导体芯片中，所述焊盘沿着所述半导体芯片的上表面的第1边排列有多个，
所述第1布线在多个所述焊盘之下延伸。
7.根据权利要求6所述的半导体器件，其特征在于，
多个所述焊盘的所述第2区域彼此在沿着所述第1边的方向上排列成一列，
所述第1布线在多个所述焊盘的所述第2区域之下呈直线延伸。
8.根据权利要求7所述的半导体器件，其特征在于，
多个所述焊盘的所述第1区域彼此在沿着所述第1边的方向上排列成一列。
9.根据权利要求7所述的半导体器件，其特征在于，
在多个所述焊盘中混合存在有第1焊盘和第2焊盘，其中所述第1焊盘的所述第1区域比所述第1焊盘的所述第2区域接近所述第1边，所述第2焊盘的所述第2区域比所述第2焊盘的所述第1区域接近所述第1边，
所述第2焊盘与所述第1边之间的距离大于所述第1焊盘与所述第1边之间的距离。
10.根据权利要求6所述的半导体器件，其特征在于，
在多个所述焊盘中混合存在有第1焊盘和第2焊盘，其中所述第1焊盘的所述第1区域比所述第1焊盘的所述第2区域接近所述第1边，所述第2焊盘的所述第2区域比所述第2焊盘的所述第1区域接近所述第1边。
11.一种半导体器件，具有：
半导体衬底；和
形成在所述半导体衬底的主面上的、包含多个绝缘膜和多个布线层的布线构造，
所述半导体器件的特征在于，
所述多个布线层中的最上方的第1布线层包含焊盘，
所述焊盘具有用于接合铜导线的第1区域、和用于使探针接触的第2区域，
所述多个布线层中的比所述第1布线层低一层的第2布线层包含配置在所述焊盘的正下方的第1布线，
所述第1布线配置在所述焊盘的除所述第1区域以外的区域的正下方，
在所述焊盘的所述第1区域的正下方没有形成与所述第1布线同层的导体图案。
12.根据权利要求11所述的半导体器件，其特征在于，
所述第1布线配置在所述焊盘的所述第2区域的正下方。
13.根据权利要求12所述的半导体器件，其特征在于，
所述多个布线层中的比所述第2布线层低一层的第3布线层包含配置在所述焊盘的正下方的第2布线及第3布线，
所述第2布线配置在所述焊盘的所述第1区域的正下方，
所述第3布线配置在所述焊盘的除所述第1区域以外的区域的正下方。
14.根据权利要求13所述的半导体器件，其特征在于，
所述第3布线配置在所述焊盘的所述第2区域的正下方。
15.根据权利要求11所述的半导体器件，其特征在于，
所述布线构造具有第1绝缘膜，该第1绝缘膜具有使所述焊盘的所述第1区域及所述第2区域露出的开口部。
16.一种半导体器件的制造方法，具有：
(a)工序，准备半导体衬底；
(b)工序，在所述半导体衬底的主面上形成包含多个绝缘膜和多个布线层的布线构造；
(c)工序，使探针与所述多个布线层中的最上方的第1布线层中包含的焊盘接触来进行探针检查；以及
(d)工序，将铜导线电连接于所述焊盘，
所述半导体器件的制造方法的特征在于，
所述焊盘具有用于接合所述铜导线的第1区域、和用于使所述探针接触的第2区域，
所述多个布线层中的比所述第1布线层低一层的第2布线层包含配置在所述焊盘的正下方的第1布线，
所述第1布线配置在所述焊盘的除所述第1区域以外的区域的正下方，
在所述焊盘的所述第1区域的正下方没有形成与所述第1布线同层的导体图案。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，
所述第1布线配置在所述焊盘的所述第2区域的正下方。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，
所述多个布线层中的比所述第2布线层低一层的第3布线层包含配置在所述焊盘的正下方的第2布线及第3布线，
所述第2布线配置在所述焊盘的所述第1区域的正下方，
所述第3布线配置在所述焊盘的除所述第1区域以外的区域的正下方。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，
所述第3布线配置在所述焊盘的所述第2区域的正下方。
20.根据权利要求16所述的半导体器件的制造方法，其特征在于，
在所述(c)工序中，使用垂直型探针引导件。
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