KR101888176B1 - 파워/접지 레이아웃을 구비한 칩 - Google Patents

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충 청 한
웨이단 리
슈화 유
추앙-쳉 쳉
알버트 우
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
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Abstract

본 발명의 실시예는 제 1 반도체 다이 위에 형성되는 베이스 금속층과, 상기 베이스 금속층 위에 형성되는 제 1 금속층을 포함하는 칩을 제공한다. 상기 제 1 금속층은 (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 칩 내에서 라우팅시키도록 구성되는 복수의 아일랜드를 포함한다. 상기 칩은 상기 제 1 금속층 위에 형성되는 제 2 금속층을 더 포함한다. 상기 제 2 금속층은 (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 상기 칩 내에서 라우팅시키도록 구성되는 복수의 아일랜드를 포함한다.

Description

파워/접지 레이아웃을 구비한 칩{CHIPS HAVING POWER/GROUND LAYOUT}
관련 출원의 상호 참조
본 공개문은 2010년 10월 20일자 미국특허가출원 제61/405,099호의 우선권을 주장하는 2011년 10월 19일자 미국특허출원 제13/277,140호의 우선권을 주장하며, 그 명세서 전체는, 본 명세서와 상충되는 부분들을 제외하곤 모든 용도로 본 명세서에 참고자료로 포함된다.
기술 분야
본 발명의 실시예는 칩 패키징 분야에 관한 것으로서, 특히, 와이어 본딩 패키지를 이용한 파워/접지 레이아웃에 관한 것이다.
사회가 점차 모바일화됨에 따라 소형의 전자 장치의 인기가 증가하고 있다. 소형 전자 장치의 인기는 고성능 및 우수한 신뢰도를 제공하는 소형의 광 장치에 대한 수요를 생성한다. 이러한 수요에 부합하기 위해, 이러한 소형의 전자 장치에 사용되는 전자 패키지 조립체 내 반도체 다이 또는 칩의 크기 치수가 감소되어야 한다. 그러나, 감소된 크기 치수는 이러한 전자 패키지 조립체 내 반도체 다이 또는 칩에 대한 파워 및/또는 접지 신호의 종래의 라우팅 구성에 관건을 야기한다.
추가적으로, 또다른 문제점은, 이러한 소형 전자 장치에 사용되는 고급 기술을 수용하기 위해 입/출력(I/O) 기능을 증가시키는 것이다. 이러한 고급 기술은 반도체 다이 또는 칩 내 접촉부 또는 커넥터 간의 전압 강하를 피하기 위한 I/O 기능의 증가에 의존한다. 또한, 이러한 관건들에 대한 해법을 제공하면서, 반도체 다이 또는 칩의 제작 단가를 비교적 낮게 유지하는 것이 다른 관건이다. 추가적으로, 플립 칩 패키징 배열은 고가일 수 있다. 와이어-본딩 기술 이용은 다양한 패키징 배열의 비용을 낮출 수 있다.
본 발명은 칩 제조 방법을 제공한다. 상기 방법은, 제 1 반도체 다이 위에 베이스 금속층을 형성하는 단계와, 상기 베이스 금속층 위에 제 1 금속층을 형성하는 단계와, (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 상기 칩 내에서 라우팅하도록, 상기 제 1 금속층 내에 복수의 아일랜드를 생성하는 단계를 포함한다. 상기 방법은 상기 제 1 금속층 위에 제 2 금속층을 형성하여, (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 상기 칩 내에서 라우팅하도록, 상기 제 2 금속층 내에 복수의 아일랜드를 생성하는 단계를 더 포함한다.
본 발명은 제 1 반도체 다이 위에 형성되는 베이스 금속층과, 상기 베이스 금속층 위에 형성되는 제 1 금속층을 포함하는 칩을 또한 제공한다. 상기 제 1 금속층은 (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 칩 내에서 라우팅시키도록 구성되는 복수의 아일랜드를 포함한다. 상기 칩은 상기 제 1 금속층 위에 형성되는 제 2 금속층을 더 포함한다. 상기 제 2 금속층은 (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 상기 칩 내에서 라우팅시키도록 구성되는 복수의 아일랜드를 포함한다.
본 발명의 실시예는 첨부 도면과 연계하여 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 본 설명을 돕기 위해, 유사한 도면 부호들은 유사한 구조적 요소들을 표시한다. 여기서의 실시예는 예로서 제시될 뿐이고, 첨부 도면의 도해에서 제한사항이고자 함이 아니다.
도 1a-1g는 칩의 파워/접지 레이아웃을 촉진시키기 위한 측부 단면도다.
도 2는 도 1a-1g의 칩의 평면도를 도시한다.
도 3은 도 1a-1g의 칩을 포함하는 전자 패키지 조립체의 단면도를 도시한다.
도 4는 상부에 적층되는 다른 칩을 갖는, 도 1a-1g의 칩의 측부 단면도를 도시한다.
도 5는 상부에 적층되는 다른 칩을 갖는, 도 1a-1g의 칩의 다른 배열의 측부 단면도를 도시한다.
도 6은 도 1a-1g의 칩의 파워/접지 레이아웃을 제조하기 위한 방법의 프로세스 순서도를 도시한다.
집적 회로 또는 칩은 예를 들어, 셀룰러 폰, 컴퓨터, 라디오, 공통 가전 기기, 등과 같은, 많은 전자 장치 내에 수용된다. 칩은 전자 회로를 구현하는 반도체 물질로 제조된 반도체 다이를 포함한다. 칩은 반도체 다이를 하우징하는 패키지를 또한 포함하고, 외부 전자 구성요소에 칩의 전기적 상호연결을 제공하기 위해 다양한 물질을 포함한다. 예를 들어, 와이어본딩은 칩에 대한 전기적 연결을 제공하는 본 발명의 프로세스다.
도 1a-1g는 칩(100)의 파워/접지 레이아웃을 촉진시키기 위한 다양한 스테이지의 측부 단면도를 도시한다. 도 1a는 반도체 다이(104) 위에 형성되는 베이스 금속층(102)을 도시한다. 베이스 금속층(102)은 예를 들어, 알루미늄(Al), 알루미늄-구리 합금, 구리(Cu), 또는 니켈(Ni)을 포함할 수 있다. 반도체 다이(104)는 예를 들어, 실리콘(Si), 실리콘-게르마늄(SiGe), 게르마늄(Ge), 갈륨 아시나이드(GaAs), 등을 포함한다. 실시예에서, 베이스 금속층(102)은 예를 들어, 전계증착, 이배포레이션(evaporation), 또는 스퍼터링 프로세스와 같은 프로세스에 의해 증착될 수 있다. 다른 실시예에서, 베이스 금속층(102)은 화학적으로 그리고 기계적으로 평탄화될 수 있다. 당 업자는 이러한 프로세스와 친숙하고, 따라서, 이러한 프로세스들은 여기서 설명되지 않을 것이다.
일 실시예에서, 베이스 금속층(102)은 칩(100)과, 특히, 반도체 다이(104)에 대한, 입/출력(I/O) 기능을 제공한다. 베이스 금속층(102)은 칩(100)에 대한 재분배층(RDL)으로 또한 작용한다. 따라서, 베이스 금속층(102)은 전기 신호를 전도시키기 위해 다양한 트레이스 및 라인을 갖도록 구성된다. 베이스 금속층(102) 및 반도체 다이(104)는 전기 신호가 그 사이를 지날 수 있도록 서로 전기적으로 연결된다.
도 1b는 베이스 금속층(102) 위에 형성되는 절연층(106)을 도시한다. 절연층(106)은, 에폭시, 폴리이미드, 저-k 유전체, 실리콘 다이옥사이드(SiO2), 등을 포함한, 임의의 유전 물질로 형성될 수 있다. 절연층(106)은 칩(100)의 층 또는 전도부를 서로로부터 분리시키고, 베이스 금속층(102)을 칩(100)의 다른 전도 금속층으로부터 보호한다.
절연층(106)에 다수의 장치 특징부가 형성될 수 있다. 장치 특징부는 예를 들어, 본딩가능한 트레이스, 복수의 라인, 및 복수의 비아(108)를 포함할 수 있다. 도시되는 바와 같이, 비아(108)는 절연층(106) 내 커넥터로 기능하여, 칩(100)의 서로 다른 층 사이에 전도 연결을 가능하게 한다. 예를 들어, 비아(108)는 칩(100)의 추가적인 금속층과 같이, 서로 다른 전도체에 베이스 금속층(102)을 연결함으로써 접촉부로 기능한다. 일 실시예에서, 비아(108)는 당 분야에 알려진 바와 같이, 금속으로 형성된다.
도 1c는 절연층(106) 위에 형성되는 제 1 금속층(110)을 도시한다. 제 1 금속층(110)은 예를 들어, 구리(Cu), 알루미늄(Al), 알루미늄-구리 합금, 알루미늄-실리콘 합금, 또는 니켈(Ni)을 포함할 수 있다.
실시예에서, 전기도금 프로세스, 전기화학 증착 프로세스, 또는 스퍼터링 프로세스는 절연층(106) 위에 제 1 금속층(110)을 증착한다. 또 다른 실시예에서, 다마신 프로세스(damascene process)는 절연층(106) 위에 제 1 금속층(110)으로 기능하는 얇은 구리층을 증착한다. 제 1 금속층(110)은 일부 실시예에서, 화학적으로 그리고 기계적으로 평탄화될 수 있다. 당 업자는 이러한 프로세스와 친숙하고, 따라서, 이러한 프로세스가 여기서 설명되지 않을 것이다.
하나 이상의 개구부(113)에 의해 형성되는 복수의 아일랜드(islands)(112)가 제 1 금속층(110) 내에 형성된다. 아일랜드(112)는 요망될 경우 서로 다른 치수 및/또는 형상을 가질 수 있다. 예를 들어, 일반적으로 복수의 아일랜드(112)는 실질적으로 장방형-형상을 갖는다. 실시예에서, 복수의 아일랜드(112)의 형상은 실질적으로 장방형-형상, 실질적으로 타원-형상, 및 실질적으로 둥근 형상을 포함할 수 있지만, 이에 제한되지 않는다.
일 실시예에서, 복수의 아일랜드(112)가 제 1 금속층(110)의 중심에 위치한다. 복수의 아일랜드(112)는 칩(100)의 층들 사이에 전기적 통로를 제공한다. 복수의 아일랜드(112) 및 개구부(113)는 제 1 금속층(110)에 대해 응력 완화(제거)를 또한 제공한다. 복수의 아일랜드(112)의 중심 위치는 여기서 더 상세히 설명되는 바와 같이, 층들 사이의 전기적 경로를 짧게 한다. 짧은 전기적 경로는 낮은 인덕턴스 및 저항의 발생에 기초하여, 우수한 전기적 성능을 도출한다.
일 실시예에서, 제 1 금속층(110)은 고형 접지(GND) 평면이다. 제 1 금속층(110)은 GND 평면 아래의 신호로부터 GND 평면 위의 신호를 분리시킨다. 특히, 제 1 금속층(110)은, 특히, 고-전류 스위칭 중, 반도체 다이(104) 내에서 아래의 신호에 대한 노이즈를 분리시킨다. 제 1 금속층(110) 내 복수의 아일랜드(112)들은 다른 층으로부터 제 1 금속층(110)을 통해 반도체 다이(104)까지, 예를 들어, VDD와 같은 신호를, 또는, 베이스 금속층(102)으로부터 I/O 신호를 연결하도록 구성되며, 이는 여기서 더 상세하게 설명될 것이다. 고형 GND 평면으로 작용하는 제 1 금속층(110)은 칩(100) 내의 전압 강하의 감소를 돕는다.
도 1d는 제 1 금속층(110) 위에 형성되는 유전층(114)을 도시한다. 유전층(114)은 예를 들어, 옥사이드, 폴리이미드, 저-k 유전체, 실리콘 다이옥사이드(SiO2), 등을 포함한, 임의의 유전 물질로 형성될 수 있다. 유전층(114)은 칩(100) 내의 전도부 또는 층들을 서로로부터 분리시키고, 제 1 금속층(110)을 다른 전도 금속층으로부터 보호한다. 일 실시예에서, 유전층(114)은 층간 유전층이다.
다수의 장치 특징부들이 유전층(114) 내에 형성될 수 있다. 장치 특징부는 예를 들어, 본딩가능한 트레이스, 복수의 라인, 및 복수의 비아를 포함할 수 있다. 비아(116)는 칩(100) 내의 추가적인 금속층과 같은, 서로 다른 전도체에, 제 1 금속층(110) 및 베이스 금속층(102)을 연결하기 위한, 유전층(114) 내의 커넥터다. 일 실시예에서, 비아(116)는 당 분야에 알려진 바와 같이, 금속으로 형성된다.
일 실시예에서, 유전층(114) 내 비아(116)는 아일랜드(112) 및 절연층(106)의 비아(108)의 위치에 대응하는 위치에 배치될 수 있다. 다시 말해서, 비아(108, 116) 및 아일랜드(112)는 이들이 실질적으로 정렬되도록 각자의 층에서 유사한 위치에 놓일 수 있다.
도 1e는 유전층(114) 위에 형성되는 제 2 금속층(118)을 도시한다. 제 2 금속층(118)은 예를 들어, 알루미늄(Al), 알루미늄-구리 합금, 알루미늄-실리콘 합금, 니켈, 또는 구리(Cu)를 포함할 수 있다. 실시예에서, 제 2 금속층(118)은 잘 알려진 적절한 프로세스, 예를 들어, 물리적 기상 증착(PVD) 프로세스, 스퍼터링 프로세스, 전계증착, 또는 이배포레이션 증착을 이용하여 유전층(114) 위에 형성될 수 있다. 당 업자는 이러한 프로세스에 친숙하며, 따라서, 여기서 더 설명되지 않을 것이다.
복수의 아일랜드가 제 2 금속층(118) 상에 형성되어, 응력 완화(제거)를 제공하고 전기적 통로를 제공한다. 아일랜드(120)는 요망될 경우 서로 다른 치수 및/또는 형상을 가질 수 있다. 예를 들어, 복수의 아일랜드(120)는 실질적으로 장방형의 형상을 갖는다. 실시예에서, 복수의 아일랜드(120)의 형상은 실질적으로 정사각형의 형상, 실질적으로 타원형의 형상, 및 실질적으로 둥근 형상을 포함하지만, 이에 제한되지 않는다.
일 실시예에서, 복수의 아일랜드(120)가 제 2 금속층(118)의 중심에 위치한다. 복수의 아일랜드(120)의 중심 위치는 제 2 금속층(118)으로부터 칩(100) 위에 적층되는 다이까지 짧은 전기적 경로를 제공하며, 이는 여기서 더 상세히 설명될 것이다. 짧은 전기적 경로는 낮은 인덕턴스 및 저항의 발생에 기초하여, 우수한 전기적 성능을 도출한다. 일 실시예에서, 제 2 금속층(118) 내 복수의 아일랜드(120) 중 일부는 제 1 금속층(110)의 복수의 아일랜드(112)의 위치에 대응하는 위치에 배치된다. 다시 말해서, 복수의 아일랜드(120, 112) 중 일부는 각자의 금속층(118, 110) 각각 상의 유사 위치에 배치되어, 이들이 실질적으로 정렬되게 된다.
일 실시예에서, 제 2 금속층(118)은 칩(100)의 상부에 파워를 제공하도록 구성되는 파워 평면으로 기능한다. 제 2 금속층(118)은 외부 장치(도시되지 않음)로부터 와이어본드 연결을 통해 파워를 수신하고, 비아(108, 116) 및 비아(108, 106)와 정렬된 아일랜드(112, 120)를 통해, 그리고, RDL로 작용하는 베이스 금속층(102)을 통해, 반도체 다이(104)에 파워를 제공한다.
도 1f는 제 2 금속층(118) 위에 형성되는 부동태화층(passivation layer: 이하, '부동태화층' 혹은 '페시베이션층' 이라 함)(122)을 도시한다. 부동태화층(112)은 예를 들어, 옥사이드, 나이트라이드, 실리콘-옥사이드, 실리콘-나이트라이드, 등을 포함한 임의의 적절한 물질로 형성될 수 있다. 부동태화층(122)은 대체로 화학적으로 또는 기계적으로 평탄화된다. 부동태화층(122)은 요망될 경우 평탄화 처리가 필요치 않다. 부동태화층(122)은 아래의 금속층들과 정밀-라인 금속 인터커넥션을 보호한다. 부동태화층(122)은 이동성 이온 및 다른 오염물의 통과를 또한 방지한다.
도 1g는 부동태화층(122) 내의 하나 이상의 개구부(124)를 도시한다. 부동태화층(122) 내의 하나 이상의 개구부(124)는 제 2 금속층(118) 내 접촉점들을 노출시켜서, 칩(100)에 대해 더 우수한 히트 싱크(heat sink) 기능을 제공하도록 열량을 감소시킬 수 있다. 하나 이상의 개구부(124)는 아일랜드(120)를 또한 노출시킨다. 추가적으로, 하나 이상의 개구부(124)는 제 2 금속층(118)을 노출시켜서 칩(100) 상에 적층될 수 있는 다른 다이(도시되지 않음)와 전기적으로 연결되게 하며, 이는 여기서 더 상세히 설명될 것이다.
따라서, 확인할 수 있는 바와 같이, 칩(100)은 분리된 접지 및 파워 평면(가령, 각각 제 1 금속층(110) 및 제 2 금속층(118))을 포함하여, 반도체 다이(104)에 접지 및/또는 파워 신호를 제공할 수 있다. 분리된 접지 및 파워 평면은 다른 다이에 접지 및/또는 파워 신호를 또한 제공할 수 있고, 이는 여기서 더 상세히 설명될 것이다.
도 2는 도 1의 칩(100)의 평면도를 도시한다. 부동태화층(122)은 명료한 설명을 위해, 도 2에 묘사되지 않는다. 평면도는 베이스 금속층(102)의 노출부, 제 2 금속층(118), 제 1 금속층(110)의 노출부, 그리고, 제 2 금속층(118) 내 복수의 아일랜드(120), 부동태화층(122) 내 하나 이상의 개구부를 도시한다. 베이스 금속층(102) 및 제 1 금속층(110)의 노출부는 다양한 층에 대한 와이어본드 연결을 위해 칩(100)의 주변부를 따라 위치한다.
복수의 아일랜드(120)는 전기적 통로를 제공하고 응력 완화를 제공한다. 마찬가지로, 하나 이상의 개구부(124)는 응력 완화를 제공한다. 예를 들어, 제 2 금속층(118) 내 응력은 제 2 금속층(118)의 마이크로구조로부터 또는 열팽창 차이로부터 나타난다(고유 응력). 복수의 아일랜드(120)의 위치는 실제 배치되는 위치가 아니라, 예로서 도시된다. 복수의 아일랜드(120)는 크기, 치수, 또는 형상의 제한없이, 제 2 금속층(118)에 형성될 수 있는, 수치 제한없이 예를 또한 나타낸다.
도 2는 복수의 접촉점의 예를 더 보여준다. 예를 들어, 접촉점은 복수의 위치에서 본드와이어(212)에 연결되는 본드 패드(206, 208, 210)와의 전기적 연결을 제공한다. 본드 패드(206, 208, 210)는 다양한 금속층(102, 110, 118)의 노출부 상에 반도체 다이(104)의 주변 에지를 따라 일반적으로 배치된다. 예를 들어, 본드 패드(206)는 제 2 금속층(118) 상에 위치하고, 본드 패드(208)는 제 1 금속층(110)의 노출부 상에 위치하며, 본드 패드(210)는 베이스 금속층(102)의 노출부 상에 우치한다.
일 실시예에서, 외부 장치(도시되지 않음)로부터의 VDD 파워는 본드와이어(212)를 통해 제 2 금속층(118) 상에 위치한 본드 패드(206)에서 수신된다. VDD 파워는 제 2 금속층(118)으로부터, 비아(116), 아일랜드(112), 및 비아(108)(도 1b-1e에 도시됨)에 의해 구획되는 통로를 통해 베이스 금속층(102)에 제공된다. VDD 파워는 그 후 베이스 금속층(102)으로부터 베이스 금속층(102)과 반도체 다이(104) 사이의 전기적 연결(도시되지 않음)을 통해 반도체 다이(104)에 제공된다. 칩(100) 내에서 분리(isolation)가 제공되어 구성요소들 간의 원치않는 상호작용을 방지할 수 있다. 예를 들어, 비아(108, 116)는 제 1 금속층(110)과 접촉하고, 상기 제 1 금속층(110)은 무한 접지 전위로 신호에 나타나는 GND 평면으로 기능한다.
다른 실시예에서, GND 신호는 본드와이어(212)를 통해 제 1 금속층(110)의 본드 패드(208)에서 수신된다. GND 신호는 비아(108)를 통해 베이스 금속층(102)에 제공될 수 있고, 따라서, 반도체 다이(104)에 제공될 수 있다. 추가적으로, 복수의 아일랜드(120)는 제 1 금속층(110)으로부터, 칩(100) 위에 적층될 수 있는 다른 다이까지, GND 신호의 전기적 통로를 제공한다. 예를 들어, GND 신호의 전기적 통로는 제 1 금속층(110)으로부터 비아(116)까지(도 1e-1g에 단면도로 도시됨), 아일랜드(120)까지, 부동태화층(122)의 개구부(124)를 통해, 그리고, 칩(100) 위에 적층되는 다른 다이까지를 포함할 수 있고, 이는 여기서 더 설명될 것이다.
추가적으로, I/O 신호가 외부 장치(도시되지 않음)로부터, 또는, 반도체 다이(104)로부터, 본드와이어(212)를 통해, 베이스 금속층(102)의 본드 패드(210)에서 수신될 수 있다. 또한, I/O 신호는 반도체 다이(104)로부터 베이스 금속층(102)을 통해 제 2 금속층(118)에, 및/또는 칩(100) 위에 적층된 다른 다이에 공급될 수 있다. 예를 들어, I/O 신호의 전기적 통로는 베이스 금속층(102)에서 시작하여, 비아(108)(도 1b-1e의 단면도에 도시됨)를 통과하고, 제 1 금속층(110)(즉, GND 평면)의 아일랜드(112)를 통과한다. 전기적 통로는 또한 비아(116)(도 1e-1g의 단면도에 도시됨)를 통해 제 2 금속층(118)(즉, 파워 평면)으로, 그리고, 칩(100) 위에 적층되는 다른 다이로 이어진다.
도 3은 칩(100)을 포함하는 전자 패키지 조립체(300)의 단면도를 도시한다. 일 실시예에서, 전자 패키지 조립체(300)는 리드 프레임(302) 상에 장착되는 칩(100), 본드와이어(212), 상기 제 2 금속층(118) 상에 위치하는 하나 이상의 본드 패드(206), 하나 이상의 리드 핑거(304), 및 몰딩 화합물(306)을 포함한다.
리드 프레임(302)은 패키징을 위해 반도체 다이(104)를 지지하도록 금속 프레임으로 형성될 수 있다. 리드 프레임(302)은 구리 또는 구리 합금으로 제조될 수 있으나, 이에 제한되지 않는다. 칩(100)이 접지 평면(가령, 제 1 금속층(110)) 및 파워 평면(가령, 제 2 금속층(118))을 포함하기 때문에, 리드 프레임(302)은 접지 평면 또는 파워 평면을 포함할 필요가 없다.
본드와이어(212)는 본드 패드(206)와 리드 핑거(304) 사이에 형성될 수 있다. 본드와이어(212)의 종점(termination points)은 와이어본딩 기계를 이용하여 형성되는, 당 분야에 잘 알려진 바와 같은, 볼(ball), 웨지(wedge), 또는 다른 구조일 수 있다. 본드와이어(212)는 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 주석-납 합금, 또는 알루미늄 합금을 포함하는, 그러나 이에 제한되지 않는, 물질로 형성될 수 있다. 본드 패드(206)는 알루미늄(Al), 구리(Cu), 또는 전도 성질용으로 알려져 있는 다른 적절한 물질로 형성될 수 있다.
몰딩 화합물(306)은 본드와이어(212) 및 반도체 다이(104)를 캡슐화한다. 몰딩 화합물(306)은, 취급과 관련된 수분, 산화, 또는 치핑(chipping)으로부터 반도체 다이(104)를 보호하기 위해 배치되는, 열경화성 수지와 같은 전기 절연 물질을 대체로 포함한다. 다른 실시예에서, 몰딩 화합물(306)은 제 2 금속층(118)과 다른 다이 사이의 영역을 실질적으로 충전하도록 배치된다.
도 3은 집적 회로가 구성되는 표면의 활성 측부(308)(가령, 전방 측부)와, 회로가 구성되지 않는 표면의 비활성 측부(310)(가령, 후방 측부)를 갖는 반도체 다이(104)를 도시한다. 집적 회로는 (도 2에 도시되는 바와 같이) 베이스 금속층(102)의 노출부에 위치하는 본드 패드(206)를 통해 전기적으로 액세스가능하다. 본드와이어(212)는 리드 프레임(302)의 적절한 리드 핑거(304)에 칩(100)의 베이스 금속층(102) 상의 본드 패드(206)를 연결하도록 제공된다. 추가적으로, 반도체 다이(104)의 활성 측부(308)는 제 1 금속층(110) 및 제 2 금속층(118)과 실질적으로 평행하다.
일 실시예에서, 제 1 금속층(110) 내 복수의 아일랜드(112)의 일부는 베이스 금속층(102)으로부터 다른 적층된 다이 응용예까지 통로로서 비아(116, 108), 및 아일랜드(120)를 통해((312)로 도시됨), 다이(104)의 활성 측부(308)에 I/O 신호를 연결하고 및/또는 액세스를 제공하도록 구성된다. 이는 여기서 더 설명될 것이다. 추가적으로, 제 2 금속층(118) 내 복수의 아일랜드(120)의 일부는 제 1 금속층(110)으로부터 다른 적층된 다이 응용예까지 통로로서 비아(116)를 통해((314)로 도시됨) GND 신호를 연결하도록 구성되고, 이는 여기서 더 설명될 것이다. 다른 적층된 다이 응용예는 예를 들어, 동적 임의-접근 메모리(DRAM), 플래시 스택 다이, 또는 플립 칩을 포함할 수 있다. VDD 파워는 제 2 금속층(118)으로부터 베이스 금속층(102)까지, 비아(116), 아일랜드(112), 및 비아(108)에 의해 구획되는 통로(316)를 통해 제공된다.
제 1 금속층(110) 및 제 2 금속층(118)의 역할은, 제 1 금속층(110)이 파워 평면이고 제 2 금속층(118)이 GND 평면이도록 역전될 수 있다. 따라서, 제 1 금속층(110) 내 복수의 아일랜드(112)와 제 2 금속층(118) 내 복수의 아일랜드(120)의 역할은, 제 1 금속층(110) 내 복수의 아일랜드(112)가 다른 층들을 통해 GND 신호를 라우팅하도록 구성되고 제 2 금속층(118) 내 복수의 아일랜드(120)가 금속층을 통해 파워 및 I/O 신호를 라우팅하도록 구성되도록, 역전될 것이다. 명료성을 위해, 상세한 설명은 제 1 금속층(110)이 GND 평면이고 제 2 금속층(118)이 파워 평면인 실시예를 계속 설명할 것이다.
도 4는 칩(100) 위에 제 2 다이(402)가 적층되는 패키징 배열(400)의 측부 단면도다. 주어진 패키지 내에 2개 이상의 다이를 하우징하는 것을, "시스템 인 패키지"(SIP) 또는 3차원 집적 회로라 부른다. 이러한 패키징 배열은 복잡한 전자 소비자 제품을 생산하기 위해 서로 다른 기능을 수행하는 복수의 개별적으로 제조된 다이들을 단일 패키지로 조립함으로써 상당한 공간 절감을 제공한다. 도 4는 수직으로 적층되는 2개의 다이를 도시하지만, 수직 및 수평 집적 배열로 적층되는 복수의 다이의 다이 스택을 포함할 수 있다.
부동태화층(122)은 제 2 금속층(118) 내의 접촉점(404)을 노출시키기 위해 하나 이상의 개구부(124)를 제공한다. 접촉점(404)은 제 2 금속층(118)으로부터 제 2 다이(402)까지 파워를 제공하기 위한 지점에 위치한다. 접촉점(404)은 제 1 금속층(110)으로부터 제 2 다이(402)에 접지 신호를 제공할 수 있도록, 그리고, 제 2 다이(402)와 베이스 금속층(102), 따라서, 반도체 다이(104) 사이에 I/O 신호를 제공할 수 있도록, 대응하는 아일랜드(120)에 또한 위치한다. 칩(100)을 제 2 다이(402)에 전기적으로 연결하는, 예를 들어, 범프(bump), 패드(pad), 포스트(post), 필라(pillar), 볼(ball), 또는 임의의 적절한 구조물과 같은, 인터커넥트 구조물(406)을 이용하여, 접촉점(404)과 제 2 다이(402) 사이에서 전기 신호를 라우팅할 수 있다. 제 2 다이(402)는 본드와이어(212)를 통해 리드 프레임(302)에 연결된다. 제 2 다이(402)는 예를 들어, 플립 칩 프로세스를 통해 칩(100)에 적층될 수 있다. 도 4에서 확인할 수 있는 바와 같이, 제 2 다이(402)는 패드(410)에 연결되는 솔더 범프(solder bump)(408) 형태의 인터커넥트 구조물(406)을 이용하여 칩(100)에 연결된다.
도 5는, 칩(100) 위에 제 2 다이(502)가 적층되는, 칩(100)의 패키징 배열(500)의 다른 측부 단면도다. 도 5는 수직 방향으로 적층되는 2개의 다이를 도시하지만, 수직 및/또는 수평 집적 배열로 복수의 다이의 스택을 포함할 수 있다.
부동태화층(122)은 제 2 금속층(118) 내 접촉점(504)들을 노출시키기 위해 하나 이상의 개구부(124)를 생성한다. 접촉점(504)은 제 2 금속층(118)으로부터 제 2 다이(502)까지 파워를 제공하기 위한 지점에 위치한다. 접촉점(504)은 또한, 제 1 금속층(110)으로부터 제 2 다이(502)에 접지 신호를 제공할 수 있도록, 그리고, 제 2 다이(502)와 베이스 금속층(102), 따라서, 반도체 다이(104) 사이에 I/O 신호를 제공할 수 있도록, 대응하는 아일랜드(120)에 위치한다. 칩(100)을 제 2 다이(502)에 전기적으로 연결하는, 예를 들어, 범프, 포스트, 필라, 볼, 또는 다른 적절한 구조물과 같은 인터커넥트 구조물(506)을 이용하여, 접촉점(504)과 제 2 다이(502) 사이에서 전기 신호를 라우팅할 수 있다. 제 2 다이(502)는 본드와이어(212)를 통해 리드 프레임(302)에 연결된다. 제 2 다이(502)는 예를 들어, 플립 칩 프로세스를 통해, 칩(100)에 적층될 수 있다. 도 5에서 확인할 수 있는 바와 같이, 제 2 다이(502)는 솔더 범프(508) 및 필라(510) 형태의 인터커넥트 구조물(506)을 이용하여 칩(100)에 연결된다.
단 2개의 반도체 다이만이 도 4 및 도 5의 전자 패키지 조립체에 묘사되지만, 다른 실시예에서 적층 배열로 또는 나란한 배열로 전자 패키지 조립체 내에 추가적인 반도체 다이가 배치될 수 있다. 추가적인 다이는 마찬가지로, 여기서 설명되는 바와 같은 기술을 이용하여 파워 및/또는 접지 신호의 라우팅을 위해 베이스 금속층(102) 또는 제 2 금속층(118)에 연결될 수 있다. 예를 들어, 본드 패드(206)는 여기서 설명되는 기술을 이용하여 제 2 금속층(118)에 대한 추가적인 다이의 전기적 연결을 촉진시킬 수 있다.
칩(100)의 파워/접지 레이아웃은 본드와이어(212)를 통해 I/O, GND, 및/또는 파워 신호를 위해 베이스 금속층(102), 제 1 금속층(110), 및 제 2 금속층(118) 상에 위치하는 복수의 본드 패드를 제공함으로써 I/O 기능을 증가시킨다. 추가적으로, GND 평면으로 제 1 금속층(110)은, 서로 다른 층에 대한 전기적 연결 메커니즘을 더욱 효율적인 방식으로 제공함으로써 전압 강하를 감소시킨다. 전체적으로, 이러한 전자 패키지 조립체는 전압 강하를 감소시키고 전자 패키지의 크기를 소형으로 유지시키면서, I/O 기능을 증가시키고 비용을 낮춘다.
도 6은 칩(100)의 파워/접지 레이아웃을 촉진시키기 위한 방법의 프로세스 순서도(600)를 도시한다. 단순화를 위해, 절연층(106), 유전층(114), 부동태화층(122), 및 이러한 층 내의 비아(108, 116)의 형성 방법은 금속층 형성 논의 부분을 참조하여 언급될 것이다.
단계(602)에서, 방법은 반도체 다이(104) 위에 베이스 금속층(102)을 형성하는 단계를 포함한다. 베이스 금속층(102)은 반도체 다이(104)의 제조의 일부분으로, 또는, 알려져 있는 패키징 또는 조립 프로세스에 기초하여, 반도체 다이(104)에 연결된다. 절연층(106)이 베이스 금속층(102) 위에 형성되어 다른 전도층으로부터 베이스 금속층(102)을 보호한다. 그 후, 복수의 비아(108)가 절연층(106) 내에 형성되어, 베이스 금속층(102)을 서로 다른 전도층에 연결하기 위한 메커니즘을 제공한다.
단계(604)에서, 방법은 베이스 금속층(102) 위에 형성되는 절연층(106) 위에 제 1 금속층(110)을 형성하는 단계를 포함한다. 논의한 바와 같이, 제 1 금속층(110)은, 특히, 고-전류 스위칭 중, 아래의 신호 노이즈를 분리시키도록 GND 평면으로 기능한다.
단계(606)에서, 방법은 제 1 금속층(110) 내에 복수의 아일랜드(112)를 형성하는 단계를 포함한다. 복수의 아일랜드(112)는 다양한 층들을 통한 전기적 연결을 촉진시킨다. 제 1 금속층(110) 위에 유전층(114)이 형성되어, 다른 전도층으로부터 제 1 금속층(110)을 보호한다. 그 후, 유전층(114) 내에 복수의 비아가 형성되어, 서로 다른 전도층에 제 1 금속층(110)을 연결하기 위한 메커니즘을 제공한다.
단계(608)에서, 방법은 제 1 금속층(110) 위에 형성되는 유전층(114) 위에 제 2 금속층(118)을 형성하는 단계를 포함한다. 논의한 바와 같이, 제 2 금속층(118)은 파워 평면으로 기능한다.
단계(610)에서, 방법은 제 2 금속층(118) 내에 복수의 아일랜드(120)를 형성하는 단계를 더 포함한다. 복수의 아일랜드(120)는 GND 신호를 제 1 금속층(110)으로부터 적층 다이(402, 502)로 연결하고, I/O 신호를 베이스 금속층(102)으로부터 적층 다이(402, 502)로 연결한다.
단계(612)에서, 제 2 금속층(118) 위에 부동태화층(122)이 형성되어, 다른 전도층으로부터 제 2 금속층(118)을 보호한다. 하나 이상의 개구부(124)가 부동태화층(122) 내에 형성되어 제 2 금속층(118)을 노출시키고, 제 1 금속층(110)을 적층 다이(402, 502)에 연결시키기 위한 메커니즘을 제공한다. 예를 들어, 반도체 제조 프로세스는 65nm 또는 45nm 또는 그보다 작은 칩 크기를 생산하기 위해 65 나노미터(nm) 프로세스 또는 45nm 프로세스다.
본 설명은 위/아래와 같은 시각-기반 설명어를 이용할 수 있다. 이러한 설명은 논의를 돕고자 사용될 뿐, 여기서 설명되는 실시예의 응용예를 어떤 특정한 배향으로 제한하고자 함이 아니다.
칩, 다이, 집적 회로, 모놀리식 소자, 반도체 소자, 칩과 같은 용어는 마이크로일렉트로닉스 분야에서 종종 상호호환가능하게 사용된다. 본 발명은 이들이 대체로 이 분야에서 이해됨에 따라 위 모두에 적용가능하다.
본 발명의 용도를 위해, 어구 "A/B"는 A 또는 B를 의미한다. 본 발명의 용도를 위해, 어구 "A 및/또는 B"는 "(A), (B), 또는 (A 및 B)"를 의미한다. 본 발명의 용도를 위해, 어구 "A, B, C 중 적어도 하나"는 "(A), (B), (C), (A 및 B), (B 및 C), (A 및 C), 또는 (A, B, 및 C)"를 의미한다. 본 발명의 용도를 위해, 어구 "(A)B"는 "(B) 또는 (AB)"를 의미하며, 즉, A는 선택적인 요소다.
청구되는 대상을 이해함에 있어 가장 도움이 되는 방식으로, 다양한 작동들이 복수의 구분된 작동으로 설명된다. 그러나, 이러한 설명 순서가, 이러한 작동들이 반드시 순서 의존적임을 제시하는 것으로 간주되어서는 안된다. 특히, 이러한 작동들이 제시 순서로 수행되지 않을 수 있다. 설명되는 작동들은 설명되는 실시예와는 다른 순서로 수행될 수 있다. 다양한 추가적인 작동들이 수행될 수 있고, 및/또는, 설명되는 작동들이 추가적인 실시예에서 생략될 수 있다.
설명은 "일 실시예에서", "실시예에서", 또는 유사 표현의 어구를 이용하며, 이는 각각 동일한 또는 서로 다른 실시예 중 하나 이상을 언급한다. 더욱이, 본 발명의 실시예와 관련하여 사용되는 "포함하는", "구비한", "갖는"과 같은 표현은 동의어다.
소정의 실시예들이 여기서 도시되고 설명되었으나, 동일 용도를 달성하기 위해 연산된 다양한 대안의 및/또는 등가의 실시예 또는 구현예가, 본 발명의 범위로부터 벗어나지 않으면서, 앞서 도시 및 설명된 실시예를 대체할 수 있다. 본 발명은 여기서 논의되는 실시예의 적응예 또는 변형예를 커버하는 것을 의도한다. 따라서, 여기서 설명되는 실시예는 청구범위 및 그 등가물에 의해서만 제한되어야 한다.

Claims (20)

  1. 칩으로서,
    제 1 반도체 다이 위에 형성된 베이스 금속층;
    상기 베이스 금속층으로부터 분리된 제 1 금속층, 상기 제 1 금속층은 유전 물질에 의해서 각각의 전체 주변부를 따라 개별적으로 둘러싸인 복수의 아일랜드들을 가지며, 상기 복수의 아일랜드들은 (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 상기 칩 내에서 라우팅하며; 그리고
    상기 제 1 금속층으로부터 분리된 제 2 금속층
    을 포함하고,
    상기 제 2 금속층은 페시베이션 물질에 의해서 각각의 전체 주변부를 따라 개별적으로 둘러싸인 복수의 아일랜드들을 가지며, 상기 제 2 금속층의 복수의 아일랜드들은 (i) 접지 신호 또는 (ii) 파워 신호 중 적어도 하나를 상기 칩 내에서 라우팅하며,
    상기 제 1 금속층의 복수의 아일랜드들은 상기 제 2 금속층의 복수의 아일랜드들과 정렬되도록 구성되고,
    상기 제 1 금속층의 복수의 아일랜드들 중 적어도 일부는 상기 제 2 금속층의 복수의 아일랜드들 중 적어도 일부와 비아를 통해 연결되는 것을 특징으로 하는 칩.
  2. 제1항에 있어서,
    (i) 상기 제 1 금속층은 구리(Cu), 알루미늄(Al), 알루미늄-실리콘 합금, 알루미늄-구리 합금, 또는 니켈(Ni) 중 적어도 하나를 포함하고,
    (ii) 상기 제 2 금속층은 구리(Cu), 알루미늄(Al), 알루미늄-실리콘 합금, 알루미늄-구리 합금, 또는 니켈(Ni) 중 적어도 하나를 포함하는 것을 특징으로 하는 칩.
  3. 제1항에 있어서,
    (i) 상기 제 1 금속층과 (ii) 상기 제 2 금속층 중 적어도 하나는 상기 제 1 금속층 또는 상기 제 2 금속층의 열 팽창으로부터의 응력을 완화시키는 개구부들을 포함하는 것을 특징으로 하는 칩.
  4. 제3항에 있어서,
    상기 개구부들은 상기 제 1 금속층 또는 상기 제 2 금속층의 중심 위치에 있는 것을 특징으로 하는 칩.
  5. 제1항에 있어서,
    상기 제 1 금속층의 복수의 아일랜드들은, 상기 제 2 금속층으로부터 상기 베이스 금속층까지 파워 신호를 연결하기 위한 전기적 통로를 제공하는 것을 특징으로 하는 칩.
  6. 제1항에 있어서,
    상기 제 2 금속층의 복수의 아일랜드들은, 상기 제 1 금속층으로부터 상기 칩의 최상부에 적층된 제 2 반도체 다이까지 접지 신호를 연결하기 위한 전기적 통로를 제공하는 것을 특징으로 하는 칩.
  7. 제1항에 있어서,
    상기 제 1 금속층은 접지 평면이며,
    상기 제 2 금속층은 파워 평면(power plane)인 것을 특징으로 하는 칩.
  8. 제1항에 있어서,
    상기 베이스 금속층을 상기 제 1 금속층으로부터 분리시키는 절연층;
    유전 물질을 포함하는 유전층, 상기 유전층은 상기 제 1 금속층을 상기 제 2 금속층으로부터 분리시키며; 그리고
    상기 제 2 금속층을 노출로부터 보호하는 페시베이션층
    을 더 포함하는 것을 특징으로 하는 칩.
  9. 제1항에 있어서,
    페시베이션 물질을 포함하는 페시베이션층, 상기 페시베이션층은 상기 제 2 금속층 위에 형성되고, 상기 페시베이션층은 상기 제 2 금속층의 접촉점들(contact points)을 노출시키는 하나 이상의 개구부들을 포함하며; 그리고
    상기 칩에 전기적으로 접속되도록, 상기 페시베이션층의 하나 이상의 개구부들 상에 적층되는 제 2 반도체 다이
    를 더 포함하며,
    상기 제 2 반도체 다이는 (i) 솔더 범프 또는 (ii) 구리 필라(copper pillar) 및 솔더 범프 중 하나를 통해 상기 제 2 금속층에 전기적으로 연결되는 것을 특징으로 하는 칩.
  10. 칩으로서,
    제 1 반도체 다이 위에 형성된 베이스 금속층;
    상기 베이스 금속층으로부터 분리된 제 1 금속층, 상기 제 1 금속층은 (i) 제 1 층 부분 및 (ii) 제 1 아일랜드 부분을 포함하고, 상기 제 1 아일랜드 부분은 상기 제 1 아일랜드 부분의 전체 주변부를 따라 상기 제 1 아일랜드 부분을 둘러싸는 제 1 채널에 의해서 상기 제 1 층 부분으로부터 분리되며; 그리고
    상기 제 1 금속층으로부터 분리된 제 2 금속층
    을 포함하며,
    상기 제 2 금속층은 (i) 제 2 층 부분 및 (ii) 제 2 아일랜드 부분을 포함하고, 상기 제 2 아일랜드 부분은 상기 제 2 아일랜드 부분의 전체 주변부를 따라 상기 제 2 아일랜드 부분을 둘러싸는 제 2 채널에 의해서 상기 제 2 층 부분으로부터 분리되며,
    상기 제 1 금속층의 제 1 아일랜드 부분은 (i) 상기 제 2 금속층의 제 2 아일랜드 부분과 정렬되고, (ii) 비아에 의해서 상기 제 2 금속층의 제 2 아일랜드 부분과 연결되도록 구성되는 것을 특징으로 하는 칩.
  11. 제10항에 있어서,
    상기 제 2 금속층을 커버하는 페시베이션층을 더 포함하며,
    상기 페시베이션층은 비아에 의해서 상기 제 2 아일랜드 부분 위에 위치되는 개구부를 포함하고, 그리고
    상기 개구부는 적어도 상기 페시베이션층 및 상기 제 2 금속층으로부터의 응력을 완화시키는 것을 특징으로 하는 칩.
  12. 제10항에 있어서,
    상기 제 1 금속층의 제 1 아일랜드 부분은, 상기 제 2 금속층으로부터 상기 베이스 금속층까지 파워 신호를 연결하기 위한 전기적 통로를 제공하는 것을 특징으로 하는 칩.
  13. 제10항에 있어서,
    상기 제 2 금속층의 제 2 아일랜드 부분은, 상기 제 1 금속층으로부터 상기 칩의 최상부에 적층된 제 2 반도체 다이까지 접지 신호를 연결하기 위한 전기적 통로를 제공하는 것을 특징으로 하는 칩.
  14. 제10항에 있어서,
    상기 베이스 금속층을 상기 제 1 금속층으로부터 분리시키는 절연층;
    상기 제 1 금속층을 상기 제 2 금속층으로부터 분리시키는 유전층; 및
    상기 제 2 금속층을 노출로부터 보호하는 페시베이션층
    을 더 포함하는 것을 특징으로 하는 칩.
  15. 제10항에 있어서,
    페시베이션 물질을 포함하는 페시베이션층,
    상기 제 2 금속층 위에 형성된 페시베이션층, 상기 페시베이션층은 상기 제 2 금속층의 접촉점들을 노출시키는 하나 이상의 개구부들을 포함하며; 그리고
    상기 칩에 전기적으로 접속되도록, 상기 페시베이션층의 하나 이상의 개구부들 상에 적층되는 제 2 반도체 다이
    를 더 포함하며,
    상기 제 2 반도체 다이는 (i) 솔더 범프 또는 (ii) 구리 필라(copper pillar) 및 솔더 범프 중 하나를 통해 상기 제 2 금속층에 전기적으로 연결되는 것을 특징으로 하는 칩.
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