KR20170086440A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 기판의 하부에 결합되는 전자 소자의 높이를 보상하여, 전체적인 두께를 줄일 수 있고, 파인 피치의 구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
일 실시예로서, 하면에 도전성 패드가 노출된 기판; 상기 기판에 적어도 일부가 삽입되어 형성된 전자 소자; 상기 기판의 상면에 결합되어 형성된 반도체 다이; 및 상기 반도체 다이를 감싸도록 상기 기판의 상면에 형성된 인캡슐런트를 포함하는 반도체 디바이스가 개시된다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor Device And Fabricating Method Thereof}
본 발명은 기판의 하부에 결합되는 전자 소자의 높이를 보상하여, 전체적인 두께를 줄일 수 있고, 파인 피치의 구현이 가능한 반도체 디바이스 및 그 제조 방법에 관한 것이다.
현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.
또한, 반도체 디바이스의 부피를 작게 만들기 위해서는, 면적을 좁히는 것과 두께를 줄이는 것이 수반되어야 한다. 그리고 이러한 노력을 위해, 하나의 패키징 내에서 반도체 다이를 스택하여 형성하거나, PCB 외에 실리콘에서 기판의 두께를 줄이기 위한 방법들이 개발되고 있다.
본 발명은 기판의 하부에 결합되는 전자 소자의 높이를 보상하여, 전체적인 두께를 줄일 수 있고, 파인 피치의 구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 디바이스는 하면에 도전성 패드가 노출된 기판; 상기 기판에 적어도 일부가 삽입되어 형성된 전자 소자; 상기 기판의 상면에 결합되어 형성된 반도체 다이; 및 상기 반도체 다이를 감싸도록 상기 기판의 상면에 형성된 인캡슐런트를 포함할 수 있다.
여기서, 상기 전자 소자는 상기 기판의 내부에 형성되고 상기 기판의 하면을 통해 노출된 배선 패턴인 전자 소자 결합층에 전기적으로 연결될 수 있다.
그리고 상기 전자 소자는 상기 기판의 하면으로부터 내부를 향하여 형성된 전자 소자 홈에 삽입되어 형성될 수 있다.
또한, 상기 전자 소자의 높이는 상기 전자 소자 홈의 높이와 상기 기판의 하부에 결합되는 도전성 범프의 높이의 합보다 작도록 형성될 수 있다.
또한, 상기 기판의 도전성 패드는 니켈(Ni) 및 금(Au)으로 형성된 범프 패드를 포함하여 형성될 수 있다.
또한, 상기 전자 소자가 결합되는 상기 기판의 배선 패턴은 구리(Cu)로 형성될 수 있다.
더불어, 본 발명에 따른 반도체 디바이스의 제조 방법은 캐리어 기판을 구비하여, 상기 캐리어 기판의 상면에 도전성 패드 및 전자 소자 영역 패드를 형성하는 단계; 상기 도전성 패드 및 전자 소자 영역 패드의 일부를 감싸도록 제 1 유전층을 형성하는 단계; 상기 제 1 유전층을 관통하여 상기 도전성 패드 및 전자 소자 영역 패드와 연결되고, 상기 제 1 유전층의 상면을 따라 연장되어 형성된 제 1 재배선층을 형성하는 단계; 상기 제 1 재배선층의 일부를 감싸도록 제 2 유전층을 형성하는 단계; 반도체 다이를 상기 제 1 재배선층의 적어도 일부와 전기적으로 연결하는 단계; 상기 반도체 다이를 감싸도록 인캡슐런트를 형성하는 단계; 상기 캐리어 기판을 제거하는 단계; 선택적 에칭을 통해 상기 전자 소자 영역 패드를 제거하여 전자 소자 홈을 형성하는 단계; 및 상기 전자 소자 홈에 전자 소자를 적어도 일부 삽입하여 결합하는 단계를 포함할 수 있다.
여기서, 상기 캐리어 기판은 그 상면에는 실리콘 산화막을 포함하여 구비되고, 상기 캐리어 기판의 제거 이후 상기 도전성 패드 및 전자 소자 홈을 제외한 영역에 잔존할 수 있다.
그리고 상기 도전성 패드의 하부는 니켈(Ni) 및 금(Au)으로 형성되고, 상기 전자 소자 영역 패드는 구리(Cu)로 형성될 수 있다.
또한, 상기 제 1 재배선층은 구리(Cu)로 형성될 수 있다.
또한, 상기 전자 소자의 높이는 상기 전자 소자 홈의 높이와 상기 기판의 하부에 결합되는 도전성 범프의 높이의 합보다 작도록 형성될 수 있다.
본 발명에 의한 반도체 디바이스는 기판의 일부에 제 1 재배선층의 전자 소자 결합층이 노출되도록 전자 소자 홈을 구비하고, 전자 소자가 전자 소자 홈의 내부에 적어도 일부 삽입되도록 한 상태에서 전자 소자 결합층과 전기적으로 연결되도록 함으로써, 전자 소자의 두께에 불구하고 전체 반도체 디바이스의 두께를 줄일 수 있다.
또한, 전자 소자가 적어도 일부 삽입된 형태이기 때문에, 도전성 범프(500)의 두께를 최소한으로 유지하여, 파인 피치를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우차트이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 반도체 디바이스의 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 디바이스는 기판(100), 반도체 다이(200), 인캡슐런트(300), 전자 소자(400) 및 도전성 범프(500)를 포함할 수 있다.
상기 기판(100)은 인터포저 형태를 구비할 수 있다. 상기 기판(100)은 폴리이미드(Polyimide) 기반으로, 각 배선층이 형성된 형태를 가질 수 있다. 이를 위해, 상기 기판(100)은 실리콘 웨이퍼 또는 글라스를 기반으로 각 배선층과 유전층이 적층되어 형성된 형태로 구비될 수 있다. 상기 기판(100)은 하면으로 노출된 도전성 패드(110), 상기 도전성 패드(110)의 하면을 제외한 나머지를 감싸는 제 1 유전층(120), 상기 도전성 패드(110)에 전기적으로 연결되고 제 1 유전층(120)의 상면을 따라 형성된 제 1 재배선층(130), 상기 제 1 재배선층(130)을 감싸는 제 2 유전층(140), 상기 제 2 유전층(140)의 상면을 따라 형성된 제 2 재배선층(150), 상기 제 2 재배선층(150)을 감싸는 제 3 유전층(160), 상기 제 3 유전층(160)의 상면을 따라 형성된 제 3 재배선층(170), 상기 제 3 재배선층(170)의 상면 일부를 커버하는 제 4 유전층(180), 상기 제 3 재배선층(170)의 노출된 영역에 전기적으로 연결되는 도전성 패턴(190)을 포함할 수 있다. 여기서, 상기 당업자의 선택에 따라, 본 발명의 실시예에 따른 반도체 디바이스는 제 2 재배선층(150) 내지 도전성 패턴(190)의 구조를 선택적으로 구비하지 않을 수 있으며, 이 경우, 상기 제 1 재배선층(130) 또는 제 2 재배선층(170)의 상면이 도출되어 도전성 패턴의 역할을 수행할 수 있다.
상기 도전성 패드(110)는 상기 기판(100)의 하면을 통해 노출된다. 상기 도전성 패드(110)는 금속 패드(112)과 상기 금속 패드(112)의 하부에 위치한 범프 패드(111)를 포함한다.
상기 범프 패드(111)는 상기 금속 패드(112)의 하면에 결합된다. 상기 범프 패드(111)는 상기 금속 패드(112)와 대략 동일한 평면 형상을 갖도록 형성되며, 상기 금속 패드(112)와 상기 도전성 범프(500) 사이의 결합력을 높이기 위해 형성된다. 상기 범프 패드(111)는 니켈/금(Ni/Au)으로 형성된 층을 이루면서 형성될 수 있다. 상기 도전성 범프(500)에 포함된 솔더 성분은 구리(Cu)로 형성된 상기 금속 패드(112)에 결합력이 상대적으로 낮기 때문에, 상기 범프 패드(111)가 양자의 사이에 위치하여 결합력을 높일 수 있다.
상기 금속 패드(112)는 통상의 도전성 패턴과 같이 구리(Cu)로 구비될 수 있다. 상기 구리는 전기 전도성이 우수해서 상기 금속 패드(112)를 통한 신호 전달에 유리할 수 있으나, 당업자의 선택에 따라 다른 금속 재질로 변경되는 것도 가능하다.
상기 제 1 유전층(120)은 상기 도전성 패드(110)를 감싸도록 형성된다. 상기 제 1 유전층(120)은 후술할 바와 같이, 상기 도전성 패드(110)가 안착된 기판의 상면을 따라 형성되어, 상기 도전성 패드(110)를 감싸면서 형성될 수 있다. 또한, 이 경우, 상기 도전성 패드(110)의 하부 영역인 범프 패드(111)는 상기 기판과 밀착되어 있으므로, 이후 상기 기판이 제거된 때 상기 범프 패드(111)의 하면이 상기 제 1 유전층(120)의 외부로 노출될 수 있다.
상기 제 1 유전층(120)은 통상적으로 사용되는 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 이러한 재질로서 본 발명의 내용을 한정하는 것은 아니다.
또한, 상기 제 1 유전층(120)은 상기 제 1 배선층(130)의 일부 영역에 대해 내측으로 형성된 전자 소자 홈(120a)을 구비한다. 상기 전자 소자 홈(120a)은 상기 제 1 유전층(120)의 내부로 일정 깊이만큼 형성되어, 이후 형성되는 상기 제 1 재배선층(130)의 전자 소자 결합 영역(131)을 노출시킬 수 있다. 따라서, 상기 전자 소자(400)는 상기 제 2 유전층(120a)의 하부로부터 결합되어, 상기 전자 소자 결합 영역(131)에 전기적으로 연결될 수 있다. 따라서, 상기 전자 소자(400)가 결합되어도, 상기 전자 소자(400)의 위치가 상기 기판(110)과 그 하부에 결합되는 외부의 회로 기판(미도시)의 사이에 위치하게 되기 때문에, 반도체 디바이스의 전체 두께가 증가하는 것을 방지할 수 있다. 또한, 상기 전자 소자(400)의 두께는 상기 전자 소자 홈(120a)의 깊이와 상기 도전성 범프(500)의 높이를 합한 값보다 작거나 같도록 형성되도록 고려될 수 있기 때문에, 상기 전자 소자(400)의 선택에 자유도가 증가할 수 있다.
또한, 상기 제 1 유전층(120)은 그 하면 영역들이 실리콘 산화층(121)을 통해 커버될 수 있다. 상기 실리콘 산화층(121)은 후술할 실리콘 재질의 캐리어 기판의 준비시에 구비될 수 있으며, 이후 상기 캐리어 기판의 제거 과정에서 상기 제 1 유전층(120)의 영역 중 상기 도전성 패드(120) 및 전자 소자 홈(120a)을 제외한 영역에만 잔존하도록 남겨둠으로써 형성될 수 있다. 상기 실리콘 산화층(121)은 상기 기판(110)의 하면을 전기적으로 절연하여, 전기적인 신뢰성을 높일 수 있게 된다. 따라서, 별도의 산화층이 구비되지 않을 수 있다.
상기 제 1 재배선층(130)은 제 1 유전층(120)의 상면을 따라 형성된다. 상기 제 1 재배선층(130)은 상기 제 1 유전층(120)을 관통하여 형성된 홀을 채우도록 형성되며, 이에 따라 상기 도전성 패드(110)와 전기적으로 연결될 수 있다. 상기 제 1 재배선층(130)은 상기 도전성 패드(110)의 금속 패드(112)와 동일하게 구리(Cu) 재질로서 형성될 수 있으나, 상기 재질로서 본 발명의 내용을 한정하지는 않는다. 상기 제 1 재배선층(130)은 상기 도전성 패드(110)와 수직 방향에서 결합되고, 상기 도전성 패드(110)로부터 수평 방향으로 연장된 형태이기 때문에 상기 도전성 패드(110)에 결합되는 도전성 범프(500)와 무관하게 배선 패턴을 형성할 수 있다. 따라서, 상기 제 1 재배선층(130)으로 인해, 본 발명이 실시예에 따른 반도체 디바이스의 설계 자유도가 높아질 수 있다.
또한, 상기 제 1 재배선층(130)과 동일한 층으로서, 상기 전자 소자(400)가 결합되기 위한 전자 소자 결합층(131)이 형성될 수 있다. 상기 전자 소자 결합층(131)은 상기 제 1 재배선층(130)과 동일한 공정으로 함께 형성되나, 다만 별도의 도전성 패드와 연결되지 않고 상기 제 1 유전층(120)을 통해 노출된다.
상기 제 2 유전층(140)은 상기 제 1 재배선층(130)을 감싸도록 형성된다. 또한, 상기 제 2 유전층(140)은 상기 제 1 재배선층(130)을 감싸되, 전기적 연결이 필요한 일부 영역만을 노출시키도록 형성된다. 상기 제 2 유전층(140)은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 이러한 재질로서 본 발명의 내용을 한정하는 것은 아니다.
상기 제 2 재배선층(150)은 상기 제 2 유전층(140)의 상면을 따라 형성된다. 상기 제 2 재배선층(150) 역시 상기 제 1 재배선층(130)과 동일한 구리(Cu) 재질로 형성될 수 있다. 상기 제 2 재배선층(150)은 상기 제 2 유전층(140)을 관통하는 홀을 통해 상기 제 1 재배선층(130)과 전기적으로 연결될 수 있다.
상기 제 3 유전층(160)은 상기 제 2 재배선층(150)을 감싸도록 형성된다. 상기 제 3 유전층(160)은 상기 제 2 재배선층(150)의 전기적 연결을 위한 일부 영역만을 제외한 나머지 영역을 커버한다. 상기 제 3 유전층(160) 역시 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 이러한 재질로서 본 발명의 내용을 한정하는 것은 아니다.
상기 제 3 재배선층(170)은 상기 제 3 유전층(160)의 상면을 따라 형성된다. 상기 제 3 재배선층(170)은 상기 제 3 유전층(160)을 따라, 이후 상기 반도체 다이(200)가 결합되기 위한 영역까지 연장되어 형성된다. 이러한 상기 제 3 재배선층(170)은 구리(Cu) 재질로 형성될 수 있으나, 이로써 본 발명의 내용을 한정하는 것은 아니다.
상기 제 4 유전층(180)은 상기 제 3 재배선층(170)의 상면 일부를 커버한다. 상기 제 4 유전층(180)은 상기 제 3 재배선층(170)의 영역 중에서 상기 반도체 다이(200)와 결합될 영역을 제외한 나머지 영역에 형성된다. 상기 제 4 유전층(180)도 역시 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 이러한 재질로서 본 발명의 내용을 한정하는 것은 아니다.
상기 도전성 패턴(190)은 상기 제 3 재배선층(170)의 노출된 영역에 전기적으로 연결된다. 상기 도전성 패턴(190)은 구리(Cu) 재질로 형성될 수 있으며, 상기 제 4 유전층(180)을 관통하여 상기 제 3 재배선층(170)에 연결되도록 형성될 수 있다. 상기 도전성 패턴(190)은 상기 기판(100) 전체의 상면으로 노출되어, 이후 상기 반도체 다이(200)가 결합될 영역을 형성한다.
상기 반도체 다이(200)는 상기 기판(100)의 도전성 패턴(190)에 전기적으로 접속될 수 있다. 반도체 다이(200)는 예를 들면, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 기판(100)의 도전성 패턴(190)에 전기적으로 접속될 수 있다. 물론, 반도체 다이(120)는 다수개가 수평 방향 및/또는 수직 방향으로 구비될 수 있음은 당연하다.
더욱이, 반도체 다이(200)는 반도체 웨이퍼로부터 분리된 집적 회로 칩을 포함할 수 있다. 또한, 반도체 다이(200)는, 예를 들면, 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.
또한, 상기 반도체 다이(200)는 플립되어 마이크로 범프(210)를 통해 상기 기판(100)의 도전성 패턴(190)에 결합될 수 있다. 여기서, 반도체 다이(200)의 마이크로 범프(210)는 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 및/또는 카파 필라 위에 솔더 캡이 형성된 도전성 포스트를 포함하는 개념이고, 상기 마이크로 범프(210)와 상기 도전성 패턴(190) 사이의 결합력을 높이기 위해 별도의 언더 범프 메탈(230)이 더 형성되는 것도 가능하다. 상기 언더 범프 메탈(230)은 크롬(Cr), 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 이들의 합금 및 그 등가물 중에서 선택된 적어도 하나 이상으로 형성될 수 있으나, 이로써 본 발명의 내용을 한정하는 것은 아니다.
상기 인캡슐런트(300)는 상기 기판(100)의 상면에 상기 반도체 다이(200)를 감싸도록 형성된다. 상기 인캡슐런트(300)는 상기 기판(100)과 반도체 다이(200) 사이의 전기적 연결이 유지되도록 유지하고, 상기 반도체 다이(200)에 충격이 직접적으로 전달되는 것을 방지하여 상기 반도체 다이(200)를 보호한다. 상기 인캡슐런트(300)는 이를 위해 통상의 수지(resin)로 형성될 수 있다.
상기 전자 소자(400)는 상기 기판(100)의 하면으로부터 결합될 수 있다. 상기 전자 소자(400)는 상기 반도체 다이(200)와 별도로 동작을 수행할 수 있으며, 예를 들어 통신 모듈과 같이, 모든 능동 소자 또는 수동 소자가 포함될 수 있다.
상기 전자 소자(400)는 상기 기판(100)의 내부에 형성된 전자 소자 결합층(131)과 전기적으로 연결된다. 상기 전자 소자 결합층(131)은 상술한 것과 같이 상기 기판(100)의 제 1 유전층(120)의 내부로 형성된 전자 소자 홈(120a)에 의해 노출되어 있으므로, 상기 전자 소자(400)는 상기 전자 소자 홈(120a)에 적어도 일부가 삽입된 형태로 상기 전자 소자 결합층(131)과 연결된다. 따라서, 상기 전자 소자(400)는 상기 기판(100)의 내부에 적어도 일부가 삽입되도록 결합되며, 상기 전자 소자(400)의 높이는 상기 기판(100)의 전자 소자 홈(120a)의 높이와 도전성 범프(500)의 높이의 합을 넘지 않도록 구비된다.
따라서, 상기 전자 소자(400)는 상기 반도체 다이(200)의 위치에 영향을 받지 않게 위치할 수 있고, 상기 기판(100)의 내부에 삽입된 형태이기 때문에 전체적인 반도체 디바이스의 두께를 줄일 수 있다. 또한, 상기 도전성 범프(500)의 높이를 최소한으로 할 수 있기 때문에, 파인 피치를 구현할 수 있게 된다.
상기 도전성 범프(500)는 상기 기판(100)의 하부에 형성된다. 상기 도전성 범프(500)는 솔더로 구성될 수 있고, 도시된 것과 같이 대략 구의 형태를 갖도록 형성될 수 있다. 상기 도전성 범프(500)는 상기 기판(100)의 도전성 패드(110)에 형성된 범프 패드(111)에 결합될 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 디바이스는 상기 도전성 범프(500)를 통해 외부 회로(미도시)와 전기적 신호를 입출력할 수 있다.
상술한 것과 같이, 본 발명의 실시예에 따른 반도체 디바이스는 기판(100)의 일부에 제 1 재배선층(130)의 전자 소자 결합층(131)이 노출되도록 전자 소자 홈(120a)을 구비하고, 전자 소자(400)가 전자 소자 홈(120a)의 내부에 적어도 일부 삽입되도록 한 상태에서 전자 소자 결합층(131)과 전기적으로 연결되도록 함으로써, 전자 소자(400)의 두께에 불구하고 전체 반도체 디바이스의 두께를 줄일 수 있다. 또한, 전자 소자(400)가 적어도 일부 삽입된 형태이기 때문에, 도전성 범프(500)의 두께를 최소한으로 유지하여, 파인 피치를 구현할 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우차트이다. 도 3 내지 도 9는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 도전성 패드 형성 단계(S1), 1차 유전층 형성 단계(S2), 재배선층 형성 단계(S3), 2차 유전층 형성 단계(S4), 반도체 다이 결합 단계(S5), 인캡슐레이션 단계(S6), 캐리어 기판 제거 단계(S7), 선택적 에칭 단계(S8), 전자 소자 결합 단계(S9)를 포함할 수 있다. 이하에서는 도 2의 각 단계들을, 도 3 내지 도 9를 함께 참조하여 설명하도록 한다.
도 2 및 도 3을 참조하면, 상기 도전성 패드 형성 단계(S1)는 캐리어 기판(10)을 상면에 실리콘 산화층(11)이 형성된 상태로 구비하고, 상기 실리콘 산화층(11)의 상면에 도전성 패드(110) 및 전자 소자 영역 패드(20)를 형성하는 단계이다.
상기 도전성 패드(110)는 상술한 것과 같이, 니켈/금(Ni/Au)으로 형성된 층으로 형성된 범프 패드(111)와 구리(Cu) 재질의 금속 패드(112)를 포함하도록 형성된다.
또한, 상기 전자 소자 영역 패드(20)는 구리(Cu) 재질로 형성될 수 있고, 별도의 범프 패드 없이 바로 상기 실리콘 산화층(11)의 상면에 형성된다.
도 2 및 도 4를 참조하면, 상기 1차 유전층 형성 단계(S2)는 상기 캐리어 기판(10)의 상면에 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나를 통해, 제 1 유전층(120)을 형성하는 단계이다. 상기 제 1 유전층(120)은 상기 도전성 패드(110)와 전자 소자 영역 패드(20)의 일부만 노출시키고 나머지 영역을 전체적으로 커버하도록 형성된다.
도 2 및 도 5를 참조하면, 상기 재배선층 형성 단계(S3)은 상기 제 1 유전층(120)의 상면에 구리(Cu) 재질의 패턴을 형성하여 제 1 재배선층(130)을 형성하는 단계이다. 상기 재배선층(130)은 상기 노출된 도전성 패드(110) 및 전자 소자 영역 패드(20)와 전기적으로 결합될 수 있고, 상기 제 1 유전층(120)의 상면을 따라 연장되어 형성될 수 있다. 또한, 이와 함께 상기 전자 소자 영역 패드(20)의 상부에는 전자 소자 결합층(131)이 형성되어, 상호간에 결합된다.
도 2 및 도 5를 참조하면, 상기 2차 유전층 형성 단계(S4)는 상기 제 1 재배선층(130)의 일부를 제외한 나머지 영역에 제 2 유전층(140)을 형성하는 단계이다. 상기 제 2 유전층(140)은 역시 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole)과 같은 폴리머 및 그 등가물 중에서 선택된 어느 하나를 통해 형성될 수 있고, 상기 제 1 재배선층(130)의 전기적 연결을 위한 영역만 노출되도록 형성될 수 있다.
또한, 도 5에 도시된 것처럼, 이후 상기 제 2 유전층(140) 내지 도전성 패턴(190)이 형성되는 단계가 추가적으로 더 수행될 수 있다. 물론, 상기 제 2 유전층(140) 내지 도전성 패턴(190)의 층들은 당업자의 선택에 따라 간소화되거나 생략되는 것도 가능하다.
도 2 및 도 6을 참조하면, 상기 반도체 다이 결합 단계(S5)는 상기 도전성 패턴(190)의 상부에 반도체 다이(200)를 결합하는 단계이다. 상기 반도체 다이(200)는 상술한 것과 같이, 플립되어 마이크로 범프(210)를 통해 상기 도전성 패턴(190)과 결합되며, 결합력을 높이기 위해 연결되는 사이에 언더 범프 메탈(230)이 더 형성될 수 있다.
도 2 및 도 7을 참조하면, 상기 인캡슐레이션 단계(S6)는 상기 반도체 다이(200)를 감싸도록 상기 기판(100)의 상부에 수지로서 인캡슐런트(300)를 형성하는 단계이다. 또한, 별도로 도시하지는 않았지만, 방열을 위해 상기 인캡슐런트(300)의 상면으로 상기 반도체 다이(200)의 상면이 노출되도록 형성하는 것도 가능하다.
도 2 및 도 8을 참조하면, 상기 캐리어 기판 제거 단계(S7)는 상기 캐리어 기판(10)을 상기 기판(100)으로부터 분리하는 단계이다. 상기 캐리어 기판(10)은 그라인딩을 통해 분리될 수 있다. 상기 캐리어 기판(10)의 제거시, 상기 실리콘 산화막(11)은 잔존하도록 분리될 수 있다. 또한, 실리콘 산화막(11)의 부분적인 에칭을 통해 상기 도전성 패드(110)의 금속 패드(111) 및 전자 소자 영역 패드(20)가 노출되도록 형성하는 것이 가능하다.
도 2 및 도 9를 참조하면, 상기 선택적 에칭 단계(S8)는 상기 노출된 금속 패드(111) 및 전자 소자 영역 패드(20) 중에서, 상기 전자 소자 영역 패드(20)만 선택적으로 에칭하여 제거하는 단계이다. 상기 전자 소자 영역 패드(20)는 상기 금속 패드(111)와 재질이 다르기 때문에, 식각률의 차이를 이용한 선택적 건식 또는 습식 에칭이 가능하게 된다. 이로써, 상기 기판(100)에 전자 소자 홈(120a)이 형성되며, 상기 제 1 재배선층(130)의 전자 소자 결합층(131)이 상기 전자 소자 홈(120a)을 통해 노출된다.
도 2 및 도 9을 참조하면, 상기 전자 소자 결합 단계(S9)는 상기 전자 소자 홈(120a)의 내부로 전자 소자(400)를 적어도 일부 삽입하여 상기 전자 소자 결합층(131)과 전기적으로 연결시키는 단계이다. 상기 연결 방법은 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식 등을 통해 이루어질 수 있다.
또한, 도 9에 도시된 것과 같이, 이후 솔더를 통해 상기 도전성 범프(500)를 형성하는 단계가 더 이루어질 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 기판 110; 도전성 패드
111; 범프 패드 112; 금속 패드
120; 제 1 유전층 120a; 전자 소자 홈
121; 실리콘 산화층 130; 제 1 재배선층
131; 전자 소자 결합층 140; 제 2 유전층
150; 제 2 재배선층 160; 제 3 유전층
170; 제 3 재배선층 180; 제 4 유전층
190; 도전성 패턴 200; 반도체 다이
210; 마이크롤 범프 230; 언더 범프 메탈
300; 인캡슐런트 400; 전자 소자
500; 도전성 범프 10; 캐리어 기판
11; 실리콘 산화막 20; 전자 소자 영역 패드

Claims (10)

  1. 하면에 도전성 패드가 노출된 기판;
    상기 기판의 하면으로부터 형성된 전자 소자 홈에 적어도 일부가 삽입되어 형성된 전자 소자;
    상기 기판의 상면에 결합되어 형성된 반도체 다이; 및
    상기 반도체 다이를 감싸도록 상기 기판의 상면에 형성된 인캡슐런트를 포함하고,
    상기 기판으로부터 노출되기 위해 상기 전자 소자의 높이는 상기 전자 소자 홈의 높이와 상기 기판의 하부에 결합되는 도전성 범프의 높이의 합보다 작도록 형성되는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 전자 소자는 상기 기판의 내부에 형성되고 상기 기판의 하면을 통해 노출된 배선 패턴인 전자 소자 결합층에 전기적으로 연결된 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 전자 소자는 상기 기판의 하면으로부터 내부를 향하여 형성된 상기 전자 소자 홈에 삽입되어 형성된 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 기판의 도전성 패드는 니켈(Ni) 및 금(Au)으로 형성된 범프 패드를 포함하여 형성된 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 전자 소자가 결합되는 상기 기판의 배선 패턴은 구리(Cu)로 형성된 반도체 디바이스.
  6. 캐리어 기판을 구비하여, 상기 캐리어 기판의 상면에 도전성 패드 및 전자 소자 영역 패드를 형성하는 단계;
    상기 도전성 패드 및 전자 소자 영역 패드의 일부를 감싸도록 제 1 유전층을 형성하는 단계;
    상기 제 1 유전층을 관통하여 상기 도전성 패드 및 전자 소자 영역 패드와 연결되고, 상기 제 1 유전층의 상면을 따라 연장되어 형성된 제 1 재배선층을 형성하는 단계;
    상기 제 1 재배선층의 일부를 감싸도록 제 2 유전층을 형성하는 단계;
    반도체 다이를 상기 제 1 재배선층의 적어도 일부와 전기적으로 연결하는 단계;
    상기 반도체 다이를 감싸도록 인캡슐런트를 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    선택적 에칭을 통해 상기 전자 소자 영역 패드를 제거하여 상기 제 1 유전층의 하면으로부터 전자 소자 홈을 형성하는 단계; 및
    상기 전자 소자 홈에 전자 소자를 적어도 일부 삽입하여 결합하는 단계를 포함하고,
    상기 제 1 유전층으로부터 노출되기 위해 상기 전자 소자의 높이는 상기 전자 소자 홈의 높이와 상기 제 1 유전층의 하부에 결합되는 도전성 범프의 높이의 합보다 작도록 형성된 는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 캐리어 기판은 그 상면에는 실리콘 산화막을 포함하여 구비되고, 상기 캐리어 기판의 제거 이후 상기 도전성 패드 및 전자 소자 홈을 제외한 영역에 잔존하는 반도체 디바이스의 제조 방법.
  8. 제 6 항에 있어서,
    상기 도전성 패드의 하부는 니켈(Ni) 및 금(Au)으로 형성되고, 상기 전자 소자 영역 패드는 구리(Cu)로 형성된 반도체 디바이스의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 재배선층은 구리(Cu)로 형성된 반도체 디바이스의 제조 방법.
  10. 하면에 도전성 패드가 노출된 기판;
    상기 기판의 하면에 대해 결합된 전자 소자;
    상기 기판의 상면에 결합되어 형성된 반도체 다이; 및
    상기 반도체 다이를 감싸도록 상기 기판의 상면에 형성된 인캡슐런트를 포함하고,
    상기 전자 소자가 상기 기판의 하면으로부터 돌출된 높이는 상기 기판의 하부에 결합되는 도전성 범프의 높이보다 작도록 형성되는 반도체 디바이스.
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