KR20140021149A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 고가의 인터포저나 인쇄회로 기판 없이 디바이스 간에 직접 연결함으로써, 신호전달 속도 및 성능을 향상시킬 수 있으며, 제1 및 제2반도체 디바이스 사이에 별도의 기판을 구비하지 않고 재배선층을 통해 입출력 패드를 설계할 수 있으므로 패키지의 두께를 감소시킴으로써, 고성능의 소형화가 가능하게 하는데 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and Manufacturing Methode thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리칩의 용량 증대, 다시 말해, 메모리칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
이와 같은 메모리칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체다이를 적층하는 기술이 제안되었다. 이때, 상기 메모리칩은 로직 칩 위에 적층되고, 상기 로직 칩은 고가의 실리콘 인터포저나, 인쇄회로 기판(Printed Circuit Board)등과 전기적으로 연결될 수 있다. 그러나 이러한 메모리칩은 용량이 커질수록 다수의 I/O를 가지게 되며 상대적으로 크기도 커지게 된다. 따라서 이와 같이 메모리칩을 한정된 크기의 로직 칩 위에 적층하기 어려운 문제점이 발생한다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 고가의 인터포저나 인쇄회로 기판 없이 디바이스 간에 직접 연결함으로써, 신호전달 속도 및 성능을 향상시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 디바이스 간에 별도의 기판을 구비하지 않고 재배선층을 통해 입출력 패드를 설계가 가능하고, 이를 통해 패키지의 두께를 감소시킬 수 있으므로, 고성능의 디바이스를 소형화할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 다수의 제1본드패드가 제1면에 형성된 제1반도체 디바이스와, 상기 제1반도체 디바이스의 측부를 감싸도록 형성된 제1인캡슐란트와, 상기 제1반도체 디바이스의 다수의 제1본드패드와 각각 전기적으로 연결되도록 상기 제1반도체 디바이스의 제1면에 형성된 적어도 하나의 재배선층 및, 상기 다수의 제1본드패드와 상기 재배선층을 통해 전기적으로 연결된 다수의 제2본드패드가 상기 제1반도체 디바이스의 제1면과 대향한 제1면에 형성된 제2반도체 디바이스를 포함할 수 있다.
상기 제1반도체 디바이스의 제1면에 형성된 재배선층에는 제1도전성 범프가 더 형성될 수 있다.
상기 제1도전성 범프는 상기 제2본드패드와 상기 재배선층 사이에 개재되어, 상기 제1반도체 디바이스와 상기 제2반도체 디바이스 사이를 전기적으로 연결할 수 있다.
상기 재배선층은 적어도 하나가 상기 제1반도체 디바이스의 제1면과 동일 평면인 상기 제1인캡슐란트의 제1면으로 연장될 수 있다.
상기 제1인캡슐란트의 제1면으로 연장된 상기 재배선층에 형성된 제2도전성 범프를 더 포함할 수 있다.
상기 제1인캡슐란트의 제1면으로 연장된 상기 재배선층에 본딩된 도전성 와이어를 더 포함할 수 있다.
상기 도전성 와이어는 상기 재배선층과, 본딩 영역을 갖는 기판 사이를 전기적으로 연결할 수 있다.
상기 제1반도체 디바이스, 상기 제2반도체 디바이스, 상기 재배선층, 상기 제1인캡슐란트, 상기 도전성 와이어 및 상기 기판의 본딩 영역을 덮도록 형성된 제2인캡슐란트를 더 포함할 수 있다.
상기 재배선층은 상기 제1반도체 디바이스의 제1면에 형성되며, 상기 제1본드패드의 일부를 외부로 노출시키는 제1패시베이션층과, 노출된 상기 제1본드 패드와 전기적으로 연결도록 상기 제1패시베이션층에 형성된 제1재배선층과, 상기 제1재배선층의 일부가 외부로 노출되도록, 상기 제1재배선층 및 상기 제1패시베이션층에 형성된 제2패시베이션층과, 노출된 상기 제1재배선층과 전기적으로 연결되도록 상기 제2패시배이션층에 형성된 제2재배선층 및, 상기 제2재배선층의 일부가 외부로 노출되도록, 상기 제2재배선층 및 제2패시베이션층에 형성된 제3패시베이션층을 포함하여 이루어질 수 있다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 제조 방법은 제1면에 다수의 제1본드 패드가 형성된 제1반도체 디바이스의 측면과, 상기 제1면의 반대면인 제2면을 모두 덮도록 제1인캡슐란트로 인캡슐레이션하는 제1인캡슐레이션 단계와, 상기 제1반도체 디바이스의 다수의 제1본드패드와 전기적으로 연결되도록, 상기 제1반도체 디바이스의 제1면과, 상기 반도체 디바이스의 제1면과 동일 평면인 제1인캡슐란트의 제1면에 재배선층을 형성하는 재배선층 형성 단계와, 상기 제1반도체 디바이스의 제1면에 형성된 상기 재배선층에 제1도전성 범프를 형성하는 제1도전성 범프 형성단계와, 다수의 제2본드 패드가 형성된 제2반도체 디바이스의 상기 다수의 제2본드 패드를 상기 제1도전성 범프와 접촉되도록, 상기 제2반도체 디바이스를 제1반도체 디바이스의 제1면에 안착 시키는 제2반도체 디바이스 안착 단계를 포함할 수 있다.
상기 제1인캡슐레이션 단계 이후에는 상기 제1반도체 디바이스의 제2면이 외부로 노출되도록, 상기 제1반도체 디바이스의 제2면을 덮는 상기 제1인캡슐란트를 제거하는 백그라인딩 단계를 더 포함할 수 있다.
상기 제2반도체 디바이스 안착 단계 이전에는 상기 제1인캡슐란트의 제1면에 형성된 상기 재배선층에 제2도전성 범프를 형성하는 제2도전성 범프 형성단계가 더 포함될 수 있다.
상기 제2반도체 디바이스 안착 단계 이후에는 상기 제2반도체 디바이스와 전기적으로 연결된 제1반도체 디바이스를 본딩 영역을 갖는 기판에 안착시키는 제1 및 제2반도체 디바이스 안착단계와, 상기 제1인캡슐란트의 제1면에 형성된 상기 재배선층과 상기 기판의 본딩 영역 사이를 도전성 와이어로 연결하는 와이어 본딩 단계 및, 상기 제1반도체 디바이스, 상기 제2반도체 디바이스, 상기 재배선층, 상기 제1인캡슐란트, 상기 도전성 와이어 및 상기 기판의 본딩 영역을 덮도록 형성된 제2인캡슐란트를 더 포함할 수 있다.
상기 재배선층 형성 단계는 상기 제1본드패드의 일부를 외부로 노출시키도록 상기 제1반도체 디바이스의 제1면에 제1패시베이션층을 형성하는 제1패시베이션층 형성 단계와, 노출된 상기 제1본드 패드와 전기적으로 연결도록 상기 제1패시베이션층에 제1재배선층을 형성하는 제1배선층 형성 단계와, 상기 제1재배선층의 일부를 외부로 노출시키도록 상기 제1재배선층 및 상기 제1패시베이션층에 제2패시베이션층을 형성하는 제2패시베이션층 형성 단계와, 노출된 상기 제1재배선층과 전기적으로 연결되도록 상기 제2패시배이션층에 제2재배선층을 형성하는 제2재배선층 형성 단계 및, 상기 제2재배선층의 일부를 외부로 노출시키도록 상기 제2재배선층 및 제2패시베이션층에 제3패시베이션층을 형성하는 제3패시베이션층 형성 단계를 포함할 수 있다.
본 발명에 의한 반도체 패키지 및 그 제조 방법은 고가의 인터포저나 인쇄회로 기판 없이 디바이스 간에 직접 연결함으로써, 신호전달 속도 및 성능을 향상시킬 수 있게 된다.
또한 본 발명에 의한 반도체 패키지 및 그 제조 방법은 디바이스 간에 별도의 기판을 구비하지 않고 재배선층을 통해 입출력 패드를 설계가 가능하고, 이를 통해 패키지의 두께를 감소시킬 수 있으므로, 고성능의 디바이스를 소형화할 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 반도체 패키지를 제조하기 위한 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3h는 도 2의 반도체 패키지의 제조 방법을 설명하기 위한 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 도 4의 반도체 패키지를 제조하기 위한 제조 방법을 도시한 순서도이다.
도 6a 내지 도 6c는 도 5의 반도체 패키지의 제조 방법을 설명하기 위한 반도체 패키지를 도시한 단면도이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 패키지(100)는 제1반도체 디바이스(110), 제1인캡슐란트(120), 재배선층(130), 제1도전성 범프(140), 제2반도체 디바이스(150), 제2도전성 범프(160)를 포함할 수 있다.
상기 제1반도체 디바이스(110)는 평평한 제1면(111a)과, 제1면(111a)의 반대 면인 제2면(111b)을 갖는 제1반도체다이(111)와, 제1반도체다이(111)의 제1면(111a)에 형성된 다수의 제1본드패드(112)를 포함한다. 상기 제1반도체 디바이스(110)는 제1본드패드(112)의 일부가 노출되도록 제1반도체다이(111)의 제1면(111a)에 형성된 제1패드 패시베이션층(113)을 더 포함할 수 있다. 상기 제1패드 패시베이션층(113)은 제1본드패드(112)의 외주연을 감싸도록 제1반도체다이(111)의 제1면(111a)에 형성될 수 있다. 상기 제1반도체다이(111)는 로직 칩(Logic Chip)일 수 있다. 상기 제1반도체다이(111)의 제1면(111a)은 제1반도체 디바이스(110)의 제1면으로 볼 수 있으며, 이하에서는 제1반도체 디바이스(110)의 제1면(111a)으로 지칭한다.
상기 제1인캡슐란트(120)는 제1반도체 디바이스(110)의 측면을 감싸도록 형성된다. 이때 제1인캡슐란트(120)의 제1면(121) 및 제2면(122)은 제1반도체 디바이스(110)의 제1면(111a) 및 제2면(111b)과 각각 동일한 면을 이룬다. 상기 제1인캡슐란트(120)는 제1반도체 디바이스(110)를 외부 충격으로부터 보호할 수 있으며, 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
상기 제1인캡슐란트(120)는 제1반도체 디바이스(110)의 측부에 형성됨으로써, 제1반도체 디바이스(110)의 제1본드패드(112)와 전기적으로 연결된 재배선층(130)을 제1반도체 디바이스(110)의 측부 외측으로 연장시킬 수 있다.
상기 재배선층(130, Re-Distribution Layer)은 제1반도체 디바이스(110)의 제1본드패드(112)와 전기적으로 연결되도록 제1반도체 디바이스(110)의 제1면(111a)에 형성된다. 또한 상기 재배선층(130)은 적어도 하나가 제1반도체 디바이스(110)의 제1면(111a)과 동일 평면인 제1인캡슐란트(120)의 제1면(121)으로 연장될 수 있다. 즉, 재배선층(130)은 제1반도체 디바이스(110)의 제1면(111a)에 형성되며, 적어도 하나는 제1반도체 디바이스(110)의 제1면(111a)에서 제1인캡슐란트(120)의 제1면(121)으로 연장될 수 있다. 이러한 재배선층(130)은 각 디바이스들의 본드 패드의 위치를 변경하거나, 입출력 패드(핀) 개수의 변경을 위해 형성할 수 있다. 상기 재배선층(130)은 포토공정을 통해 형성될 수 있으며, 입출력 패드(I/O Pad)의 설계 변경이 용이할 수 있다.
상기 제1반도체 디바이스(110)의 제1면(111a)에 위치한 재배선층(130)에는 제1도전성 범프(140)가 형성되며, 제1인캡슐란트(120)의 제1면(121)에 위치한 재배선층(130)에는 제2도전성 범프(160)가 형성된다. 이때 상기 제1반도체 디바이스(110)의 제1면(111a)에 형성된 재배선층(130)은 제1도전성 범프(140)를 통해 제2반도체 디바이스(150)와 전기적으로 연결된다.
상기 재배선층(130)은 제1반도체 디바이스(110)의 제1면(111a)에 순차적으로 적층된 제1패시베이션층(131), 제1재배선층(132), 제2패시베이션층(133), 제2재배선층(134) 및 제3패시베이션층(135)으로 이루어진다.
상기 제1패시베이션층(131)은 제1반도체 디바이스(110)의 제1면(111a)에 형성되며, 제1반도체 디바이스(110)의 제1본드패드(112)의 일부를 외부로 노출시킨다. 그리고 노출된 제1본드패드(112)는 제1패시베이션층(131)에 형성된 제1재배선층(132)과 전기적으로 연결된다. 즉 제1패시베이션층(131)은 다수의 제1본드패드(112)와 다수의 제1재배선층(132) 사이에 개재되어 다수의 제1본드패드(112)와 다수의 제1재배선층(132) 사이를 전기적으로 분리하며, 전기적 연결이 필요한 일부 영역이 각각 개방되어, 개방된 영역을 통해 각각의 제1본드패드(112)와 각각의 제1재배선층(132) 사이가 전기적으로 연결되도록 한다. 상기 제1패시베이션층(131)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제1재배선층(132)은 외부로 노출된 제1본드패드(112)와 접촉되도록 제1패시베이션층(131)에 형성된다. 상기 제1재배선층(132)은 적어도 하나가 제1반도체 디바이스(110)의 제1면(111a)으로부터, 제1인캡슐란트(120)의 제1면(121)으로 연장될 수 있다. 즉, 제1재배선층(132)은 제1본드패드(112)와 접속되어 전기적으로 연결된다. 상기 제1재배선층(132)은 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제2패시베이션층(133)은 제1재배선층(132)의 일부가 외부로 노출되도록, 제1재배선층(132) 및 제1패시베이션층(131)층에 형성된다. 그리고 노출된 제1재배선층(132)은 제2재배선층(134)과 전기적으로 연결된다. 즉 제2패시베이션층(133)은 다수의 제1재배선층(132)과 다수의 제2재배선층(134) 사이에 개재되어 다수의 제1재배선층(132)과 다수의 제2재배선층(134) 사이를 전기적으로 분리하며, 전기적 연결이 필요한 일부 영역이 각각 개방되고, 상기 개방된 영역을 통해 각각의 제1재배선층(132)과 각각의 제2재배선층(134) 사이가 전기적으로 연결되도록 한다. 상기 제2패시베이션층(133)은 상기 제1패시베이션층(131)과 동일 재질로 이루어질 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제2재배선층(134)은 외부로 노출된 제1재배선층(132)과 접촉되도록 제2패시베이션층(133)에 형성된다. 상기 제2재배선층(134)은 적어도 하나가 제1반도체 디바이스(110)의 제1면(111a)으로부터, 제1인캡슐란트(120)의 제1면(121)으로 연장될 수 있다. 즉, 제1재배선층(132)은 제1본드패드(112)와 접속되어 전기적으로 연결된다. 상기 제2재배선층(134)은 제1재배선층(132)과 동일한 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 제3패시베이션층(135)은 제2재배선층(134)의 일부가 외부로 노출되도록, 제2재배선층(134) 및 제2패시베이션층(133)에 형성된다. 그리고 노출된 제2재배선층(134)은 제1도전성 범프(140) 또는 제2도전성 범프(160)와 전기적으로 접속된다. 상기 제3패시베이션층(135)은 제2재배선층(134)을 외부 환경으로부터 보호한다. 상기 제3패시베이션층(135)은 제1패시베이션층(131)과 동일 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이때 제3패시베이션층(135)은 적어도 하나가 제1인캡슐란트(120)의 제1면(121)의 상부에 위치할 수 있다.
상기 제1도전성 범프(140)는 재배선층(130)중에서 제1반도체 디바이스(110)의 제1면(111a)과 대응하는 재배선층(130)에 형성된다. 즉 제1도전성 범프(140)는 제1반도체 디바이스(110)의 상부에 위치하는 재배선층(130)에 형성된다. 상기 제1도전 패턴(112)은 제1반도체 디바이스(110)와 연결된 재배선층(130)과 제2반도체 디바이스(150) 사이에 개재되어, 제1반도체 디바이스(110)와 제2반도체 디바이스(150) 사이를 재배선층(130)을 통해 전기적으로 연결한다. 즉, 제1반도체 디바이스(110)는 재배선층(130) 및 제1도전성 범프(140)를 통해 제2반도체 디바이스(150)와 전기적으로 연결된다. 상기 제1도전성 범프(140)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2반도체 디바이스(150)는 평평한 제2면(151a)과, 제2면(151a)의 반대 면인 제2면(151b)을 갖는 제2반도체다이(151)와, 제2반도체다이(151)의 제2면(151a)에 형성된 다수의 제2본드패드(152)를 포함한다. 상기 제2반도체 디바이스(150)는 제2본드패드(152)의 일부가 노출되도록 제2반도체다이(151)의 제1면(151a)에 형성된 제2패드 패시베이션층(153)을 더 포함할 수 있다. 상기 제2패드 패시베이션층(153)은 제2본드패드(152)의 외주연을 감싸도록 제2반도체다이(151)의 제1면(151a)에 형성될 수 있다. 상기 제2반도체다이(151)의 제1면(151a)은 제1반도체 디바이스(110)의 제1면(111a)과 대향하는 면이다. 상기 제2본드패드(152)는 제1도전성 범프(140) 및 재배선층(130)을 통해 제1반도체 디바이스(110)의 제1본드패드(112)와 전기적으로 연결된다. 상기 제2반도체다이(151)는 메모리칩일 수 있다. 상기 제2반도체다이(151)의 제1면(151a)은 제2반도체 디바이스(150)의 제1면으로 볼 수 있으며, 이하에서는 제2반도체 디바이스(150)의 제1면(151a)으로 지칭한다.
상기 제2도전성 범프(160)는 재배선층(130)중에서 제1인캡슐란트(120)의 제1면(121)으로 연장된 재배선층(130)에 형성된다. 즉, 제2도전성 범프(160)는 제1인캡슐란트(120)의 상부에 위치하는 재배선층(130)에 형성된다. 제2도전성 범프(160)는 출력 패드로, 외부 보드(미도시)등과 연결될 수 있다.
이와 같은 반도체 패키지(100)는 고가의 인터포저나 인쇄회로 기판 없이 디바이스 간에 재배선 층을 통해 직접 연결함으로써, 신호전달 속도 및 성능을 향상시킬 수 있다. 또한 반도체 패키지(100)는 디바이스 간에 별도의 기판을 구비하지 않고 재배선층을 통해 입출력 패드(핀)를 설계가 가능하고, 이를 통해 패키지의 두께를 감소시킬 수 있으므로, 고성능의 디바이스를 소형화할 수 있다.
도 2를 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다.
상기 반도체 패키지의 제조 방법은 제1인캡슐레이션 단계(S1), 백그라인딩 단계(S2), 재배선층 형성 단계(S3), 제1도전성 범프 형성 단계(S4), 제2반도체 디바이스 안착 단계(S5) 및 제2도전성 범프 형성 단계(S6)를 포함한다.
이러한, 상기 반도체 패키지의 제조 방법은 하기할 도 3a 내지 도 3h를 참조하여 자세히 설명하고자 한다.
도 3a를 참조하면, 반도체 패키지의 제조방법에서 제1인캡슐레이션 단계(S1)에 대한 단면도가 도시되어 있다. 상기 제1인캡슐레이션 단계(S1)에서는 제1반도체 디바이스(110)에서 다수의 제1본드패드(112)가 형성된 제1면(111a)의 반대면인 제2면(111b)과, 측면을 모두 감싸도록 제1인캡슐란트(120A)로 제1반도체 디바이스(110)를 인캡슐레이션 한다.
도 3b를 참조하면, 반도체 패키지의 제조방법에서 백그라인딩 단계(S2)에 대한 단면도가 도시되어 있다. 상기 백그라인딩 단계(S2)에서는 제1인캡슐란트(120)로 인캡슐레이션된 제1반도체 디바이스(110)의 제2면(112a)이 외부로 노출되도록, 제1인캡슐란트(120)를 제거한다. 즉 백그라인딩 단계(S2)에서는 제1반도체 디바이스(110)의 제2면(111b)이 하부로 노출되도록 제1인캡슐란트(120)의 하면을 그라인딩 함으로써, 제1반도체 디바이스(110)의 측면만 제1인캡슐란트(120)로 둘러싸여지도록 한다. 이때 제1반도체 디바이스(110)의 제1면(111a)과 제1인캡슐란트(120)의 제1면(121)은 동일 평면을 이루며, 제1반도체 디바이스(110)의 제2면(111b)과 제1인캡슐란트(120)의 제2면(122)은 동일 평면을 이룬다.
도 3c 내지 도 3e를 참조하면, 반도체 패키지의 제조방법에서 재배선층 형성 단계(S3)에 대한 단면도가 도시되어 있다. 상기 재배선층 형성 단계(S3)에서는 제1반도체 디바이스(110)의 제1본드패드(112)와 전기적으로 연결되도록 제1반도체 디바이스(110)의 제1면(111a)에 다수의 재배선층(130)을 형성한다. 상기 재배선층(130)은 적어도 하나가 제1반도체 디바이스(110)의 제1면(111a)과 동일 평면인 제1인캡슐란트(120)의 제1면(121)으로 연장될 수 있다. 상기 재배선층 형성 단계(S3)는 제1패시베이션층 형성 단계(S31), 제1재배선층 형성 단계(S32), 제2패시베이션층 형성 단계(S33), 제2재배선층 형성 단계(S34) 및 제3패시베이션층 형성 단계(S35)로 이루어진다.
도 3c에 도시된 상기 제1패시베이션층 형성 단계(S31)에서는 제1반도체 디바이스(110)의 제1본드패드(112)의 일부를 외부로 노출시키도록 제1반도체 디바이스(110)의 제1면(111a)에 제1패시베이션층(131)을 형성한다. 즉 상기 제1패시베이션층(131)은 제1반도체 디바이스(110)의 제1면(111a)을 덮도록 형성되며, 일부 영역이 개방되어 하부에 위치하는 제1본드패드(112)의 일부를 외부로 노출시킨다.
도 3c에 도시된 상기 제1재배선층 형성 단계(S32)에서는 제1패시베이션층(131)의 외부로 노출된 제1본드패드(112)와 접촉되도록, 제1패시베이션층(131)에 다수의 제1재배선층(132)을 형성한다. 즉 다수의 제1재배선층(132)은 외부로 노출된 다수의 제1본드패드(112)와 각각 전기적으로 접속되도록 형성된다. 상기 다수의 제1재배선층(132)은 적어도 하나가 제1반도체 디바이스(110)의 제1면(111a)으로부터, 제1인캡슐란트(120)의 제1면(121)에 형성된 제1패시베이션층(131)까지 연장될 수 있다.
도 3d에 도시된 상기 제2패시베이션층 형성 단계(S33)에서는 제1재배선층(132)의 일부가 외부로 노출되도록, 제1재배선층(132) 및 제1패시베이션층(131)층에 제2패시베이션층(133)을 형성한다. 즉 상기 제2패시베이션층(133)은 다수의 제1재배선층(132) 및 제1패시베이션층(131)을 덮도록 형성되며, 하부에 위치한 각 제1재배선층(132)의 일부가 제2패시베이션층(133)의 상부로 노출되도록 적어도 하나의 개방된 영역을 구비한다.
도 3d에 도시된 상기 제2재배선층 형성 단계(S34)에서는 제2패시베이션층(133)의 외부로 노출된 다수의 제1재배선층(132)과 각각 접촉되도록 제2패시베이션층(133)에 제2재배선층(134)을 형성한다. 상기 제2재배선층(134)은 적어도 하나가 제1인캡슐란트(120)의 제1면(121)에 형성된 제2패시베이션층(133)에 형성될 수 있다.
도 3e에 도시된 상기 제3패시베이션층 형성 단계(S35)에서는 다수의 제2재배선층(134)의 일부가 외부로 노출되도록, 제2패시베이션층(133) 및 제2재배선층(134)에 제3패시베이션층(135)을 형성한다. 즉 상기 제3패시베이션층(135)은 다수의 제2패시베이션층(133) 및 제2재배선층(134)을 덮도록 형성되며, 하부에 위치한 각 제2재배선층(134)의 일부가 제3패시베이션층(135)의 상부로 노출되도록 적어도 하나의 개방된 영역을 구비한다.
도 3f를 참조하면, 반도체 패키지의 제조방법에서 제1도전성 범프 형성 단계(S4)에 대한 단면도가 도시되어 있다. 상기 제1도전성 범프 형성 단계(S4)에서는 재배선층(130)중에서 제1반도체 디바이스(110)의 제1면(111a)에 형성된 재배선층(130)에 제1도전성 범프(140)를 형성한다. 즉 제1도전성 범프 형성 단계(S4)에서는 제3패시베이션층(135)의 상부로 노출된 제2재배선층(134)중에서, 제1반도체 디바이스(110)의 상부에 형성된 제2재배선층(134)에 제1도전성 범프(140)를 형성한다. 상기 제2도전성 범프(160)는 제2재배선층(134), 제1재배선층(132) 및 제1본드패드(112)를 통해, 제1반도체 디바이스(110)와 전기적으로 접속된다.
도 3g를 참조하면, 반도체 패키지의 제조방법에서 제2반도체 디바이스 안착 단계(S5)에 대한 단면도가 도시되어 있다. 상기 제2반도체 디바이스 안착 단계(S5)에서는 다수의 제2본드패드(152)를 갖는 제2반도체 디바이스(150)의 제2본드패드(152)가 제1도전성 범프(140)와 전기적으로 접속되도록 제2반도체 디바이스(150)를, 제1반도체 디바이스(110)의 제1면(111a)에 안착시킨다. 즉 제2반도체 디바이스 안착 단계(S5)에서는 제2본드패드(152)가 제1도전성 범프(140) 및 재배선층(130)을 통해 제1반도체 디바이스(110)의 제1본드패드(112)와 전기적으로 접속되도록, 제2반도체 디바이스(150)를 제1반도체 디바이스(110)의 상부에 안착시킨다.
도 3h를 참조하면, 반도체 패키지의 제조방법에서 제2도전성 범프 형성 단계(S6)에 대한 단면도가 도시되어 있다. 상기 제2도전성 범프 형성 단계(S6)에서는 재배선층(130)중에서 제1인캡슐란트(120)의 제1면(121)에 형성된 재배선층(130)에 제2도전성 범프(160)를 형성한다. 즉, 제2도전성 범프 형성 단계(S6)에서는 제3패시베이션층(135)의 상부로 노출된 제2재배선층(134)중에서, 제1인캡슐란트(120)의 상부에 형성된 제2재배선층(134)에 제2도전성 범프(160)를 형성한다. 상기 제2도전성 범프(160)는 제1도전성 범프(140)와 동일한 재질로 이루어질 수 있으며, 제1도전성 범프(140)가 형성될 때 동시에 형성될 수 있다. 상기 제2도전성 범프(160)는 재배선층(130)을 통해 제1반도체 디바이스(110)의 제1본드패드(112)와 전기적으로 연결된다. 상기 제2도전성 범프(160)는 출력 패드로, 외부 보드(미도시)와 연결될 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 4에서 도시된 바와 같이 반도체 패키지(200)는 제1반도체 디바이스(110), 제1인캡슐란트(120), 재배선층(130), 제1도전성 범프(140), 제2반도체 디바이스(150), 기판(260), 도전성 와이어(270) 및 제2인캡슐란트(280)를 포함할 수 있다.
상기 반도체 패키지(200)의 제1반도체 디바이스(110), 제1인캡슐란트(120), 재배선층(130), 제1도전성 범프(140), 제2반도체 디바이스(150)는 상기 도 1에 도시된 반도체 패키지(100)와 동일하다. 그러므로 반도체 패키지(200)에서 반도체 패키지(100)와 상이한 기판(260), 도전성 와이어(270) 및 제2인캡슐란트(280)를 위주로 설명하고자 한다.
상기 기판(260)은 평평한 제1면(261)과, 제1면(261)의 반대 면인 제2면(262)을 갖는다. 상기 기판(260)은 제1면(261)에 제1반도체 디바이스(110)가 안착될 수 있다. 이때 기판(260)의 제1면(261)은 제1반도체 디바이스(110)의 제2면(111b)과 접속된다. 상기 기판(260)은 제1면(261)에 적어도 하나의 와이어 본딩 영역(165)을 구비한다. 상기 와이어 본딩 영역(165)은 도전성 와이어(270)를 통해서 재배선층(130)과 전기적으로 연결된다. 즉, 기판(260)은 도전성 와이어(270) 및 재배선층(130)을 통해 제1반도체 디바이스(110)와 전기적으로 연결된다. 상기 기판(260)은 제1반도체 디바이스(110) 및 제2반도체 디바이스(150)의 출력 패드로, 적어도 하나의 외부 패드(미도시)를 구비하며, 이를 통해 외부 보드(미도시)와 연결될 수 있다. 상기 기판(260)은 전기적 연결이 가능한 리드프레임 및 이와 같은 전기적 연결이 가능한 기판이 이용될 수 있다. 또한 기판(260)은 별도의 반도체 패키지일 수 있으며, 반도체 패키지의 적층을 통해 고성능의 패키지를 구비할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도전성 와이어(270)는 제1인캡슐란트(120)의 제1면(121)에 형성된 재배선층(130)과 기판(260)의 와이어 본딩 영역(165)을 상호간 전기적으로 연결한다. 상기 도전성 와이어(270)는 다수개 형성될 수 있다. 상기 도전성 와이어(270)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다.
상기 제2인캡슐란트(280)는 제1반도체 디바이스(110), 제1인캡슐란트(120), 재배선층(130), 제1도전성 범프(140), 제2반도체 디바이스(150), 도전성 와이어(270) 및 기판(260)의 제1면(261)을 감싸도록 형성된다. 즉 제2인캡슐란트(280)는 제1반도체 디바이스(110), 제1인캡슐란트(120), 재배선층(130), 제1도전성 범프(140), 제2반도체 디바이스(150), 도전성 와이어(270) 및 기판(260)의 제1면(261)을 인캡슐레이션함으로써, 외부 환경으로부터 보호한다. 상기 제2인캡슐란트(280)는 제1인캡슐란트(120)와 동일 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 5를 참조하면, 도 4의 반도체 패키지를 제조하기 위한 제조 방법을 도시한 순서도가 도시되어 있다.
상기 반도체 패키지(200)의 제조 방법은 제1인캡슐레이션 단계(S1), 백그라인딩 단계(S2), 재배선층 형성 단계(S3), 제1도전성 범프 형성 단계(S4), 제2반도체 디바이스 안착 단계(S5), 제1 및 제2 반도체 디바이스 안착 단계(S7), 와이어 본딩 단계(S8) 및 제2인캡슐레이션 단계(S9)를 포함한다.
상기 반도체 패키지(200)의 제조방법의 제1인캡슐레이션 단계(S1), 백그라인딩 단계(S2), 재배선층 형성 단계(S3), 제1도전성 범프 형성 단계(S4) 및 제2반도체 디바이스 안착 단계(S5)는 도 2에 도시된 반도체 패키지(100)의 제조 방법과 동일하다. 따라서 이하에서는 제1 및 제2 반도체 디바이스 안착 단계(S7), 와이어 본딩 단계(S8) 및 제2인캡슐레이션 단계(S9)를 위주로 설명하고자 한다.
이러한, 상기 반도체 패키지의 제조 방법은 하기할 도 6a 내지 도 6c를 참조하여 자세히 설명하고자 한다.
도 6a를 참조하면, 반도체 패키지의 제조방법에서 제1 및 제2 반도체 디바이스 안착 단계(S7)에 대한 단면도가 도시되어 있다. 상기 제1 및 제2 반도체 디바이스 안착 단계(S7)에서는 제2반도체 디바이스(150)가 안착된 제1반도체 디바이스(110)를 기판(260)에 안착시킨다. 이때 기판(260)의 제1면(261)에 제1반도체 디바이스(110)의 제2면(111b)이 안착된다. 상기 기판(260)은 제1반도체 디바이스(110)가 안착된 제1면(261)에 와이어 본딩 영역(265)을 구비한다.
도 6b를 참조하면, 반도체 패키지의 제조방법에서 와이어 본딩 단계(S8)에 대한 단면도가 도시되어 있다. 상기 와이어 본딩 단계(S8)에서는 기판(260)의 와이어 본딩 영역(265)과 제1인캡슐란트(120)의 제1면(121)에 형성된 재배선층(130) 사이가 도전성 와이어(270)를 통해 상호간 전기적으로 연결되도록 본딩 한다. 즉 와이어 본딩 단계(S8)에서는 기판(260)의 와이어 본딩 영역(265) 도전성 와이어(270)가 본딩 되고, 제1인캡슐란트(120)의 제1면(121)에 형성된 재배선층(130)에 도전성 와이어(270)가 본딩 됨으로써, 기판(260)과 재배선층(130)은 도전성 와이어(270)에 의해 전기적으로 연결된다. 상기 도전성 와이어(270)는 다수개일 수 있으며, 각각의 도전성 와이어(270)는 재배선층(130)과 기판(260) 사이를 각각 전기적으로 연결한다.
도 6c를 참조하면, 반도체 패키지의 제조방법에서 제2인캡슐레이션 단계(S9)에 대한 단면도가 도시되어 있다. 상기 제2인캡슐레이션 단계(S9)에서는 제1반도체 디바이스(110), 제1인캡슐란트(120), 재배선층(130), 제1도전성 범프(140), 제2반도체 디바이스(150), 도전성 와이어(270) 및 기판(260)의 제1면(261)을 감싸도록, 제2인캡슐란트(280)로 인캡슐레이션한다. 이와 같이 반도체 패키지(200)는 기판(260)의 제1면(261)의 상부를 모두 감싸도록 인캡슐레이션된 제2인캡슐란트(280)에 의해 외부 환경으로부터 보호될 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200; 반도체 패키지
110; 제1반도체 디바이스 120; 제1인캡슐란트
130; 재배선층 140; 제1도전성 범프
150; 제2반도체 디바이스 160; 제2도전성 범프
260; 기판 270; 도전성 와이어
280; 제2인캡슐란트

Claims (14)

  1. 다수의 제1본드패드가 제1면에 형성된 제1반도체 디바이스;
    상기 제1반도체 디바이스의 측부를 감싸도록 형성된 제1인캡슐란트;
    상기 제1반도체 디바이스의 다수의 제1본드패드와 각각 전기적으로 연결되도록 상기 제1반도체 디바이스의 제1면에 형성된 적어도 하나의 재배선층;
    상기 다수의 제1본드패드와 상기 재배선층을 통해 전기적으로 연결된 다수의 제2본드패드가, 상기 제1반도체 디바이스의 제1면과 대향한 제1면에 형성된 제2반도체 디바이스를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1반도체 디바이스의 제1면에 형성된 재배선층에는 제1도전성 범프가 더 형성된 것을 특징으로 하는 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 제1도전성 범프는 상기 제2본드패드와 상기 재배선층 사이에 개재되어, 상기 제1반도체 디바이스와 상기 제2반도체 디바이스 사이를 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 재배선층은
    적어도 하나가 상기 제1반도체 디바이스의 제1면과 동일 평면인 상기 제1인캡슐란트의 제1면으로 연장된 것을 특징으로 하는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 제1인캡슐란트의 제1면으로 연장된 상기 재배선층에 형성된 제2도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 제1인캡슐란트의 제1면으로 연장된 상기 재배선층에 본딩된 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 도전성 와이어는
    상기 재배선층과, 본딩 영역을 갖는 기판 사이를 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 제1반도체 디바이스, 상기 제2반도체 디바이스, 상기 재배선층, 상기 제1인캡슐란트, 상기 도전성 와이어 및 상기 기판의 본딩 영역을 덮도록 형성된 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 재배선층은
    상기 제1반도체 디바이스의 제1면에 형성되며, 상기 제1본드패드의 일부를 외부로 노출시키는 제1패시베이션층;
    노출된 상기 제1본드 패드와 전기적으로 연결도록 상기 제1패시베이션층에 형성된 제1재배선층;
    상기 제1재배선층의 일부가 외부로 노출되도록, 상기 제1재배선층 및 상기 제1패시베이션층에 형성된 제2패시베이션층;
    노출된 상기 제1재배선층과 전기적으로 연결되도록 상기 제2패시배이션층에 형성된 제2재배선층; 및
    상기 제2재배선층의 일부가 외부로 노출되도록, 상기 제2재배선층 및 제2패시베이션층에 형성된 제3패시베이션층을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  10. 제1면에 다수의 제1본드 패드가 형성된 제1반도체 디바이스의 측면과, 상기 제1면의 반대면인 제2면을 모두 덮도록 제1인캡슐란트로 인캡슐레이션하는 제1인캡슐레이션 단계;
    상기 제1반도체 디바이스의 다수의 제1본드패드와 전기적으로 연결되도록, 상기 제1반도체 디바이스의 제1면과, 상기 반도체 디바이스의 제1면과 동일 평면인 제1인캡슐란트의 제1면에 재배선층을 형성하는 재배선층 형성 단계;
    상기 제1반도체 디바이스의 제1면에 형성된 상기 재배선층에 제1도전성 범프를 형성하는 제1도전성 범프 형성단계;
    다수의 제2본드 패드가 형성된 제2반도체 디바이스의 상기 다수의 제2본드 패드를 상기 제1도전성 범프와 접촉되도록, 상기 제2반도체 디바이스를 제1반도체 디바이스의 제1면에 안착 시키는 제2반도체 디바이스 안착 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 청구항 10에 있어서,
    상기 제1인캡슐레이션 단계 이후에는
    상기 제1반도체 디바이스의 제2면이 외부로 노출되도록, 상기 제1반도체 디바이스의 제2면을 덮는 상기 제1인캡슐란트를 제거하는 백그라인딩 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 청구항 10에 있어서,
    상기 제2반도체 디바이스 안착 단계 이전에는
    상기 제1인캡슐란트의 제1면에 형성된 상기 재배선층에 제2도전성 범프를 형성하는 제2도전성 범프 형성단계가 더 포함되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 청구항 10에 있어서,
    상기 제2반도체 디바이스 안착 단계 이후에는
    상기 제2반도체 디바이스와 전기적으로 연결된 제1반도체 디바이스를 본딩 영역을 갖는 기판에 안착시키는 제1 및 제2반도체 디바이스 안착단계;
    상기 제1인캡슐란트의 제1면에 형성된 상기 재배선층과 상기 기판의 본딩 영역 사이를 도전성 와이어로 연결하는 와이어 본딩 단계; 및
    상기 제1반도체 디바이스, 상기 제2반도체 디바이스, 상기 재배선층, 상기 제1인캡슐란트, 상기 도전성 와이어 및 상기 기판의 본딩 영역을 덮도록 형성된 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 청구항 10에 있어서,
    상기 재배선층 형성 단계는
    상기 제1본드패드의 일부를 외부로 노출시키도록 상기 제1반도체 디바이스의 제1면에 제1패시베이션층을 형성하는 제1패시베이션층 형성 단계;
    노출된 상기 제1본드 패드와 전기적으로 연결도록 상기 제1패시베이션층에 제1재배선층을 형성하는 제1배선층 형성 단계;
    상기 제1재배선층의 일부를 외부로 노출시키도록 상기 제1재배선층 및 상기 제1패시베이션층에 제2패시베이션층을 형성하는 제2패시베이션층 형성 단계;
    노출된 상기 제1재배선층과 전기적으로 연결되도록 상기 제2패시배이션층에 제2재배선층을 형성하는 제2재배선층 형성 단계; 및
    상기 제2재배선층의 일부를 외부로 노출시키도록 상기 제2재배선층 및 제2패시베이션층에 제3패시베이션층을 형성하는 제3패시베이션층 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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