TWI618160B - Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method - Google Patents

Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method Download PDF

Info

Publication number
TWI618160B
TWI618160B TW106120327A TW106120327A TWI618160B TW I618160 B TWI618160 B TW I618160B TW 106120327 A TW106120327 A TW 106120327A TW 106120327 A TW106120327 A TW 106120327A TW I618160 B TWI618160 B TW I618160B
Authority
TW
Taiwan
Prior art keywords
carrier
package
wafer
semiconductor device
die
Prior art date
Application number
TW106120327A
Other languages
English (en)
Other versions
TW201906030A (zh
Inventor
zi-xiang Huang
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to TW106120327A priority Critical patent/TWI618160B/zh
Application granted granted Critical
Publication of TWI618160B publication Critical patent/TWI618160B/zh
Publication of TW201906030A publication Critical patent/TW201906030A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一種半導體裝置的製造方法，包含：將一導線架組件設置於一第一載板之上，並依序在該第一載板上進行晶片堆疊、打線及第一次的封模製程；進行第一次的切割以得到晶粒模組；將各晶粒模組設置於一第二載板之上；進行第二次的封模製程；移除該第二載板，並進行FAN OUT的RDL製程；先以研磨方式去除第二次封模，再進行第二次的切割，即可得到晶粒模組成品；藉此，本發明即可使具有多晶片堆疊及金銲線的3D多晶片模組可在任何尺寸的晶圓(wafer)或微線化PCB平板(Panel)上製作Fan Out RDL製程，從而可大幅提高單次RDL製程的產出並降低成本，進而可大幅提高本發明的實用性。

Description

具有多晶片堆疊、金銲線及扇出型RDL層之半導體裝置的 低成本製造方法
本發明係關於一種半導體裝置的製造方法，特別是關於一種具備多晶片堆疊之半導體裝置的低成本製造方法。
現代的半導體裝置走向多晶片、整合異質元件(如系統級封裝，SiP)及縮小體積等發展趨勢，促使包括多晶片封裝(Multi Chip Package，MCP)、晶片堆疊(Stack Die)以及堆疊式封裝(Package on Package，PoP)等3D封裝製程在內的先進封裝技術的發展，例如中華民國專利第M537303、M537304以及M537310等專利前案即揭示了許多有關於3D多晶片模組之封裝結構的技術方案。
前述的3D多晶片模組，通常會同時具備有多晶片堆疊、金銲線(即打線(wire bonding)製程)以及扇出型重新布線層(Fan Out Redistribution Layer，RDL)等結構特徵，然而，目前具備此種結構的半導體裝置在製程中將會遭遇以下的問題：由於打線機台(ball wire bonder)其銲線最大行程的限制(通常係小於10mm)，因此與該打線機相配合的導線架料帶(lead frame strip，其上面通常設置有複數個導線架，而使各個導線架之間可供晶片堆疊設置並進行後續的打線與封裝程序)之尺寸也不大，實際上係遠小於一個12吋晶圓(300mm)的大小，然而，RDL製程本身涉及微影等典型的半導體製程，屬於晶圓級或是微線化PCB平板(Panel)的製 程，且目前主流均是以12吋晶圓或是大於300mm見方的微線化PCB平板(Panel)為單位來製作，因此，前述的半導體裝置在完成多晶片堆疊及打線等製程後，其所具備的料帶型式並不適合、也無法直接上到12吋晶圓或微線化PCB平板(Panel)的機台設備上進行RDL製程，而只能利用6吋的晶圓大小的製程來製作，如此一來，將顯著降低RDL製程的產出量，從而大幅提高RDL製程的成本。
是故，如何針對上述缺失加以改進，即為本案申請人所欲解決之技術困難點所在。
有鑑於現有3D多晶片模組在製程上所面臨的上述問題，因此本發明之目的在於發展一種讓具有多晶片堆疊及金銲線的3D多晶片模組可在任何尺寸的晶圓(wafer)或微線化PCB平板(Panel)上製作Fan Out RDL製程之方法。
為達成以上之目的，本發明係提供一種半導體裝置的製造方法，包含：將一導線架組件置設於一第一載板之上，該導線架組件上設有複數個彼此具有一定距離的導線架，而使該第一載板上在任意相鄰的兩個導線架之間可分別形成一晶片容置部；分別依序將一第一晶片設置於該第一載板其各該晶片容置部上方，再分別依序將至少一個第二晶片堆疊設置於各該第一晶片之上；以打線製程分別將各該第二晶片與各該導線架以金銲線相連接；於該第一載板上方形成一第一封裝體，並令該第一封裝體包覆各該晶片；將該第一載板移除，並切割該第一封裝體，以得到一顆一顆的晶粒模組；分別將各該晶粒模組設置於一第二載板之上，並使每一個 晶粒模組之間保持一適當的間距；於該第二載板上方形成一第二封裝體，並令該第二封裝體包覆各該晶粒模組；將該第二載板移除，並翻轉該第二封裝體使各該導線架及各該第一晶片朝上，再透過RDL製程於各該第一晶片及導線架上方形成一重新佈線層；再次翻轉該第二封裝體使該重新佈線層朝下，並以研磨的方式將位於該第一封裝體上方的第二封裝體移除；再次切割該第一封裝體，即可得到一顆一顆的晶粒模組成品。
其中，該第二載板為晶圓形狀的載板。
進一步的，該第二載板的尺寸為12吋。
其中，該第二載板為四方形的載板。
其中，該晶粒模組的長寬尺寸略大於該晶粒模組成品的長寬尺寸。
藉此，本發明即可使具有多晶片堆疊及金銲線的3D多晶片模組可在任何尺寸的晶圓(wafer)或微線化PCB平板(Panel)上製作Fan Out RDL製程，從而可大幅提高單次RDL製程的產出並降低成本，進而可大幅提高本發明的實用性。
〔本發明〕
1‧‧‧第一載板
10‧‧‧第二載板
11‧‧‧晶片容置部
2‧‧‧導線架組件
21‧‧‧導線架
31‧‧‧第一晶片
32‧‧‧第二晶片
4‧‧‧金銲線
5‧‧‧第一封裝體
50‧‧‧第二封裝體
6‧‧‧晶粒模組
6a‧‧‧晶粒模組成品
7‧‧‧間距
8‧‧‧重新佈線層
9‧‧‧外部連接元件
第一圖係本發明之一實施例將導線架組件設置於第一載板上方之示意圖。
第二圖係本發明之一實施例將各晶片堆疊於第一載板上方之動作示意圖。
第三圖係本發明之一實施例對第二晶片進行打線製程之動作示意圖。
第四圖係本發明之一實施例進行第一次封模之動作示意圖。
第五圖係本發明之一實施例進行第一次切割以得到晶粒模組之動作示意 圖。
第六圖係本發明之一實施例將晶粒模組設置於第二載板上方之示意圖。
第七圖係本發明之一實施例進行第二次封模之動作示意圖。
第八圖係本發明之一實施例進行RDL製程之動作示意圖。
第九圖係本發明之一實施例進行研磨去除第二封裝體之示意圖。
第十圖係本發明之一實施例進行第二次切割以得到晶粒模組成品之動作示意圖。
第一圖至第十圖顯示了根據本發明之半導體裝置的製造方法之一實施例的各個步驟流程，包含：首先，請參閱第一圖所示，將一導線架組件2置設於一第一載板(carrier)1之上，一般而言，在置放該導線架組件2的過程中通常會依實際需求而伴隨有必要的定位程序，以確保可正確或準確地置放該導線架組件2，其中，該導線架組件2通常是料帶型式(strip form)，且該導線架組件2上設有複數個彼此具有一定距離的導線架21，而使該第一載板1上在任意相鄰的兩個導線架21之間可分別形成一晶片容置部11，此外，該第一載板1具體可以是玻璃載板，且該第一載板1上可設置有一對位點或對位標記(Alignment Mark或Fiducial Mark，圖未示)；接下來，請再配合參閱第二圖所示，分別依序將一第一晶片(chip，也可稱為晶粒，die)31設置於該第一載板1其各該晶片容置部11上方，然後，再分別依序將至少一個第二晶片32堆疊設置於各該第一晶片31之上，其中，當該第一晶片31之上要堆疊超過1個第二晶片32時(例 如，在本實施例與第二圖中，該第一晶片31上係堆疊了2個第二晶片32)，此時，該第一晶片31之上的各該第二晶片32可採用由下而上依序堆疊的方式來設置；其中，可以一提的是，在將第一晶片31設置於該第一載板1上的晶片容置部11時，可以該第一載板1的該對位點作為設置的定位參考點，俾使各該第一晶片31可準確地地設置在第一載板1上，此外，該第一晶片31具體通常係以倒置接合(flip bonding，即將晶片其電連接墊(pad，圖未示)朝下或朝面對該第一載板1的方向)的方式來設置，而各該第二晶片32則會以令其電連接墊朝上的方式來堆疊設置；接下來，請再配合參閱第三圖所示，以打線(wire bonding)製程分別將各該第二晶片32與各該導線架21以金銲線4相連接；接下來，請再配合參閱第四圖所示，於該第一載板1上方形成一第一封裝體5，並令該第一封裝體5包覆各該晶片(即各該第一晶片31與第二晶片32)，該第一封裝體5具體可為封裝用樹脂；接下來，請再配合參閱第五圖所示，將該第一載板1移除，並切割該第一封裝體5，以得到一顆一顆的晶粒模組6，其中，各該晶粒模組6即為完成晶粒堆疊、打線以及封模等製程的半導體裝置之半成品，亦即，在每一個晶粒模組6之中均包含有導線架21、第一晶片31、第二晶片32、金銲線4以及第一封裝體5等部件；其中，請繼續參閱第五圖所示，在進行前述的切割作業時，較佳可將每一個晶粒模組6的(長寬)尺寸切得略大於最後所要得到的半導體裝置之成品的(長寬)尺寸，其理由或有益效果將於後面說明； 接下來，請再配合參閱第六圖所示，分別將各該晶粒模組6設置於一第二載板10之上，並使每一個晶粒模組6之間保持一適當的間距7，其中，該第二載板10上同樣可以設置有一對位點或對位標記，俾使各晶粒模組6可準確地設置在該第二載板10上；其中，該第二載板10可以是晶圓形狀的載板，其尺寸較佳為12吋，但也可以採用其他尺寸如8吋或6吋，本發明對此並不加以限定，此外，該第二載板10也可以是四方形的載板(例如正方形或長方形)，依現有的技術水準，其可較晶圓形狀的載板具有更大的尺寸，例如24吋×18吋(610mm×457mm)或是500mm×500mm等等，如此可供更多個晶粒模組6設置；接下來，請再配合參閱第七圖所示，於該第二載板10上方形成一第二封裝體50，並令該第二封裝體50包覆各該晶粒模組6，該第二封裝體50具體也可為封裝用樹脂，此時，可以留意的是，由於各該晶粒模組6之間具有間距7，因而該第二封裝體50也會填充於該些間距7所形成的空間中，從而可再次將各個晶粒模組6連接起來；接下來，請再配合參閱第八圖所示，將該第二載板10移除，並翻轉該第二封裝體50使各該導線架21及各該第一晶片31朝上，再透過RDL(Re Distribution Layer)製程於各該第一晶片31及導線架21上方形成一重新佈線層8，其中，該重新佈線層8可分別與各該第一晶片31的連接墊(pad，圖未示)以及各該導線架21電性連接，俾以扇出(FAN OUT)的方式重新配置半導體裝置的電接點，同時也可對該第一晶片31與該第二晶片32之間提供必要的電連接路徑； 接下來，請再配合參閱第九圖所示，再次翻轉該第二封裝體50使該重新佈線層8朝下，並以研磨的方式將位於該第一封裝體5上方的第二封裝體50移除，藉此，以避免最終的半導體裝置之成品因同時具有前、後兩次封膠製程所形成的(不同)封裝體，而可能導致的封膠品質或特性差異，從而可確保成品的膠體品質之一致性，此外，可以留意的是，此時位於各晶粒模組6之間的間距7之中的第二封裝體50仍是存在的；最後，請再配合參閱第十圖所示，再次切割該第一封裝體5，即可得到一顆一顆的晶粒模組成品6a，如此即完成本發明的半導體裝置之製造流程，其中，該晶粒模組成品6a即進一步包含有該重新佈線層8的晶粒模組6，在此，可以一提的是，在本發明的一個較佳的實施例及第五圖所揭示的首次切割作業中，藉由將每一顆晶粒模組6切得比較大，亦即使該晶粒模組6上存在有多餘尺寸的第一封裝體5材料，如此一來，在進行如第十圖所示的再次切割時，這些多餘的材料即可被切除，從而可更充裕且方便地完成該晶粒模組成品6a所需尺寸的切割，而且，由於此時該晶粒模組成品6a的(長寬)尺寸係略小於該晶粒模組6的(長寬)尺寸，如此可確保各晶粒模組成品6a之間或之外的第二封裝體50也會一併被切除，保證了最終成品的品質。
此外，請繼續參閱第十圖所示，可以一提的是，通常各該晶粒模組成品6a其重新佈線層8下方還可進一步透過植球或凸塊(bumping)製程分別形成有複數個外部連接元件9如焊球(solder ball)或凸塊(solder bump)，以作為該晶粒模組成品6a對外的電連接點，其中，上述的植球製程可以在完成RDL製程之後，還沒再次切割出各別的晶粒模組成品6a之前 進行(如第十圖所示的方式)，但實際上也可以在切割出各別的晶粒模組成品6a之後再進行植球，本發明對此並不加以限制。
藉由上述步驟，本發明即可使具有多晶片堆疊及金銲線的3D多晶片模組可在任何尺寸的晶圓(wafer)或微線化PCB平板(Panel)上製作Fan Out RDL製程，從而可大幅提高單次RDL製程的產出並降低成本，進而可大幅提高本發明的實用性。
惟上列詳細說明係針對本發明之較佳實施例的具體說明，該等實施例並非用以限制本發明之專利範圍，而凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。

Claims (5)

  1. 一種半導體裝置的製造方法，包含：將一導線架組件置設於一第一載板之上，該導線架組件上設有複數個彼此具有一定距離的導線架，而使該第一載板上在任意相鄰的兩個導線架之間可分別形成一晶片容置部；分別依序將一第一晶片設置於該第一載板其各該晶片容置部上方，再分別依序將至少一個第二晶片堆疊設置於各該第一晶片之上；以打線製程分別將各該第二晶片與各該導線架以金銲線相連接；於該第一載板上方形成一第一封裝體，並令該第一封裝體包覆各該晶片；將該第一載板移除，並切割該第一封裝體，以得到一顆一顆的晶粒模組；分別將各該晶粒模組設置於一第二載板之上，並使每一個晶粒模組之間保持一適當的間距；於該第二載板上方形成一第二封裝體，並令該第二封裝體包覆各該晶粒模組；將該第二載板移除，並翻轉該第二封裝體使各該導線架及各該第一晶片朝上，再透過RDL製程於各該第一晶片及導線架上方形成一重新佈線層；再次翻轉該第二封裝體使該重新佈線層朝下，並以研磨的方式將位於該第一封裝體上方的第二封裝體移除；再次切割該第一封裝體，即可得到一顆一顆的晶粒模組成品。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二載板為晶圓形狀的載板。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該第二載板的尺寸為12吋。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二載板為四方形的載板。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該晶粒模組的長寬尺寸略大於該晶粒模組成品的長寬尺寸。
TW106120327A 2017-06-19 2017-06-19 Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method TWI618160B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW106120327A TWI618160B (zh) 2017-06-19 2017-06-19 Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106120327A TWI618160B (zh) 2017-06-19 2017-06-19 Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method

Publications (2)

Publication Number Publication Date
TWI618160B true TWI618160B (zh) 2018-03-11
TW201906030A TW201906030A (zh) 2019-02-01

Family

ID=62189082

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106120327A TWI618160B (zh) 2017-06-19 2017-06-19 Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method

Country Status (1)

Country Link
TW (1) TWI618160B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530863A (zh) * 2019-10-12 2021-03-19 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
US11239141B2 (en) 2020-07-03 2022-02-01 Industrial Technology Research Institute Lead frame package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200919669A (en) * 2007-10-31 2009-05-01 Chipmos Technologies Inc CDIM-compliant bump on CDIM structure
TW201140792A (en) * 2010-01-29 2011-11-16 Stats Chippac Ltd Semiconductor device and method of forming thin profile WLCSP with vertical interconnect over package footprint
TW201405673A (zh) * 2012-07-18 2014-02-01 矽品精密工業股份有限公司 晶片尺寸封裝件之製法
US20140042600A1 (en) * 2012-08-08 2014-02-13 Jin Young Kim Semiconductor Package and Manufacturing Method Thereof
TWM537304U (zh) * 2016-11-14 2017-02-21 Jorjin Tech Inc ３ｄ多晶片模組封裝結構（三）

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200919669A (en) * 2007-10-31 2009-05-01 Chipmos Technologies Inc CDIM-compliant bump on CDIM structure
TW201140792A (en) * 2010-01-29 2011-11-16 Stats Chippac Ltd Semiconductor device and method of forming thin profile WLCSP with vertical interconnect over package footprint
TW201405673A (zh) * 2012-07-18 2014-02-01 矽品精密工業股份有限公司 晶片尺寸封裝件之製法
US20140042600A1 (en) * 2012-08-08 2014-02-13 Jin Young Kim Semiconductor Package and Manufacturing Method Thereof
TWM537304U (zh) * 2016-11-14 2017-02-21 Jorjin Tech Inc ３ｄ多晶片模組封裝結構（三）

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530863A (zh) * 2019-10-12 2021-03-19 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
CN112530863B (zh) * 2019-10-12 2023-10-10 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
US11798914B2 (en) 2019-10-12 2023-10-24 Yangtze Memory Technologies Co., Ltd. Methods and structures for die-to-die bonding
US11239141B2 (en) 2020-07-03 2022-02-01 Industrial Technology Research Institute Lead frame package

Also Published As

Publication number Publication date
TW201906030A (zh) 2019-02-01

Similar Documents

Publication Publication Date Title
US9691706B2 (en) Multi-chip fan out package and methods of forming the same
US9048221B2 (en) Device having electrodes formed from bumps with different diameters
TWI689068B (zh) 具有多個共面中介元件的半導體封裝及其製造方法
WO2012068762A1 (zh) Sip系统集成级ic芯片封装件及其制作方法
TWI578490B (zh) 製造堆疊封裝式半導體封裝的方法
TW201044473A (en) Semiconductor package and manufacturing method thereof
US9040350B2 (en) Packaging and function tests for package-on-package and system-in-package structures
CN113363166A (zh) 扇出型堆迭式半导体封装结构的多层模封方法
US9073158B2 (en) Methods for forming 3DIC package
TWI618160B (zh) Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method
TW201507072A (zh) 半導體裝置
KR20110076604A (ko) Ｐｏｐ 패키지 및 그 제조 방법
TWI719205B (zh) 晶片封裝製程
TWI768552B (zh) 堆疊式半導體封裝結構及其製法
JP2012114214A (ja) 半導体装置及びその製造方法
KR100800149B1 (ko) 스택 패키지
TWM551755U (zh) 泛用型導線架
TWI543283B (zh) 中介基板之製法
US8951834B1 (en) Methods of forming solder balls in semiconductor packages
TWI692042B (zh) 半導體封裝結構及其製作方法
WO2013155681A1 (en) Slope die stack
JP2005167100A (ja) 半導体装置の製造方法およびそのためのマスク
JP2014082302A (ja) 半導体装置
KR20070120376A (ko) 칩 스케일 패키지 제조 방법
TWI611520B (zh) 封裝結構及其製作方法