CN112530863A - 用于裸片对裸片进行键合的方法和结构 - Google Patents

用于裸片对裸片进行键合的方法和结构 Download PDF

Info

Publication number
CN112530863A
CN112530863A CN202011412690.3A CN202011412690A CN112530863A CN 112530863 A CN112530863 A CN 112530863A CN 202011412690 A CN202011412690 A CN 202011412690A CN 112530863 A CN112530863 A CN 112530863A
Authority
CN
China
Prior art keywords
die
bonding
dies
carrier wafer
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011412690.3A
Other languages
English (en)
Other versions
CN112530863B (zh
Inventor
刘峻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202011412690.3A priority Critical patent/CN112530863B/zh
Publication of CN112530863A publication Critical patent/CN112530863A/zh
Application granted granted Critical
Publication of CN112530863B publication Critical patent/CN112530863B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68309—Auxiliary support including alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313—Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/80048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95136—Aligning the plurality of semiconductor or solid-state bodies involving guiding structures, e.g. shape matching, spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Wire Bonding (AREA)

Abstract

提供了三维(3D)存储器设备的裸片对裸片键合方案的实施例。在一示例中，一种用于键合的方法包括：对一个或多个器件晶圆进行分割以获得多个裸片，将多个裸片中的至少一个第一裸片放置到第一载体晶圆上，以及将多个裸片中的至少一个第二裸片放置到第二载体晶圆上，以及将至少一个第一裸片各自与相应的第二裸片键合。在一些实施例中，该方法还包括分别去除第一载体晶圆和第二载体晶圆以形成各自具有第一裸片中的一者和相应的第二裸片的多个键合半导体器件。

Description

用于裸片对裸片进行键合的方法和结构
本申请是申请日为2019年10月12日，题为“用于裸片对裸片进行键合的方法和结构”，申请号为201980002468.5的专利申请的分案申请。
技术领域
本公开内容的实施例涉及在裸片对裸片键合方案中所使用的方法和结构。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩放到较小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储器密度接近上限。3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。
3D半导体器件可以通过堆叠半导体晶圆或裸片并使用例如通过硅孔(TSV)或铜对铜(Cu-Cu)连接将它们垂直互连来形成，从而与传统平面工艺相比，得到的结构可以用作单个器件而以降低的功率和较小的占用面积实现性能改进。在用于堆叠半导体晶圆或裸片的各种技术中，键合被认为是有前途的技术之一。
发明内容
本文公开了用于裸片对裸片进行键合的方法和结构的实施例。
在一个示例中，一种用于键合的方法包括：对一个或多个器件晶圆进行分割以获得多个裸片，将多个裸片中的至少一个第一裸片放置到第一载体晶圆上，以及将多个裸片中的至少一个第二裸片放置到第二载体晶圆上，以及将至少一个第一裸片各自与相应的第二裸片键合。至少一个第一裸片和至少一个第二裸片均具有功能性。在一些实施例中，该方法还包括分别去除第一载体晶圆和第二载体晶圆以形成各自具有第一裸片中的一者和相应的第二裸片的多个键合半导体器件。
在另一示例中，一种用于键合的方法包括：对一个或多个器件晶圆进行分割以获得多个裸片，将多个裸片中的至少一个第一裸片放置到第一载体晶圆中的相应第一开口中。至少一个第一裸片包括在第一载体晶圆上进行的均匀分布。在一些实施例中，该方法还包括将至少一个第一裸片与第二载体晶圆上的器件层键合，以及分别去除第一载体晶圆和第二载体晶圆。
在又一示例中，一种用于键合的结构包括：第一载体晶圆中的多个第一开口，在多个第一开口中的每一个第一开口的底部上的第一粘合部分；以及附着到多个第一开口中的每一个第一开口中的粘合部分中的第一裸片。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，以及与说明书一起进一步用于解释本公开内容的原理并且使得相关领域的技术人员能够构成和使用本公开内容。
图1A示出了根据一些实施例的用于键合的示例性载体晶圆对的示意性俯视图。
图1B示出了根据一些实施例的由图1A中的载体晶圆对中的裸片的键合形成的多个键合半导体器件的示意性截面图。
图2示出了根据一些实施例的示例性键合半导体器件的详细示意性截面图。
图3A-3H示出了根据一些实施例的用于形成多个键合半导体器件的示例性制造工艺。
图4A-4H示出了根据一些实施例的用于形成多个键合半导体器件的另一示例性制造工艺。
图5A和图5B分别是根据一些实施例的用于裸片对裸片键合的示例性方法的流程图。
图6示出了相关键合方案的示例。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管论述了具体的配置和布置，但应该理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到的是，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分地取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的另外的因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，以及“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文所使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或通孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量在例如该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器设备”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(在本文中被称为“存储器串”，诸如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称垂直于衬底的横向表面。
如本文所使用的，“器件晶圆”是用于在其内部和/或其上构建半导体器件，以及其在被分离成裸片之前可以经历各种制造工艺的一块半导体材料。如本文所使用的，“载体晶圆”(也被称为“载体”或“支撑晶圆”)是用于临时支撑被附着在其上的结构，以及不包括永久构建在其中和/或其上的任何半导体器件的一类晶圆。载体晶圆的材料可以包括半导体材料或任何其他适当的材料，诸如玻璃、聚合物、蓝宝石等。
传统上，用于堆叠半导体器件(例如，3D存储器设备)的方式包括键合方案(诸如芯片对芯片键合、芯片对晶圆键合、集合裸片对晶圆键合以及晶圆对晶圆键合)。图6示出了(I)芯片对晶圆键合、(II)裸片对晶圆键合以及(III)晶圆对晶圆键合的示例。在(I)中，芯片602被键合到晶圆601上；在(II)中，将被附着到载体晶圆604的裸片605键合到晶圆603上；以及在(III)中，将晶圆607键合到晶圆606上。通常，晶圆的布局可以限制芯片和裸片的放置，导致浪费空间并降低芯片对芯片键合和芯片对晶圆键合的产量。晶圆对晶圆键合可以具有较高的产量，但是由于制造工艺的不确定性而具有较低的成品率问题。集合裸片对晶圆键合可以具有较高的产量，但是其成品率受晶圆上器件成品率的限制，以及裸片在载体晶圆上的分布可能是不均匀的，这导致浪费了晶圆和载体晶圆上的空间。因此，需要改进用于器件堆叠的键合方法。
根据本公开内容的各种实施例提供了在器件堆叠中使用的方法和结构。具体地，提供了用于裸片对裸片键合的方法和结构。为了提高成品率，在一些实施例中，对器件晶圆进行分割，以及选择功能性裸片进行键合。然后将功能性裸片放置到相应的载体晶圆上。然后将一个载体晶圆上下颠倒，使得一个载体晶圆上的裸片可以与另一个载体晶圆上的裸片对准。一个载体晶圆上的每个裸片与另一载体晶圆上的相应裸片键合。在一些实施例中，在至少一个载体晶圆中形成开口/插槽以固定相应的裸片，使得裸片的对准和放置可以具有较高的精度。在开口中，每个裸片的顶表面可以等于或高于载体晶圆的顶表面，以便于剥离。可以以任何适当的分布将裸片放置到载体晶圆上。在一些实施例中，裸片以均匀分布放置到相应的载体晶圆上，例如，相邻裸片与邻近裸片以大约相同的间隔分开。在一些实施例中，裸片在相应的载体晶圆上方具有完全覆盖。即，可以将裸片放置到载体晶圆上的所有可用区域上以增加产量。
图1A示出了根据一些实施例的载体晶圆对和被附着到载体晶圆以进行裸片对裸片键合的裸片的示意性俯视图。如图1A所示，将多个第一裸片(例如，102-1、102-3、102-5和102-7)附着到第一载体晶圆，以及将多个第二裸片(例如，102-2、102-4、102-6和102-8)附着到第二载体晶圆。第一裸片和第二裸片中的至少一些具有功能性。在一些实施例中，所有第一裸片和所有第二裸片都具有功能性。
第一裸片和第二裸片可以各自包括各种类型的结构/器件。例如，第一裸片可以包括多个存储器单元(例如，具有与导体层相交的存储器串的存储器叠层)，以及相应的第二裸片可以包括用于控制存储器单元的操作的多个电路部件(例如，页缓冲器、解码器、感测放大器、驱动器、电荷泵、电流或电压基准、或电路的任何有源或无源部件(诸如晶体管、二极管、电阻器或电容器)。第一裸片和第二裸片可以选自通过对一个或多个器件晶圆进行分割而形成的裸片。可以随后将每个第一裸片键合到相应的第二裸片，以促进第一裸片和第二裸片之间的导电连接。第一裸片和第二裸片可以以任何期望的图案/分布放置到相应的载体晶圆上。在一些实施例中，第一裸片在第一载体晶圆上方具有均匀分布。因此，第二裸片在第二载体晶圆上方也具有均匀分布。即，第一和第二裸片各自以标称上相同的间隔与相邻/邻近的裸片分开。在一些实施例中，第一裸片和第二裸片各自在相应的载体晶圆上方具有完全覆盖。例如，可以将最大数量的第一裸片和第二裸片放置到相应载体晶圆的可用区域(例如，所有可用区域)上以增加产量。
图1B示出了根据一些实施例的通过裸片对裸片键合方法/方案形成的多个键合半导体器件的示意性截面图。将每个第一裸片键合到相应的第二裸片。如图1B所示，将第一裸片102-1、102-3、102-5和102-7分别键合到第二裸片102-2、102-4、102-6和102-8。每个所键合的第一裸片和第二裸片可以形成键合半导体器件。可以例如通过任何适当的键合方法在每个第一裸片和相应的第二裸片之间形成界面。可以在界面处在第一裸片和相应的第二裸片之间形成键合。在一些实施例中，可以使用混合键合将第一裸片键合至第二裸片，以及界面包括熔融键合和共价键合。可以通过界面传输电信号(例如，电压)。在各种实施例中，可以例如使用多于两个载体晶圆来垂直地堆叠多于两个裸片。
图2示出了根据一些实施例的键合半导体器件200的示例性结构。键合半导体器件200可以代表键合半导体器件的示例。键合半导体器件200可以包括第二裸片102-4和堆叠在第二裸片102-4上方的第一裸片102-3。第一裸片102-3和第二裸片102-4在其之间的键合界面206处连结。应当注意的是，键合半导体器件200仅表示由两个裸片(例如，第一裸片102-3和第二裸片102-4)的键合所导致的结构的示例，以及并不意味着限制可以在裸片中形成的结构/器件。第一裸片102-3和第二裸片102-4各自还可以包括可以键合以形成键合半导体器件的任何适当的结构/器件。如图2所示，第二裸片102-4可以包括衬底208，衬底208可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他适当的材料。
第二裸片102-4可以包括在衬底208上方的器件层210。要注意的是，在图2中添加了x和z轴以进一步示出键合半导体器件200中的部件的空间关系。衬底208包括沿x方向(横向方向或宽度方向)横向延伸的两横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在z方向上位于半导体器件的最低平面中时，在z方向(垂直方向或厚度方向)上相对于半导体器件的衬底(例如，衬底208)确定一个部件(例如，层或器件)是在半导体器件(例如，键合半导体器件200)的另一部件(例如，层或器件)的“上”、“上方”还是“下方”。遍及本公开内容应用了用于描述空间关系的相同概念。
器件层210可以包括可以键合到第一裸片102-3的任何适当的器件/结构。在一些实施例中，器件层210包括在衬底208上的外围电路212以及在衬底208上并且在外围电路212外部的嵌入式DRAM(动态随机存取存储器)单元214的阵列。在一些实施例中，外围电路212包括多个外围晶体管216，其形成用于促进键合半导体器件200的操作的任何适当的数字、模拟和/或混合信号外围电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压基准。外围晶体管216可以形成在衬底208“上”，其中外围晶体管216的全部或一部分形成在衬底208中(例如，在衬底208的顶表面下方)和/或直接在衬底208上。也可以在衬底208中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，外围晶体管216的源极区和漏极区)。
在一些实施例中，每个嵌入式DRAM单元214包括DRAM选择晶体管218和电容器。嵌入式DRAM单元214可以是由n个晶体管和n个电容器组成的nTnC单元，n是正整数。在一些实施例中，DRAM选择晶体管218形成在衬底208“上”，其中DRAM选择晶体管218的全部或一部分形成在衬底208中(例如，在衬底208的顶表面下方)和/或直接在衬底208上。根据一些实施例，每个DRAM选择晶体管218的节点电连接到嵌入式DRAM的位线219。要理解的是，可以在外围电路212旁边形成任何其他适当的结构。
在一些实施例中，键合半导体器件200的第二裸片102-4进一步包括在器件层210上方的互连层222，以往来于外围电路212和嵌入式DRAM单元214的阵列传输电信号。互连层222可以包括多个互连(在本文中也被称为“触点”)，包括横向互连线和垂直互连访问(通孔)触点。互连层222中的互连线和通孔触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
如图2所示，键合半导体器件200的第二裸片102-4可以进一步包括在键合界面206处并且在互连层222和器件层210上方的键合层224。键合层224可以包括多个键合触点226和电隔离键合触点226的电介质。键合触点226可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层224的剩余区域可以由电介质形成，包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或其任何组合。键合层224中的键合触点226和周围的电介质可以用于混合键合。
如图2所示，键合半导体器件200的第一裸片102-3还可以包括在键合界面206处并且在第二裸片102-4的键合层224上方的键合层228。键合层228可以包括多个键合触点230和电隔离键合触点230的电介质。键合触点230可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层228的剩余区域可以由电介质形成，其包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层228中的键合触点230和周围的电介质可以用于混合键合。
如上所述，第一裸片102-3可以在键合界面206处以面对面的方式键合在第二裸片102-4的顶部上。在一些实施例中，作为混合键合(也被称为“金属/电介质混合键合”)的结果，键合界面206被设置在键合层224与键合层228之间，混合键合是直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂的中间层)，以及可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面206是键合层224和228相遇并键合的位置。实际上，键合界面206可以是具有一定厚度的层，其包括第二裸片102-4的键合层224的顶表面和第一裸片102-3的键合层228的底表面。
在一些实施例中，键合半导体器件200的第一裸片102-3还包括在键合层228上方的互连层232，以传送电信号。互连层232可以包括多个互连，以及可以进一步包括可以在其中形成互连线和通孔触点的一个或多个ILD层。互连层232中的互连线和通孔触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层232中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，键合半导体器件200的第一裸片102-3包括NAND闪存存储器器件，其中以互连层232和键合层228上方的3D NAND存储器串238的阵列的形式提供存储器单元。根据一些实施例，每个3D NAND存储器串238垂直延伸穿过各自包括导体层和电介质层的多个对。堆叠和交错的导体层和电介质层在本文中还被称为存储器叠层233。根据一些实施例，存储器叠层233中的交错的导体层和电介质层在垂直方向上交替。换言之，除了在存储器叠层233的顶部或底部的那些之外，每个导体层可以在两侧由两个电介质层邻接，以及每个电介质层可以在两侧由两个导体层邻接。导体层和电介质层可以各自具有相同的厚度或不同的厚度。导体层可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物或其任何组合。电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，每个3D NAND存储器串238是“电荷陷阱”型NAND存储器串，包括半导体沟道和存储器膜。在一些实施例中，半导体沟道包括硅，诸如非结晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜是包括隧穿层、储存层(也被称为“电荷陷阱/储存层”)和阻隔层的复合电介质层。每个存储器串238可以具有圆柱形状(例如，柱形)。根据一些实施例，存储器膜的半导体沟道、隧穿层、储存层和阻隔层沿着从柱的中心朝向外表面的方向依次排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高电介质常数(高k)电介质或其任何组合。在一个示例中，阻隔层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻隔层可以包括高k电介质层，诸如氧化铝(Al2O3)或氧化铪(HfO2)或氧化钽(Ta2O5)层等。在一些实施例中，3D NAND存储器串238还包括多个控制栅极(每个控制栅极是字线的一部分)。存储器叠层233中的每个导体层可以充当3D NAND存储器串238的每个存储器单元的控制栅极。
在一些实施例中，第一裸片102-3进一步包括设置在存储器叠层233和3D NAND存储器串238上方的半导体层248。半导体层248可以是在其上形成有存储器叠层233和3DNAND存储器串238的经减薄的衬底。在一些实施例中，半导体层248包括单晶硅。在一些实施例中，半导体层248可以包括多晶硅、非结晶硅、SiGe、GaAs、Ge或任何其他适当的材料。
如图2所示，键合半导体器件200的第一裸片102-3可以进一步包括在半导体层248上方的焊盘引出互连层250。焊盘引出互连层250包括一个或多个ILD层中的互连(例如，触点焊盘252)。焊盘引出互连层250和互连层232可以形成在半导体层248的相对侧。在一些实施例中，焊盘引出互连层250中的互连可以在键合半导体器件200和外部电路之间传送电信号，(例如，用于焊盘引出目的)。
在一些实施例中，第一裸片102-3进一步包括一个或多个触点254，其延伸穿过半导体层248以将焊盘引出互连层250与互连层232和222电连接。结果，嵌入式DRAM单元214的阵列可以通过互连层222和232以及键合触点226和230电连接到3D NAND存储器串238的阵列。此外，外围电路212、嵌入式DRAM单元214的阵列和3D NAND存储器串238的阵列可以通过触点254和焊盘引出互连层250电连接到外部电路。
图3A-3G示出了根据一些实施例的用于形成键合半导体器件的示例性制造方法300。图5A示出了制造方法300的流程图500。为了便于说明，一起描述图3A-3G和图5A。要理解的是，方法300中所示出的操作不是穷举的，以及其他操作也可以在任何所示出的操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图5A所示不同的顺序执行。
参考图5A，方法300在操作502处开始，如图3A所示，其中在一个或多个器件晶圆上方形成保护层。如图3A所示，在器件晶圆302上方形成保护层304。在一些实施例中，器件晶圆302在胶带306上方并被附着到胶带306上，以用于诸如进行分割的后续制造操作。保护层304可以包括可以防止器件晶圆302免于在随后的进行分割操作中被损坏的任何适当的材料。保护层304可以包括软材料(例如，光刻胶)，硬质材料(例如，碳、氧化硅和氮化硅)或其组合。保护层304可以是单层结构或多层结构。在一些实施例中，保护层304包括光刻胶层并且被旋涂在器件晶圆302上。
器件晶圆302包括用于在后续操作中进行键合的任何结构/器件。在一些实施例中，器件晶圆302包括半导体层(例如，248)和在该半导体层中和/或该半导体层上形成的多个结构/器件。所述结构/器件可以形成在裸片中，裸片可以在随后的进行分割操作中被分离。在一些实施例中，器件晶圆302中的结构/器件包括存储器阵列和与存储器阵列接触的互连。例如，存储器阵列可以包括多个存储器叠层(例如，233)和存储器串(例如，238)，以及互连可以包括互连层(例如，232)中的各种互连。器件晶圆302还可以包括键合层(例如，228)和在键合层中并且暴露于器件晶圆302的顶表面处的多个键合触点(例如，230)。器件晶圆302还可以包括其他结构/器件，诸如外围电路(例如，212)、储存元件(例如，DRAM单元)、键合层(例如，224)、键合层中的多个键合触点(例如，226)以及可以与存储器阵列形成在同一半导体层上以在随后的操作中进行分割并键合的任何其他适当的结构/器件。
在一些实施例中，分别在多于一个的器件晶圆上形成保护层，随后将对其进行分割以提供用于键合工艺的裸片。每个器件晶圆可以包括相同或不同的结构/器件。器件晶圆以及在器件晶圆上形成的结构/器件的数量不应受到本公开内容的实施例的限制。
方法300进行到操作504，如图3B所示，其中利用保护层对一个或多个器件晶圆进行分割，以形成各自在相应保护层部分下方的多个裸片。如图3B所示，可以对器件晶圆302和保护层304进行分割以形成多个裸片312，每个裸片在保护层部分314下方。裸片312可以被附着到胶带306。在一些实施例中，将裸片312的底表面附着到胶带306，以及保护层部分314覆盖裸片312的顶表面。可以执行任何适当的进行分割操作以对器件晶圆302进行分割并形成裸片312。每个裸片312可以包括用于后续键合工艺的所期望的器件/结构。在一些实施例中，对多于一个器件晶圆进行分割以提供所期望的裸片。对多于一个器件晶圆进行分割类似于对器件晶圆302进行分割，因此本文不再重复详细描述。
方法300进行到操作506，如图3C所示，其中将多个第一裸片放置到第一载体晶圆上，以及将多个第二裸片放置到第二载体晶圆上，每个第一裸片对应于相应的第二裸片。如图3C所示，(I)可以将各自在相应的保护层部分314下方的多个第一裸片322放置到第一载体晶圆310上，以及(II)可以将各自在相应的保护层部分326下方的多个第二裸片324放置到第二载体晶圆330上。第一载体晶圆310和第二载体晶圆330可以包括具有足够的硬度以在键合工艺期间支撑相应裸片的任何适当的材料，诸如硅和/或玻璃。可以从在操作504中形成的裸片中选择第一裸片322和第二裸片324(例如，通过裸片拾取工艺)，以及将其用于键合。在一些实施例中，第一裸片322和第二裸片324可以是功能性器件。在一些实施例中，每个第一裸片322对应于相应的第二裸片324。每个第一裸片322和相应的第二裸片324可以包括用于彼此键合(例如，键合层和/或键合触点)的适当的结构。
粘合层308可以在第一裸片322和第一载体晶圆310之间，以将每个第一裸片322的底表面附着到第一载体晶圆310。然后，可以在键合工艺期间将第一裸片322保持在适当的位置。类似地，粘合层328可以在第二裸片324与第二载体晶圆330之间，以将每个第二裸片324的底表面附着到第二载体晶圆330，以及在键合工艺期间将第二裸片324保持在适当的位置。粘合层308和328可以各自包括多个粘合部分，每个粘合部分在相应的裸片下方，以及各自彼此横向接触，例如，粘合层308和328可以沿横向方向(例如，沿x方向)一致地延伸)。粘合层308和328可以通过任何适当的工艺形成，诸如粘合剂在第一载体晶圆310和第二载体晶圆330上的沉积和/或旋涂。在一些实施例中，第一裸片322可以在第一载体晶圆310上具有均匀分布，以及第二裸片324可以在第二载体晶圆330上具有均匀分布。在一些实施例中，第一裸片322在第一载体晶圆310上具有完全覆盖，以及第二裸片324在第二载体晶圆330上具有完全覆盖。
方法300进行到操作508，如图3D和3E所示，其中去除每个第一裸片和第二裸片上方的相应保护层部分，以及在第一裸片和第二裸片上执行表面处理。如图3D所示，从每个第一裸片322去除保护层部分314，以及从每个第二裸片324去除保护层部分326。可以分别暴露第一裸片322和第二裸片324。取决于保护层部分314和326的材料，对保护层部分的去除可以包括任何适当的工艺。例如，如果保护层部分(例如，314和326)包括硬质材料(例如，碳、氧化硅和/或氮化硅)，去除工艺可以包括蚀刻(例如，干蚀刻和/或湿蚀刻)和/或化学机械平坦化(CMP)工艺。在一些实施例中，保护层部分(例如，314和326)包括光刻胶，以及去除工艺可以包括在光刻胶去除剂中冲洗和/或等离子体处理(例如，氧等离子体燃烧)。
如图3E所示，在第一裸片322和第二裸片324上执行相应的表面处理，以制备用于键合的第一裸片322和第二裸片324。根据键合的类型和裸片之间所形成的键合，可以执行任何适当的表面处理。在一些实施例中，键合工艺包括混合键合，以及表面处理包括等离子体活化工艺。在一些实施例中，表面处理还包括湿处理和/或热处理。
方法300进行到操作510，如图3F所示，其中将第一载体晶圆和第二载体晶圆中的一者翻转以键合第一裸片和第二裸片。如图3F所示，将第一载体晶圆310上下翻转，从而使每个第一裸片322与相应的第二裸片324对准并键合到相应的第二裸片324。在一些实施例中，每个第一裸片322和相应的第二裸片324处于面对面的方式，因此，第一裸片322的键合层和/或键合触点可以被对准并面向第二裸片324的键合层和/或键合触点。在一些实施例中，键合工艺包括混合键合，以及可以将压力和/或热处理施加在第一载体晶圆310和第二载体晶圆330中的一者或两者上。可以在第一裸片322和相应的第二裸片324之间形成键合界面325。在一些实施例中，在接触时，第一裸片322和第二裸片324的键合触点可以在键合界面325处形成熔融键合，以及第一裸片322和第二裸片324的电介质材料可以在键合界面325处形成共价键合。每个第一裸片322和相应的第二裸片324可以因此形成相应的键合半导体器件。
方法300进行到操作512，如图3G和3H所示，其中分别从键合半导体器件中去除第一载体晶圆和第二载体晶圆。如图3G和3H所示，去除第二载体晶圆330和粘合层328，以及随后去除第一载体晶圆310和粘合层308。在一些实施例中，在去除第二载体晶圆330和粘合层328之前，去除第一载体晶圆310和粘合层308。可以采用任何适当的剥离工艺来去除载体晶圆和相应的粘合层。例如，剥离工艺可以包括用以去除粘合层的适当的蚀刻工艺(例如，干蚀刻和/或湿蚀刻)。在一些实施例中，可以溶解和/或蚀刻掉粘合层以将键合半导体器件与相应的载体晶圆分离。在一些实施例中，可以施加力以去除载体晶圆。进而可以从第一载体晶圆310和第二载体晶圆330剥离多个键合半导体器件，其各自包括在键合界面325处键合的一对第一裸片322和第二裸片324。
图4A-4H示出了根据一些实施例的用于形成键合半导体器件的另一示例性制造方法400。图5B示出了制造方法400的流程图550。为了便于说明，一起描述图4A-4H和图5B。要理解的是，方法400中所示出的操作不是穷举的，以及其他操作也可以在任何所示出的操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图5B所示不同的顺序执行。为了描述的简单，未详细描述方法400中与方法300中的操作相同或相似的操作。
参考图5B，方法400在操作552处开始，如图4A所示，其中在一个或多个器件晶圆上方形成保护层。如图4A所示，在器件晶圆402上方形成保护层404，该器件晶圆402被附着到胶带406。方法400进行到操作554，如图4B所示，其中利用保护层对一个或多个器件晶圆进行分割，以形成各自在相应保护层部分下方的多个裸片。如图4B所示，可以对器件晶圆402和保护层404进行分割以形成多个裸片412，每个裸片412在保护层部分414下方。操作552和554可以分别与操作502和504相似或相同，以及本文不再重复详细描述。
方法400进行到操作556，如图4C所示，分别形成第一载体晶圆和第二载体晶圆以各自包括多个开口。每个开口可以各自被部分地填充有粘合部分。可以在放置裸片之前的任何适当的时间执行操作556。在一些实施例中，操作556也可以在操作552和554之前或与之同时执行。
如图4C所示，形成(I)第一载体晶圆410和(II)第二载体晶圆430。在一些实施例中，第一载体晶圆410和第二载体晶圆430可以包括具有足够的硬度以在键合工艺中保持和支撑相应裸片的任何适当的材料。在一些实施例中，第一载体晶圆410和第二载体晶圆430包括硅。第一载体晶圆410可以包括多个开口，每个开口在开口的底部被部分地填充有粘合部分408。可以保留开口中在粘合部分408上方的剩余空间424，以用于放置相应的第一裸片。空间424的横向尺寸(例如，沿x方向的宽度/长度)可以足以用于放置相应的第一裸片。空间424的垂直尺寸(例如，沿z方向的深度)可以小于或等于相应的第一裸片的厚度。开口还可以被称为插槽。类似地，第二载体晶圆430包括多个开口，每个开口在开口的底部被部分地填充有粘合部分428。可以保留开口中在粘合部分428上方的剩余空间434，以用于放置相应的第二裸片。空间434的横向尺寸(例如，沿x方向的宽度/长度)可以足以用于放置相应的第二裸片。空间434的垂直尺寸(例如，沿z方向的深度)可以小于或等于相应的第二裸片的厚度。可以执行诸如干蚀刻和/或湿蚀刻的适当的蚀刻工艺以在载体晶圆中形成开口。粘合部分408和428可以由相应的载体晶圆沿横向方向(例如，沿x方向)彼此断开。粘合部分408和428可以通过任何适当的方法形成，诸如在粘合剂在相应载体晶圆410或430的每个开口中的沉积和/或旋涂。
方法400进行到操作558，如图4D所示，其中将多个第一裸片放置到第一载体晶圆上，以及将多个第二裸片放置到第二载体晶圆上，每个第一裸片对应于相应的第二裸片。去除第一裸片和第二裸片上方的相应保护层部分。
如图4D所示，(I)可以将多个第一裸片432放置到第一载体晶圆410中的多个开口中，以及(II)可以将多个第二裸片442放置到第二载体晶圆430中的多个开口中。可以去除第一裸片432和第二裸片442上方的保护层部分。第一裸片432和第二裸片442可以是功能性裸片，选自操作554中所形成的裸片中，类似于第一裸片322和第二裸片324。每个第一裸片432可以通过相应的粘合部分408被附着到第一载体晶圆410，以及每个第二裸片442可以通过相应的粘合部分428被附着到第二载体晶圆430。对在第一裸片432和第二裸片442上方的保护层部分的去除可以类似于对在第一裸片322和第二裸片324上方的保护层部分的去除，因此本文不再重复详细描述。在一些实施例中，第一裸片432可以在第一载体晶圆410上具有均匀分布，以及第二裸片442可以在第二载体晶圆430上具有均匀分布。在一些实施例中，第一裸片432在第一载体晶圆410上方具有完全覆盖，以及第二裸片442在第二载体晶圆430上方具有完全覆盖。
方法400进行到操作560，如图4E所示，其中在第一裸片和第二裸片上执行表面处理。如图4E所示，分别在第一裸片432和第二裸片442上执行表面处理。该表面处理可以与施加在第一裸片322和第二裸片324上的表面处理相似或相同，因此本文不再重复详细描述。
方法400进行到操作562，如图4F所示，其中将第一载体晶圆和第二载体晶圆中的一者翻转以键合第一裸片和第二裸片。如图4F所示，将第一载体晶圆410上下翻转以键合第一裸片432和第二裸片442。第一裸片432和第二裸片442的对准和键合可以与第一裸片322和第二裸片324的对准和键合相似或相同，因此，本文不再重复详细描述。在一些实施例中，第一裸片432的顶表面可以与第一载体晶圆410的顶表面共面或高于第一载体晶圆410的顶表面。在一些实施例中，第二裸片442的顶表面可以与第二载体晶圆430顶表面共面或高于第二载体晶圆430的顶表面。在一些实施例中，在第一裸片432和第二裸片442上执行混合键合，以在每个第一裸片432和相应的第二裸片442之间的键合界面435处形成熔融键合和共价键合。可以形成键合半导体器件。在一些实施例中，在第一载体晶圆410和第二载体晶圆430之间形成很少的键合或没有形成键合。
方法400进行到操作564，如图4G和4H所示，其中分别从键合半导体器件中去除第一载体晶圆和第二载体晶圆。如图4G和4H所示，去除第二载体晶圆430和粘合部分428，随后去除第一载体晶圆410和粘合部分408。对第一载体晶圆410和第二载体晶圆430以及各自的粘合部分的去除可以与对第一载体晶圆310和第二载体晶圆330以及各自的粘合层的去除相似或相同，因此本文不再重复详细描述。
在一些实施例中，一种用于键合的方法包括：对一个或多个器件晶圆进行分割以获得多个裸片，将多个裸片中的至少一个第一裸片放置到第一载体晶圆上，以及将多个裸片中的至少一个第二裸片放置到第二载体晶圆上，以及将至少一个第一裸片各自与相应的第二裸片键合。至少一个第一裸片和至少一个第二裸片均具有功能性。在一些实施例中，该方法还包括分别去除第一载体晶圆和第二载体晶圆以形成各自具有第一裸片中的一者和相应的第二裸片的多个键合半导体器件。
在一些实施例中，该方法包括在进行分割之前在一个或多个器件晶圆上方形成相应的保护层。在一些实施例中，该方法还包括利用相应的保护层对一个或多个器件晶圆进行分割，以形成各自在相应的保护层部分下方的多个裸片。
在一些实施例中，第一载体晶圆和第二载体晶圆各自在与相应裸片接触的表面上包括相应的粘合层。在一些实施例中，将至少一个第一裸片和至少一个第二裸片放置到相应的载体晶圆上包括将至少一个第一裸片和至少一个第二裸片附着到相应的粘合层。相应保护层的部分背对粘合层。
在一些实施例中，形成粘合层包括在与相应裸片接触的表面上形成多个粘合部分，多个粘合部分彼此接触。在一些实施例中，将至少一个第一裸片和至少一个第二裸片放置到相应的载体晶圆上包括将至少一个第一裸片和至少一个第二裸片附着到相应粘合层的相应粘合部分。
在一些实施例中，该方法还包括在第一载体晶圆和第二载体晶圆中形成多个相应的开口。形成粘合层可以包括在每个开口的底部上形成粘合部分，以及将至少一个第一裸片和至少一个第二裸片附着到相应的粘合层可以包括将至少一个第一裸片和至少一个第二裸片各自放置到相应载体晶圆的相应开口中。
在一些实施例中，该方法还包括从至少一个第一裸片和至少一个第二裸片中的每一者中去除相应的保护层部分。
在一些实施例中，该方法还包括在去除相应的保护层部分之后，在至少一个第一裸片和至少一个第二裸片中的每一者上执行相应的表面处理。
在一些实施例中，该方法还包括在键合之前，将第一载体晶圆和第二载体晶圆中的一者进行翻转。在一些实施例中，该方法还包括将至少一个第一裸片中的每一者与相应的第二裸片对准。
在一些实施例中，键合包括混合键合。
在一些实施例中，放置至少一个第一裸片包括将至少一个第一裸片均匀分布地放置到第一载体晶圆上。
在一些实施例中，该方法还包括将至少一个第一裸片完全覆盖地放置到第一载体晶圆上方。
在一些实施例中，一种用于键合的方法包括：对一个或多个器件晶圆进行分割以获得多个裸片，以及将多个裸片中的至少一个第一裸片放置到第一载体晶圆中的相应第一开口中。至少一个第一裸片包括在第一载体晶圆上进行的均匀分布。在一些实施例中，该方法还包括将至少一个第一裸片与第二载体晶圆上的器件层键合，以及分别去除第一载体晶圆和第二载体晶圆。
在一些实施例中，该方法还包括将至少一个第一裸片完全覆盖地放置到第一载体晶圆上方。
在一些实施例中，该方法还包括将多个裸片中的至少一个第二裸片放置到第二载体晶圆中的相应第二开口中以形成器件层，以及在键合之前，将第一载体晶圆和第二载体晶圆中的一者进行翻转以将至少一个第一裸片中的每一者与至少一个第二裸片中相应的一个对准。
在一些实施例中，该方法还包括在一个或多个器件晶圆上方形成相应的保护层，以及利用相应的保护层对一个或多个器件晶圆进行分割以形成各自在相应的保护层部分下方的多个第一裸片和多个第二裸片。
在一些实施例中，该方法还包括在第一载体晶圆中形成第一开口，以及在第二载体晶圆中形成第二开口，在第一开口和第二开口中的每一者的底部上形成粘合部分，以及将至少一个第一裸片和至少一个第二裸片各自附着到相应开口中的相应粘合部分。
在一些实施例中，该方法还包括从至少一个第一裸片和至少一个第二裸片中的每一者中去除相应的保护层部分。
在一些实施例中，该方法还包括在去除相应的保护层的部分之后，在至少一个第一裸片和至少一个第二裸片中的每一者上执行相应的表面处理。
在一些实施例中，键合包括混合键合。
在一些实施例中，一种用于键合的结构包括：第一载体晶圆中的多个第一开口，在多个第一开口中的每一者的底部上的第一粘合部分；以及被附着到多个第一开口中的每一者中的粘合部分的第一裸片。
在一些实施例中，该结构还包括在第二载体晶圆中的多个第二开口，在多个第二开口中的每一者的底部上的第二粘合部分，以及被附着到多个第二开口中的每一者中的第二粘合部分的第二裸片。多个第一裸片的顶表面被键合到多个第二裸片的顶表面，从而形成多个键合半导体器件。
在一些实施例中，多个第一裸片的顶表面与第一载体晶圆的顶表面共面或高于第一载体晶圆的顶表面，以及多个第二裸片的顶表面与第二载体晶圆的顶表面共面或高于第二载体晶圆的顶表面。
在一些实施例中，多个第一裸片和多个第二裸片之间的键合包括熔融键合和共价键合。
在一些实施例中，多个键合半导体器件在第一载体晶圆和第二载体晶圆上方具有均匀分布。
在一些实施例中，多个键合半导体器件在第一载体晶圆和第二载体晶圆上方具有完全覆盖。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得本领域技术人员能够在不脱离本公开内容的一般概念的情况下，通过应用本领域技术内的知识容易地修改和/或适应这样的具体实施例的各种应用，而无需过度实验。因此，基于本文所给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等效物的含义和范围内。要理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能性构件块描述了本公开内容的实施例，该功能性构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能性构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人所设想的本公开内容的一个或多个但不是全部的示例性实施例，以及因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同要件来限定。

Claims (24)

1.一种用于键合的方法，包括：
对一个或多个器件晶圆进行分割以获得多个裸片；
将所述多个裸片中的至少一个第一裸片放置到第一载体晶圆上，并且将所述多个裸片中的至少一个第二裸片放置到第二载体晶圆上；
将所述至少一个第一裸片各自与相应的第二裸片键合；以及
分别去除所述第一载体晶圆和所述第二载体晶圆以形成各自包括所述第一裸片中的一个第一裸片和所述相应的第二裸片的多个键合半导体器件。
2.根据权利要求1所述的方法，还包括：
在所述进行分割之前在所述一个或多个器件晶圆上方形成相应的保护层；以及
利用所述相应的保护层对所述一个或多个器件晶圆进行分割，以形成各自在相应的保护层部分下方的所述多个裸片。
3.根据权利要求2所述的方法，其中：
所述第一载体晶圆和所述第二载体晶圆各自在与相应裸片接触的表面上包括相应的粘合层；以及
将所述至少一个第一裸片和所述至少一个第二裸片放置到相应的载体晶圆上包括：将所述至少一个第一裸片和所述至少一个第二裸片附着到所述相应的粘合层，所述相应的保护层的部分背对所述粘合层。
4.根据权利要求3所述的方法，其中：
形成所述粘合层包括在与所述相应裸片接触的所述表面上形成多个粘合部分，所述多个粘合部分彼此接触；以及
将所述至少一个第一裸片和所述至少一个第二裸片放置到所述相应的载体晶圆上包括：将所述至少一个第一裸片和所述至少一个第二裸片附着到所述相应的粘合层的相应粘合部分。
5.根据权利要求3所述的方法，还包括在所述第一载体晶圆和所述第二载体晶圆中形成多个相应的开口，其中
形成所述粘合层包括在所述开口中的每个开口的底部形成粘合部分；以及
将所述至少一个第一裸片和所述至少一个第二裸片附着到所述相应的粘合层包括：将所述至少一个第一裸片和所述至少一个第二裸片各自放置到所述相应的载体晶圆的相应开口中。
6.根据权利要求4或5所述的方法，还包括从所述至少一个第一裸片和所述至少一个第二裸片中的每一者中去除所述相应的保护层部分。
7.根据权利要求6所述的方法，还包括在去除所述相应的保护层部分之后，在所述至少一个第一裸片和所述至少一个第二裸片中的每一者上执行相应的表面处理。
8.根据权利要求1所述的方法，还包括：在所述键合之前，
将所述第一载体晶圆和所述第二载体晶圆中的一者进行翻转；以及
将所述至少一个第一裸片中的每一者与所述相应的第二裸片对准。
9.根据权利要求1中任一项所述的方法，其中，所述键合包括混合键合。
10.根据权利要求1中任一项所述的方法，其中，放置所述至少一个第一裸片包括将所述至少一个第一裸片均匀分布地放置到所述第一载体晶圆上。
11.根据权利要求10所述的方法，还包括将所述至少一个第一裸片完全覆盖地放置到所述第一载体晶圆上方。
12.一种用于键合的方法，包括：
对一个或多个器件晶圆进行分割以获得多个裸片；
将所述多个裸片中的至少一个第一裸片放置到第一载体晶圆中的相应第一开口中；
将所述多个裸片中的至少一个第二裸片放置到第二载体晶圆中的相应第二开口中以形成器件层；
将所述至少一个第一裸片与所述第二载体晶圆上的所述器件层键合；以及
分别去除所述第一载体晶圆和所述第二载体晶圆。
13.根据权利要求12所述的方法，还包括将所述至少一个第一裸片完全覆盖地放置到所述第一载体晶圆上方。
14.根据权利要求12或13所述的方法，还包括：
在所述键合之前，将所述第一载体晶圆和所述第二载体晶圆中的一者进行翻转以将所述至少一个第一裸片中的每一者与所述至少一个第二裸片中相应的一个对准。
15.根据权利要求14所述的方法，还包括：
在所述一个或多个器件晶圆上方形成相应的保护层；以及
利用所述相应的保护层对所述一个或多个器件晶圆进行分割以形成各自在相应的保护层部分下方的多个第一裸片和多个第二裸片。
16.根据权利要求15所述的方法，还包括：
在所述第一载体晶圆中形成所述第一开口，并且在所述第二载体晶圆中形成所述第二开口；
在所述第一开口和第二开口中的每一者的底部形成粘合部分；以及
将所述至少一个第一裸片和所述至少一个第二裸片各自附着到相应开口中的相应粘合部分。
17.根据权利要求16所述的方法，还包括从所述至少一个第一裸片和所述至少一个第二裸片中的每一者中去除所述相应的保护层部分。
18.根据权利要求17所述的方法，还包括在去除所述相应的保护层的部分之后，在所述至少一个第一裸片和所述至少一个第二裸片中的每一者上执行相应的表面处理。
19.根据权利要求12中任一项所述的方法，其中，所述键合包括混合键合。
20.一种用于键合的结构，包括：
在第一载体晶圆中的多个第一开口；
在所述多个第一开口中的每一者的底部上的第一粘合部分；
被附着到所述多个第一开口中的每一者中的所述第一粘合部分的多个第一裸片；
在第二载体晶圆中的多个第二开口；
在所述多个第二开口中的每一者的底部上的第二粘合部分；以及
被附着到所述多个第二开口中的每一者中的所述第二粘合部分的多个第二裸片，其中，多个第一裸片的顶表面键合到多个第二裸片的顶表面，从而形成多个键合半导体器件。
21.根据权利要求20所述的结构，其中：
所述多个第一裸片的顶表面与所述第一载体晶圆的顶表面共面或高于所述第一载体晶圆的顶表面；并且
所述多个第二裸片的顶表面与所述第二载体晶圆的顶表面共面或高于所述第二载体晶圆的顶表面。
22.根据权利要求20-21中任一项所述的结构，其中，所述多个第一裸片和所述多个第二裸片之间的键合包括熔融键合和共价键合。
23.根据权利要求20所述的结构，其中，所述多个键合半导体器件在所述第一载体晶圆和所述第二载体晶圆上方具有均匀分布。
24.根据权利要求23所述的结构，其中，所述多个键合半导体器件在所述第一载体晶圆和所述第二载体晶圆上方具有完全覆盖。
CN202011412690.3A 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构 Active CN112530863B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011412690.3A CN112530863B (zh) 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/CN2019/110727 WO2021068225A1 (en) 2019-10-12 2019-10-12 Methods and structures for die-to-die bonding
CN201980002468.5A CN110892521B (zh) 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构
CN202011412690.3A CN112530863B (zh) 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980002468.5A Division CN110892521B (zh) 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构

Publications (2)

Publication Number Publication Date
CN112530863A true CN112530863A (zh) 2021-03-19
CN112530863B CN112530863B (zh) 2023-10-10

Family

ID=69753522

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202011412690.3A Active CN112530863B (zh) 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构
CN201980002468.5A Active CN110892521B (zh) 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201980002468.5A Active CN110892521B (zh) 2019-10-12 2019-10-12 用于裸片对裸片进行键合的方法和结构

Country Status (6)

Country Link
US (1) US11798914B2 (zh)
JP (1) JP7378503B2 (zh)
KR (1) KR102612976B1 (zh)
CN (2) CN112530863B (zh)
TW (1) TWI722692B (zh)
WO (1) WO2021068225A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117042451A (zh) * 2023-10-08 2023-11-10 芯盟科技有限公司 半导体结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530863B (zh) * 2019-10-12 2023-10-10 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
US20220302088A1 (en) * 2021-03-22 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect structures with integrated circuits
US11978723B2 (en) * 2021-03-31 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect structures in three-dimensional integrated circuits

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194804A (zh) * 2010-03-04 2011-09-21 台湾积体电路制造股份有限公司 封装结构
US20120013013A1 (en) * 2010-07-19 2012-01-19 Mariam Sadaka Temporary semiconductor structure bonding methods and related bonded semiconductor structures
JP2012114214A (ja) * 2010-11-24 2012-06-14 Elpida Memory Inc 半導体装置及びその製造方法
TWI618160B (zh) * 2017-06-19 2018-03-11 Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method
CN108335986A (zh) * 2017-09-30 2018-07-27 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法
CN110199385A (zh) * 2017-04-13 2019-09-03 雷索恩公司 不同厚度的管芯的晶圆键合方法
CN110892521A (zh) * 2019-10-12 2020-03-17 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US7700410B2 (en) * 2007-06-07 2010-04-20 International Business Machines Corporation Chip-in-slot interconnect for 3D chip stacks
JP5104495B2 (ja) 2008-04-08 2012-12-19 株式会社ニコン 積層半導体素子製造方法および積層半導体素子製造装置
US8242543B2 (en) 2009-08-26 2012-08-14 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding for dissimilar semiconductor dies and/or wafers
CN101863449B (zh) * 2010-06-21 2012-05-23 东南大学 具有红外线聚焦功能的mems红外传感器的封装方法
US8648615B2 (en) * 2010-06-28 2014-02-11 Xilinx, Inc. Testing die-to-die bonding and rework
US20130015589A1 (en) * 2011-07-14 2013-01-17 Chih-Chin Liao Chip-on-package structure for multiple die stacks
US20130285259A1 (en) * 2012-04-30 2013-10-31 Caleb C. Han Method and system for wafer and strip level batch die attach assembly
WO2015040798A1 (ja) 2013-09-20 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP6398008B2 (ja) * 2015-07-14 2018-09-26 ゴルテック．インク フリップダイの組立方法、製造方法、装置及び電子機器
US9640498B1 (en) * 2015-10-20 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out (InFO) package structures and methods of forming same
US9881896B2 (en) * 2015-12-17 2018-01-30 International Business Machines Corporation Advanced chip to wafer stacking
US10446532B2 (en) * 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10163675B2 (en) * 2016-06-24 2018-12-25 Invensas Corporation Method and apparatus for stacking devices in an integrated circuit assembly
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
CN107123604A (zh) * 2017-06-01 2017-09-01 中芯长电半导体（江阴）有限公司 一种双面成型的封装方法
JP7005281B2 (ja) * 2017-10-31 2022-01-21 株式会社ディスコ 被加工物の加工方法
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
CN109659267B (zh) * 2018-12-21 2021-04-23 中芯集成电路（宁波）有限公司 半导体器件制作方法
JP7331119B2 (ja) * 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
JP7328344B2 (ja) * 2019-04-30 2023-08-16 長江存儲科技有限責任公司 三次元メモリデバイス
US11069608B2 (en) * 2019-08-22 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194804A (zh) * 2010-03-04 2011-09-21 台湾积体电路制造股份有限公司 封装结构
US20120013013A1 (en) * 2010-07-19 2012-01-19 Mariam Sadaka Temporary semiconductor structure bonding methods and related bonded semiconductor structures
JP2012114214A (ja) * 2010-11-24 2012-06-14 Elpida Memory Inc 半導体装置及びその製造方法
CN110199385A (zh) * 2017-04-13 2019-09-03 雷索恩公司 不同厚度的管芯的晶圆键合方法
TWI618160B (zh) * 2017-06-19 2018-03-11 Semiconductor device having a multi-wafer stack, a gold bond wire, and a fan-out type RDL layer Low cost manufacturing method
CN108335986A (zh) * 2017-09-30 2018-07-27 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法
CN110892521A (zh) * 2019-10-12 2020-03-17 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117042451A (zh) * 2023-10-08 2023-11-10 芯盟科技有限公司 半导体结构及其形成方法
CN117042451B (zh) * 2023-10-08 2024-02-02 芯盟科技有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN110892521B (zh) 2021-01-29
WO2021068225A1 (en) 2021-04-15
TW202115795A (zh) 2021-04-16
TWI722692B (zh) 2021-03-21
US11798914B2 (en) 2023-10-24
JP2022535235A (ja) 2022-08-05
CN112530863B (zh) 2023-10-10
US20210111150A1 (en) 2021-04-15
CN110892521A (zh) 2020-03-17
JP7378503B2 (ja) 2023-11-13
KR20210154835A (ko) 2021-12-21
KR102612976B1 (ko) 2023-12-13

Similar Documents

Publication Publication Date Title
US11699657B2 (en) Three-dimensional memory devices having a plurality of NAND strings located between a substrate and a single crystalline silicon layer
US11758732B2 (en) Hybrid bonding contact structure of three-dimensional memory device
US11205619B2 (en) Hybrid bonding using dummy bonding contacts and dummy interconnects
US11805646B2 (en) Three-dimensional memory devices and methods for forming the same
EP3583625B1 (en) Three-dimensional memory devices and methods for forming the same
CN110892521B (zh) 用于裸片对裸片进行键合的方法和结构
US11462503B2 (en) Hybrid bonding using dummy bonding contacts
US11424208B2 (en) Semiconductor devices having adjoined via structures formed by bonding and methods for forming the same
US20230307413A1 (en) Methods for multi-wafer stacking and dicing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant