CN117042451A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN117042451A CN117042451A CN202311287943.2A CN202311287943A CN117042451A CN 117042451 A CN117042451 A CN 117042451A CN 202311287943 A CN202311287943 A CN 202311287943A CN 117042451 A CN117042451 A CN 117042451A
- Authority
- CN
- China
- Prior art keywords
- layer
- wafer
- forming
- source drain
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000003990 capacitor Substances 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 328
- 238000003860 storage Methods 0.000 claims description 27
- 238000011049 filling Methods 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 14
- 239000011241 protective layer Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 abstract description 4
- 239000000463 material Substances 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：形成基底，所述基底包括衬底、以及位于所述衬底上的有源柱，所述有源柱包括沟道区、沿第一方向位于所述沟道区相对两侧的第一源漏区和初始第二源漏区；形成堆叠结构于所述第一源漏区上方，所述堆叠结构中包括电容孔和下电极层，电容孔沿第一方向贯穿堆叠结构，下电极层覆盖电容孔内壁且与第一源漏区电连接；注入掺杂离子至所述初始第二源漏区，形成第二源漏区；形成电介质层和上电极层。本发明避免了在形成第二源漏区时的高温退火工艺对电容器中电介质层的结构的影响，改善了所述电容器的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
DRAM（Dynamic Random Access Memory，动态随机存储器）包括呈阵列排布的多个存储单元、以及与所述存储单元电连接的位线，每个所述存储单元中均包括一个晶体管和一个电容器，从而构成1T1C（1 Transistor 1 Capacitor）结构。所述晶体管用于控制存储单元的开启和关闭，所述电容器用于数据的存储。所述晶体管包括第一源漏区和第二源漏区，其中，所述第一源漏区用于与所述电容器电连接，所述第二源漏区用于与所述位线电连接。
在DRAM等半导体结构的过程中，在所述第一源漏区上形成完整的所述电容器的结构（即形成电容器的下电极层、电介质层和上电极层）之后，再通过离子注入等方式形成用于与所述位线电连接的所述第二源漏区。但是，在通过离子注入等方式形成所述第二源漏区的过程中，离子注入后的高温退火工艺会对已形成的所述电容器造成损伤，例如会影响所述电容器中的电介质层的结构，最终导致电容器的失效。
因此，如何避免形成第二源漏区时的高温工艺对电容器造成损伤，从而改善电容器的性能，提高半导体结构的制造良率，是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法，用于改善DRAM等半导体结构中电容器的性能，并提高半导体结构的制造良率。
根据一些实施例，本发明提供了一种半导体结构的形成方法，包括如下步骤：
形成基底，所述基底包括衬底、以及位于所述衬底上的有源柱，所述有源柱包括沟道区、沿第一方向位于所述沟道区相对两侧的第一源漏区和初始第二源漏区；
形成堆叠结构于所述第一源漏区上方，所述堆叠结构中包括电容孔和下电极层，所述电容孔沿所述第一方向贯穿所述堆叠结构，所述下电极层覆盖所述电容孔内壁且与所述第一源漏区电连接，以形成包括所述基底和所述堆叠结构的存储晶圆；
注入掺杂离子至所述初始第二源漏区，形成第二源漏区；
形成覆盖所述下电极层的表面的电介质层、以及覆盖所述电介质层的表面的上电极层。
在一些实施例中，形成基底的具体步骤包括：
提供初始衬底，所述初始衬底的顶部具有掺杂区；
刻蚀所述初始衬底，形成多个第一沟槽，多个所述第一沟槽将所述初始衬底分隔为多个所述有源柱，并将所述掺杂区分隔为多个所述第一源漏区，所述第一沟槽下方剩余的所述初始衬底作为所述衬底，并以所述第一源漏区下方的部分所述有源柱作为所述沟道区；
于所述第一沟槽内形成覆盖所述沟道区的栅极结构。
在一些实施例中，形成堆叠结构于所述第一源漏区上方的具体步骤包括：
形成堆叠层于所述基底上方，所述堆叠层包括沿所述第一方向依次堆叠的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层；
刻蚀所述堆叠层，形成沿所述第一方向贯穿所述堆叠层的电容孔；
形成覆盖所述电容孔的内壁且与所述第一源漏区电连接的所述下电极层；
形成填充满所述电容孔并覆盖所述下电极层的表面的填充层。
在一些实施例中，注入掺杂离子至所述初始第二源漏区之前，还包括如下步骤：
形成贯穿所述堆叠层中的所述第三支撑层的第二沟槽；
形成填充满所述第二沟槽并覆盖所述堆叠层、所述下电极层和所述填充层的第一连接层；
于所述第一连接层背离所述堆叠层的一侧键合连接载体晶圆。
在一些实施例中，形成贯穿所述堆叠层中的所述第三支撑层的第二沟槽的具体步骤包括：
于所述存储晶圆中定义晶圆内部区域、以及围绕所述晶圆内部区域的外周分布的晶圆边缘区域，所述晶圆内部区域中的全部所述电容孔均沿所述第一方向贯穿所述堆叠层；
刻蚀所述堆叠层中所述晶圆内部区域内的所述第三支撑层，于所述晶圆内部区域内形成多个贯穿所述堆叠层的所述第二沟槽。
在一些实施例中，形成第二源漏区的具体步骤包括：
翻转所述存储晶圆；
去除所述衬底，暴露所述初始第二源漏区；
注入掺杂离子至暴露的所述初始第二源漏区，形成所述第二源漏区。
在一些实施例中，形成覆盖所述下电极层的表面的电介质层、以及覆盖所述电介质层的表面的上电极层之前，还包括如下步骤：
于所述第二源漏区上形成与所述第二源漏区电连接的位线；
于所述位线背离所述第二源漏区的一侧形成第二连接层；
于所述第二连接层背离所述位线的一侧键合连接逻辑电路晶圆；
形成连续包覆所述逻辑电路晶圆、所述第二连接层、所述存储晶圆、所述第一连接层和所述载体晶圆的保护层。
在一些实施例中，形成覆盖所述下电极层的表面的电介质层、以及覆盖所述电介质层的表面的上电极层的具体步骤包括：
翻转包括所述存储晶圆、所述载体晶圆、所述逻辑电路晶圆、所述第一连接层、所述第二连接层和所述位线的整体结构；
去除覆盖于所述载体晶圆上的所述保护层、并去除所述第一连接层，暴露所述第二沟槽；
沿所述第二沟槽去除所述堆叠层中的所述第二牺牲层，暴露所述第二支撑层；
沿所述第二沟槽形成贯穿所述第二支撑层的第三沟槽，暴露所述第一牺牲层；
沿所述第三沟槽去除所述堆叠层中的所述第一牺牲层；
沿所述第二沟槽沉积电介质材料，形成覆盖所述下电极层的表面的电介质层；
形成覆盖所述电介质层的表面的所述上电极层。
根据另一些实施例，本发明还提供了一种采用如上所述的半导体结构的形成方法形成的半导体结构，包括：
存储晶圆，包括至少沿第二方向间隔排布的多个存储单元，所述存储单元包括有源柱、以及沿第一方向位于所述有源柱上方的电容器，所述有源柱包括沟道区、沿所述第一方向位于所述沟道区上方的第一源漏区、以及沿所述第一方向位于所述沟道区下方的第二源漏区，所述电容器包括与所述第一源漏区电连接的下电极层、覆盖所述下电极层的表面的电介质层和覆盖所述电介质层的表面的上电极层，所述第二方向与所述第一方向相交；
位线，沿所述第一方向位于所述有源柱背离所述电容器的一侧，所述位线沿所述第二方向延伸，且与所述第二方向间隔排布的多个所述存储单元中的所述第二源漏区电连接；
逻辑电路晶圆，沿所述第一方向位于所述位线背离所述有源柱的一侧；
第二连接层，沿所述第一方向位于所述逻辑电路晶圆与所述位线之间，用于连接所述逻辑电路晶圆与所述位线；
保护层，连续覆盖所述逻辑电路晶圆的表面和所述存储晶圆的侧壁，且所述保护层的顶部具有开口，所述开口暴露所述存储晶圆的晶圆内部区域，所述存储晶圆还包括围绕所述晶圆内部区域分布的晶圆边缘区域，多个所述存储单元位于所述晶圆内部区域，所述晶圆边缘区域包括沿所述第一方向交替堆叠的支撑层和牺牲层。
在一些实施例中，所述存储晶圆还包括位于所述晶圆边缘区域的伪存储单元，所述伪存储单元包括所述有源柱、以及沿第一方向位于所述有源柱上方的伪电容器，所述伪电容器包括伪下电极层，所述伪存储单元中的所述伪下电极层与所述有源柱之间具有所述牺牲层。
本发明一些实施例提供的半导体结构及其形成方法，在形成晶体管中的第二源漏区之后，再形成电容器中的电介质层，从而避免了在形成第二源漏区时的高温退火工艺对电容器中电介质层的结构的影响，改善了所述电容器的性能，进而提高了半导体结构的制造良率。本发明另一些实施例提供的半导体结构，通过形成连续覆盖所述逻辑电路晶圆的表面和所述存储结构的侧壁的保护层，既能避免去除牺牲层和第一连接层时的工艺对逻辑电路晶圆和第二连接层造成损伤，也能够进一步提高半导体结构的稳定性，从而进一步改善半导体结构的性能。本发明又一些实施例中的半导体结构仅在存储晶圆的晶圆内部区域形成用于去除牺牲层的第二沟槽，从而避免了因存储晶圆的晶圆边缘区域的电容孔刻蚀不足导致的下电极层剥离问题，进一步提高了半导体结构的性能和结构稳定性。
附图说明
附图1是本发明具体实施方式中半导体结构的形成方法流程图；
附图2-附图17是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2-附图17是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。如图1-图17所示，所述半导体结构的形成方法，包括如下步骤：
步骤S11，形成基底，所述基底包括衬底30、以及位于所述衬底30上的有源柱31，所述有源柱31包括沟道区、沿第一方向D1位于所述沟道区相对两侧的第一源漏区32和初始第二源漏区，如图3所示；
步骤S12，形成堆叠结构于所述第一源漏区上方，所述堆叠结构中包括电容孔50和下电极层60，所述电容孔50沿所述第一方向D1贯穿所述堆叠结构，所述下电极层60覆盖所述电容孔50内壁且与所述第一源漏区32电连接，以形成包括所述基底和所述堆叠结构的存储晶圆，如图5和图6所示，其中，图5中的（a）为形成电容孔之后的半导体结构的截面示意图，图5中的（b）为形成电容孔之后的半导体结构的俯视示意图，图6中的（a）为形成下电极层之后的半导体结构的截面示意图，图6中的（b）为形成下电极层之后的俯视示意图；
步骤S13，注入掺杂离子至所述初始第二源漏区，形成第二源漏区90，如图9所示；
步骤S14，形成覆盖所述下电极层60的表面的电介质层140、以及覆盖所述电介质层140的表面的上电极层141，如图14所示。
可选的，形成基底的具体步骤包括：
提供初始衬底20，所述初始衬底20的顶部具有掺杂区201，如图2所示；
刻蚀所述初始衬底20，形成多个第一沟槽，多个所述第一沟槽将所述初始衬底20分隔为多个所述有源柱31，并将所述掺杂区201分隔为多个所述第一源漏区32，所述第一沟槽下方剩余的所述初始衬底20作为所述衬底30，并以所述第一源漏区32下方的部分所述有源柱31作为所述沟道区；
于所述第一沟槽内形成覆盖所述沟道区的栅极结构，如图3所示。
具体来说，所述初始衬底20可以是但不限于硅衬底，所述初始衬底20包括沿所述第一方向D1相对分布的顶面和底面。可以采用离子注入等方式自所述初始衬底20的顶面向所述初始衬底20内部注入掺杂离子，并采用高温激活工艺处理，以形成位于所述初始衬底20顶部的所述掺杂区201，如图2所示。之后，可以采用干法刻蚀工艺自所述初始衬底20的顶面沿所述第一方向D1刻蚀所述初始衬底20，形成多个所述第一沟槽，且多个所述第一沟槽沿所述第一方向D1均未贯穿所述初始衬底20。多个所述第一沟槽将所述初始衬底20分隔为多个沿所述第一方向D1延伸的所述有源柱31，并将所述掺杂区201分隔为多个所述第一源漏区32，以形成垂直晶体管结构，所述第一沟槽下方剩余的所述初始衬底20作为所述衬底30。例如，图3示出了多个所述第一沟槽将所述初始衬底20分隔为沿第二方向D2间隔排布的多个所述有源柱31，所述第二方向D2与所述第一方向D1相交（例如垂直相交或者倾斜相交）。在一示例中，所述第一方向D1垂直于所述衬底30的顶面，所述第二方向D2平行于所述衬底30的顶面，所述衬底30的顶面是指所述衬底30朝向所述有源柱31的表面。接着，可以采用ISSG（原位水汽生成）工艺形成覆盖所述沟道区的表面的栅极介质层33，并采用原子层沉积工艺等形成覆盖所述栅介质层33表面的栅极层34，所述栅极介质层33和所述栅极层34共同构成所述栅极结构。然后，沉积二氧化硅等介质材料于所述第一沟槽内，形成填充满所述第一沟槽并覆盖所述栅极结构的隔离层35，如图3所示。
在一些实施例中，形成堆叠结构于所述第一源漏区32上方的具体步骤包括：
形成堆叠层40于所述基底上方，所述堆叠层40包括沿所述第一方向D1依次堆叠的第一支撑层401、第一牺牲402、第二支撑层403、第二牺牲层404和第三支撑层405，如图4所示；
刻蚀所述堆叠层40，形成沿所述第一方向D1贯穿所述堆叠层40的电容孔50，如图5所示；
形成覆盖所述电容孔50的内壁且与所述第一源漏区32电连接的所述下电极层60；
形成填充满所述电容孔50并覆盖所述下电极层60的表面的填充层61，如图6所示。
举例来说，所述堆叠层40包括位于所述基底上方的第一支撑层401、位于所述第一支撑层401上方的第一牺牲层402、位于所述第一牺牲层402上方的第二支撑层403、位于所述第二支撑层403上方的第二牺牲层404和位于所述第二牺牲层404上方的第三支撑层405，如图4所示。在一示例中，所述第一支撑层401的材料、所述第二支撑层403的材料和所述第三支撑层405的材料均相同（例如均为氮化物材料），所述第一牺牲层402的材料和所述第二牺牲层404的材料相同（例如均为氧化物材料）。采用干法刻蚀工艺刻蚀所述堆叠层40，形成多个沿所述第一方向D1贯穿所述堆叠层40的电容孔50，如图5所示。在一示例中，多个所述电容孔50与多个所述有源柱31一一对应，且所述电容孔50的底部暴露所述第一源漏区32。之后，可以采用原子层沉积工艺沉积TiN等导电材料于所述电容孔50的内壁和所述第三支撑层405的顶面，之后，回刻蚀去除覆盖于所述第三支撑层405的顶面的所述导电材料，残留于所述电容孔50的内壁且与所述第一源漏区32电连接的所述导电材料作为所述下电极层60。沉积氮化物（例如氮化硅）等介质材料于所述电容孔50内，形成填充满所述电容孔50并覆盖所述下电极层60的所述填充层61。所述填充层61用于提高所述电容孔50以及所述电容孔50内的所述下电极层60的稳定性，避免具有高深宽比的电容孔和下电极层在后续工艺中出现倾倒或者坍塌。
在一些实施例中，注入掺杂离子至所述初始第二源漏区之前，还包括如下步骤：
形成贯穿所述堆叠层40中的所述第三支撑层405的第二沟槽70，如图7所示，其中，图7中的（a）为形成第二沟槽之后的半导体结构的截面示意图，图7中的（b）为形成第二沟槽之后的半导体结构的俯视示意图；
形成填充满所述第二沟槽70并覆盖所述堆叠层40、所述下电极层60和所述填充层61的第一连接层80；
于所述第一连接层80背离所述堆叠层40的一侧键合连接载体晶圆81。所述第一连接层80可以为第一键合层。在一示例中，所述载体晶圆81可以为裸晶圆，用于支撑所述堆叠结构。
本具体实施方式在形成所述第一连接层80之前，刻蚀掉了部分的所述第三支撑层405，形成了暴露所述第二牺牲层404的所述第二沟槽70，能够提高所述第二沟槽70在所述第三支撑层405中的位置的准确度，避免因后续工艺（例如高温等）引起的堆叠层形变而导致的第二沟槽位置偏移的问题，从而有助于进一步提高所述半导体结构的性能。
在一些实施例中，形成贯穿所述堆叠层40中的所述第三支撑层的第二沟槽70的具体步骤包括：
于所述存储晶圆中定义晶圆内部区域151、以及围绕所述晶圆内部区域151的外周分布的晶圆边缘区域152，所述晶圆内部区域151中的全部所述电容孔50均沿所述第一方向D1贯穿所述堆叠层40，如图15所示；
刻蚀所述堆叠层40中所述晶圆内部区域151内的所述第三支撑层，于所述晶圆内部区域151内形成多个贯穿所述堆叠层40的所述第二沟槽70，如图17所示。
具体来说，在刻蚀所述存储晶圆中的所述堆叠层40形成所述电容孔50的过程中，位于所述晶圆内部区域151中的所述电容孔50均沿所述第一方向D1贯穿所述堆叠层40，位于所述晶圆边缘区域152中的所述电容孔50可能存在刻蚀不足的情形，即所述晶圆边缘区域152中部分所述电容孔50沿所述第一方向D1未贯穿所述堆叠层40。所述晶圆边缘区域152中刻蚀不足的所述电容孔50在后续去除所述堆叠层40中的所述牺牲层的过程中，所述电容孔50内的所述下电极层60和所述填充层61易出现倾倒或者剥离的问题，从而影响最终形成的半导体结构的性能。为了避免所述晶圆边缘区域152中出现所述下电极层60和所述填充层61倾倒或者剥离的问题，本具体实施方式仅刻蚀所述堆叠层40中所述晶圆内部区域151内的最顶层的所述支撑层，仅于所述晶圆内部区域151内形成多个贯穿所述堆叠层40的所述第二沟槽70，使得后续在去除所述堆叠层40中的所述牺牲层时，所述晶圆边缘区域152中的至少部分所述牺牲层得以保留，所述晶圆边缘区域152中保留的所述牺牲层能够支撑刻蚀不足的所述电容孔50内的所述下电极层60，提高了刻蚀不足的所述电容孔50内的所述下电极层60的稳定性。图16中示出了所述存储晶圆中部分晶圆内部区域和部分晶圆边缘区域的俯视示意图，且图16中示出了通过隔离道160分隔出的多个存储区域，所述存储区域用于形成存储阵列，所述存储阵列包括多个存储单元，所述存储单元用于信息的存储。图16中的虚线为所述晶圆内部区域151和所述晶圆边缘区域152的分界线，所述第二沟槽70仅存在于所述晶圆内部区域内。本领域技术人员应当理解，图16中的虚线仅为了示出所述晶圆内部区域151和所述的晶圆边缘区域152之间的相对位置关系，实际的所述半导体结构中并不存在此虚线。
在一些实施例中，形成第二源漏区90的具体步骤包括：
翻转所述存储晶圆；
去除所述衬底30，暴露所述初始第二源漏区，如图8所示；
注入掺杂离子至暴露的所述初始第二源漏区，形成所述第二源漏区90，如图9所示。
在一些实施例中，形成覆盖所述下电极层60的表面的电介质层140、以及覆盖所述电介质层140的表面的上电极层141之前，还包括如下步骤：
于所述第二源漏区90上形成与所述第二源漏区90电连接的位线100，如图10所示；
于所述位线100背离所述第二源漏区90的一侧形成第二连接层110；
于所述第二连接层110背离所述位线100的一侧键合连接逻辑电路晶圆111，如图11所示；
形成连续包覆所述逻辑电路晶圆111、所述第二连接层110、所述存储晶圆、所述第一连接层80和所述载体晶圆81的保护层112，如图11所示。
可选的，形成覆盖所述下电极层60的表面的电介质层140、以及覆盖所述电介质层140的表面的上电极层141的具体步骤包括：
翻转包括所述存储晶圆、所述载体晶圆81、所述逻辑电路晶圆111、所述第一连接层80、所述第二连接层110和所述位线100的整体结构；
去除覆盖于所述载体晶圆81上的所述保护层112、并去除所述第一连接层80，暴露所述第二沟槽70；
沿所述第二沟槽70去除所述堆叠层40中的所述第二牺牲层404，暴露所述第二支撑层403；
沿所述第二沟槽70形成贯穿所述第二支撑层403的第三沟槽，暴露所述第一牺牲层402；
沿所述第三沟槽去除所述堆叠层40中的所述第一牺牲层402；
沿所述第二沟槽70沉积电介质材料，形成覆盖所述下电极层60的表面的电介质层140；
形成覆盖所述电介质层140的表面的所述上电极层141，如图14所示。
具体来说，在通过所述第一连接层80连接所述存储晶圆和所述载体晶圆81之后，翻转包括所述存储晶圆、所述载体晶圆81和所述第一连接层80的整体结构，并通过CMP（化学机械研磨）等减薄工艺去除所述有源柱31下方的所述衬底30，暴露所述初始第二源漏区，如图8所示。接着，采用离子注入工艺注入掺杂离子至所述初始第二源漏区，并通过高温激活工艺处理，形成如图9所示的所述第二源漏区90。沉积金属钨等导电材料于所述第二源漏区90上，形成所述位线100，如图10所示。接着，形成所述第二连接层110，以连接所述位线100与所述逻辑电路晶圆111。在一示例中，所述第二连接层110为第二键合层，使得所述位线100与所述逻辑电路晶圆111键合连接。所述逻辑电路晶圆111中包括逻辑控制电路，用于向所述位线100和/或所述栅极层34传输控制信号。所述保护层112连续包覆所述逻辑电路晶圆111、所述第二连接层110、所述存储晶圆、所述第一连接层80和所述载体晶圆81，从而避免后续去除所述堆叠层40中的所述牺牲层的过程中，所述电容孔50内的所述下电极层60和所述填充层61易出现倾倒或者剥离的问题，并避免后续在去除第一连接层80的过程中对所述第二连接层110造成损伤。在一示例中，所述保护层112的材料可以为致密度较高的氮化物材料，例如氮化硅。
在形成所述保护层112之后，再次翻转包括所述存储晶圆、所述载体晶圆81、所述逻辑电路晶圆111、所述第一连接层80、所述位线100、所述第二连接层110的整体结构，并通过化学机械研磨等工艺去除所述第一连接层80上方的所述保护层112和所述载体晶圆81，如图12所示。之后，可以通过湿法刻蚀工艺去除所述第一连接层80，暴露所述第二牺牲层404。通过设置所述保护层112，能够避免在去除所述第一连接层80的过程中对所述第二连接层110造成损伤。接着，可以采用湿法刻蚀工艺沿所述第二沟槽70去除所述堆叠层40中的所述第一牺牲层402和所述第二牺牲层404，形成暴露所述下电极层60的表面且与所述第二沟槽70连通的空隙130，如图13所示，其中，图13中的（a）为形成暴露所述下电极层60的表面且与所述第二沟槽70连通的空隙130之后的半导体结构的截面示意图，图13中的（b）为形成所述空隙130之后的半导体结构的俯视示意图。所述保护层112还能够避免在去除所述第一牺牲层402和所述第二牺牲层404的过程中所述晶圆边缘区域出现倾倒或者剥离的问题。之后，于所述空隙内形成覆盖所述下电极层60的所述电介质层140和覆盖所述电介质层140的所述上电极层141，如图14所示。所述晶圆内部区域中的所述下电极层60、所述电介质层140和所述上电极层141共同构成电容器。所述晶圆边缘区域中形成伪电容器，所述晶圆边缘区域中的所述下电极层作为所述伪电容器的伪下电极层。
在形成所述电容器之后，还可以形成接触插塞等结构，将所述逻辑电路晶圆111、所述栅极层34和所述位线100的信号引出。
本具体实施方式还提供了一种如上所述的半导体结构的形成方法形成的半导体结构。本具体实施方式提供的半导体结构的形成方法可以参见图1-图17。如图2-图17所示，所述半导体结构，包括：
存储晶圆，包括至少沿第二方向D2间隔排布的多个存储单元，所述存储单元包括有源柱31、以及沿第一方向D1位于所述有源柱31上方的电容器，所述有源柱31包括沟道区、沿所述第一方向D1位于所述沟道区上方的第一源漏区32、以及沿所述第一方向D1位于所述沟道区下方的第二源漏区90，所述电容器包括与所述第一源漏区32电连接的下电极层60、覆盖所述下电极层60的表面的电介质层140和覆盖所述电介质层140的表面的上电极层141，所述第二方向D2与所述第一方向D1相交；
位线100，沿所述第一方向D1位于所述有源柱31背离所述电容器的一侧，所述位线100沿所述第二方向D2延伸，且与所述第二方向D2间隔排布的多个所述存储单元中的所述第二源漏区90电连接；
逻辑电路晶圆111，沿所述第一方向D1位于所述位线100背离所述有源柱31的一侧；
第二连接层110，位于所述逻辑电路晶圆111与所述位线100之间，用于连接所述逻辑电路晶圆111与所述位线100；
保护层112，连续覆盖所述逻辑电路晶圆111的表面和所述存储晶圆的侧壁，且所述保护层112的顶部具有开口，所述开口暴露所述存储晶圆的晶圆内部区域151，所述存储晶圆还包括围绕所述晶圆内部区域151分布的晶圆边缘区域152，多个所述存储单元位于所述晶圆内部区域151，所述晶圆边缘区域152包括沿所述第一方向D1交替堆叠的支撑层和牺牲层。
在一些实施例中，所述存储晶圆还包括位于所述晶圆边缘区域152的伪存储单元，所述伪存储单元包括所述有源柱、以及沿第一方向位于所述有源柱上方的伪电容器，所述伪电容器包括伪下电极层，所述伪存储单元中的所述伪下电极层与所述有源柱31之间具有所述牺牲层。
本具体实施方式一些实施例提供的半导体结构及其形成方法，在形成晶体管中的第二源漏区之后，再形成电容器中的电介质层，从而避免了在形成第二源漏区时的高温退火工艺对电容器中电介质层的结构的影响，改善了所述电容器的性能，进而提高了半导体结构的制造良率。本发明另一些实施例提供的半导体结构，通过形成连续覆盖所述逻辑电路晶圆的表面和所述存储结构的侧壁的保护层，既能避免去除牺牲层和第一连接层时的工艺对逻辑电路晶圆和第二连接层造成损伤，也能够进一步提高半导体结构的稳定性，从而进一步改善半导体结构的性能。本发明又一些实施例中的半导体结构仅在存储晶圆的晶圆内部区域形成用于去除牺牲层的第二沟槽，从而避免了因存储晶圆的晶圆边缘区域的电容孔刻蚀不足导致的下电极层剥离问题，进一步提高了半导体结构的性能和结构稳定性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
形成基底，所述基底包括衬底、以及位于所述衬底上的有源柱，所述有源柱包括沟道区、沿第一方向位于所述沟道区相对两侧的第一源漏区和初始第二源漏区；
形成堆叠结构于所述第一源漏区上方，所述堆叠结构中包括电容孔和下电极层，所述电容孔沿所述第一方向贯穿所述堆叠结构，所述下电极层覆盖所述电容孔内壁且与所述第一源漏区电连接，以形成包括所述基底和所述堆叠结构的存储晶圆；
注入掺杂离子至所述初始第二源漏区，形成第二源漏区；
形成覆盖所述下电极层的表面的电介质层、以及覆盖所述电介质层的表面的上电极层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的具体步骤包括：
提供初始衬底，所述初始衬底的顶部具有掺杂区；
刻蚀所述初始衬底，形成多个第一沟槽，多个所述第一沟槽将所述初始衬底分隔为多个所述有源柱，并将所述掺杂区分隔为多个所述第一源漏区，所述第一沟槽下方剩余的所述初始衬底作为所述衬底，并以所述第一源漏区下方的部分所述有源柱作为所述沟道区；
于所述第一沟槽内形成覆盖所述沟道区的栅极结构。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成堆叠结构于所述第一源漏区上方的具体步骤包括：
形成堆叠层于所述基底上方，所述堆叠层包括沿所述第一方向依次堆叠的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层；
刻蚀所述堆叠层，形成沿所述第一方向贯穿所述堆叠层的电容孔；
形成覆盖所述电容孔的内壁且与所述第一源漏区电连接的所述下电极层；
形成填充满所述电容孔并覆盖所述下电极层的表面的填充层。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，注入掺杂离子至所述初始第二源漏区之前，还包括如下步骤：
形成贯穿所述堆叠层中的所述第三支撑层的第二沟槽；
形成填充满所述第二沟槽并覆盖所述堆叠层、所述下电极层和所述填充层的第一连接层；
于所述第一连接层背离所述堆叠层的一侧键合连接载体晶圆。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，形成贯穿所述堆叠层中的所述第三支撑层的第二沟槽的具体步骤包括：
于所述存储晶圆中定义晶圆内部区域、以及围绕所述晶圆内部区域的外周分布的晶圆边缘区域，所述晶圆内部区域中的全部所述电容孔均沿所述第一方向贯穿所述堆叠层；
刻蚀所述堆叠层中所述晶圆内部区域内的所述第三支撑层，于所述晶圆内部区域内形成多个贯穿所述堆叠层的所述第二沟槽。
6.根据权利要求4所述的半导体结构的形成方法，其特征在于，形成第二源漏区的具体步骤包括：
翻转所述存储晶圆；
去除所述衬底，暴露所述初始第二源漏区；
注入掺杂离子至暴露的所述初始第二源漏区，形成所述第二源漏区。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成覆盖所述下电极层的表面的电介质层、以及覆盖所述电介质层的表面的上电极层之前，还包括如下步骤：
于所述第二源漏区上形成与所述第二源漏区电连接的位线；
于所述位线背离所述第二源漏区的一侧形成第二连接层；
于所述第二连接层背离所述位线的一侧键合连接逻辑电路晶圆；
形成连续包覆所述逻辑电路晶圆、所述第二连接层、所述存储晶圆、所述第一连接层和所述载体晶圆的保护层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成覆盖所述下电极层的表面的电介质层、以及覆盖所述电介质层的表面的上电极层的具体步骤包括：
翻转包括所述存储晶圆、所述载体晶圆、所述逻辑电路晶圆、所述第一连接层、所述第二连接层和所述位线的整体结构；
去除覆盖于所述载体晶圆上的所述保护层、并去除所述第一连接层，暴露所述第二沟槽；
沿所述第二沟槽去除所述堆叠层中的所述第二牺牲层，暴露所述第二支撑层；
沿所述第二沟槽形成贯穿所述第二支撑层的第三沟槽，暴露所述第一牺牲层；
沿所述第三沟槽去除所述堆叠层中的所述第一牺牲层；
沿所述第二沟槽沉积电介质材料，形成覆盖所述下电极层的表面的电介质层；
形成覆盖所述电介质层的表面的所述上电极层。
9.一种采用权利要求1所述的半导体结构的形成方法形成的半导体结构，其特征在于，包括：
存储晶圆，包括至少沿第二方向间隔排布的多个存储单元，所述存储单元包括有源柱、以及沿第一方向位于所述有源柱上方的电容器，所述有源柱包括沟道区、沿所述第一方向位于所述沟道区上方的第一源漏区、以及沿所述第一方向位于所述沟道区下方的第二源漏区，所述电容器包括与所述第一源漏区电连接的下电极层、覆盖所述下电极层的表面的电介质层和覆盖所述电介质层的表面的上电极层，所述第二方向与所述第一方向相交；
位线，沿所述第一方向位于所述有源柱背离所述电容器的一侧，所述位线沿所述第二方向延伸，且与所述第二方向间隔排布的多个所述存储单元中的所述第二源漏区电连接；
逻辑电路晶圆，沿所述第一方向位于所述位线背离所述有源柱的一侧；
第二连接层，沿所述第一方向位于所述逻辑电路晶圆与所述位线之间，用于连接所述逻辑电路晶圆与所述位线；
保护层，连续覆盖所述逻辑电路晶圆的表面和所述存储晶圆的侧壁，且所述保护层的顶部具有开口，所述开口暴露所述存储晶圆的晶圆内部区域，所述存储晶圆还包括围绕所述晶圆内部区域分布的晶圆边缘区域，多个所述存储单元位于所述晶圆内部区域，所述晶圆边缘区域包括沿所述第一方向交替堆叠的支撑层和牺牲层。
10.根据权利要求9所述的半导体结构，其特征在于，所述存储晶圆还包括位于所述晶圆边缘区域的伪存储单元，所述伪存储单元包括所述有源柱、以及沿第一方向位于所述有源柱上方的伪电容器，所述伪电容器包括伪下电极层，所述伪存储单元中的所述伪下电极层与所述有源柱之间具有所述牺牲层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311287943.2A CN117042451B (zh) | 2023-10-08 | 2023-10-08 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311287943.2A CN117042451B (zh) | 2023-10-08 | 2023-10-08 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117042451A true CN117042451A (zh) | 2023-11-10 |
| CN117042451B CN117042451B (zh) | 2024-02-02 |
Family
ID=88641466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311287943.2A Active CN117042451B (zh) | 2023-10-08 | 2023-10-08 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117042451B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050032309A1 (en) * | 2001-11-22 | 2005-02-10 | Dirk Manger | Method for producing a memory cell of a memory cell field in a semiconductor memory |
| CN112530863A (zh) * | 2019-10-12 | 2021-03-19 | 长江存储科技有限责任公司 | 用于裸片对裸片进行键合的方法和结构 |
| CN115274453A (zh) * | 2022-08-17 | 2022-11-01 | 长江存储科技有限责任公司 | 半导体器件的制作方法、存储器及其制作方法 |
| CN115377108A (zh) * | 2022-08-26 | 2022-11-22 | 芯盟科技有限公司 | 动态随机存取存储器及其形成方法 |
| US20230018059A1 (en) * | 2022-06-10 | 2023-01-19 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming same |
| CN116193853A (zh) * | 2023-02-28 | 2023-05-30 | 芯盟科技有限公司 | 半导体结构及半导体结构的形成方法 |
| CN116471840A (zh) * | 2023-04-23 | 2023-07-21 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法和半导体结构 |
-
2023
- 2023-10-08 CN CN202311287943.2A patent/CN117042451B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050032309A1 (en) * | 2001-11-22 | 2005-02-10 | Dirk Manger | Method for producing a memory cell of a memory cell field in a semiconductor memory |
| CN112530863A (zh) * | 2019-10-12 | 2021-03-19 | 长江存储科技有限责任公司 | 用于裸片对裸片进行键合的方法和结构 |
| US20230018059A1 (en) * | 2022-06-10 | 2023-01-19 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming same |
| CN115274453A (zh) * | 2022-08-17 | 2022-11-01 | 长江存储科技有限责任公司 | 半导体器件的制作方法、存储器及其制作方法 |
| CN115377108A (zh) * | 2022-08-26 | 2022-11-22 | 芯盟科技有限公司 | 动态随机存取存储器及其形成方法 |
| CN116193853A (zh) * | 2023-02-28 | 2023-05-30 | 芯盟科技有限公司 | 半导体结构及半导体结构的形成方法 |
| CN116471840A (zh) * | 2023-04-23 | 2023-07-21 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法和半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117042451B (zh) | 2024-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7439149B1 (en) | Structure and method for forming SOI trench memory with single-sided strap | |
| US8871588B2 (en) | Reverse construction integrated circuit | |
| US8691680B2 (en) | Method for fabricating memory device with buried digit lines and buried word lines | |
| US8102008B2 (en) | Integrated circuit with buried digit line | |
| US7109544B2 (en) | Architecture for vertical transistor cells and transistor-controlled memory cells | |
| US11984472B2 (en) | Double-sided capacitor structure and method for forming the same | |
| CN111192876A (zh) | 具有电容器的存储器件及其形成方法 | |
| CN113540111B (zh) | 一种三维存储器件及其制造方法 | |
| US5539230A (en) | Chimney capacitor | |
| US9419001B1 (en) | Method for forming cell contact | |
| CN114530419A (zh) | 存储器的形成方法及存储器 | |
| CN117042451B (zh) | 半导体结构及其形成方法 | |
| CN116097919A (zh) | 三维存储器的制备方法 | |
| CN115020408A (zh) | 半导体结构及其形成方法 | |
| CN113972208A (zh) | 一种半导体器件及其制造方法和电子设备 | |
| US6162670A (en) | Method of fabricating a data-storage capacitor for a dynamic random-access memory device | |
| US20230411450A1 (en) | Electronic device manufacturing method | |
| EP4044232A1 (en) | Memory and manufacturing method therefor | |
| EP4307855A1 (en) | Semiconductor structure and manufacturing method therefor | |
| CN218998733U (zh) | 半导体存储装置 | |
| CN117529105B (zh) | 半导体结构及其形成方法 | |
| CN116056557A (zh) | 半导体结构及其形成方法 | |
| CN116997176A (zh) | 半导体结构及其形成方法 | |
| CN117337035A (zh) | 半导体结构及其形成方法 | |
| CN117334626A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |