CN113972208A - 一种半导体器件及其制造方法和电子设备 - Google Patents

Abstract

本发明公开一种半导体器件及其制造方法和电子设备，涉及半导体技术领域，以解决隔断区域和外围区域交界处产生底切的问题。所述半导体器件包括：基底，具有单元区域、外围区域以及位于单元区域和外围区域之间的隔断区域；分别形成在基底上的第一晶体管和第二晶体管，第一晶体管位于单元区域，第二晶体管位于外围区域；缓冲层，形成在第一晶体管上，缓冲层覆盖单元区域和隔断区域；第二晶体管的栅堆叠覆盖缓冲层在隔断区域的位置和外围区域；以及与第一晶体管的有源区电连接的位线，位线形成在缓冲层上。所述半导体器件的制造方法用于制造半导体器件。本发明提供的半导体器件用于电子设备。

Description

一种半导体器件及其制造方法和电子设备

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法和电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)通过利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。DRAM的结构简单，每一个比特的数据都只需一个电容跟一个晶体管处理。同时DRAM密度高，单位体积的容量较高，因此成本较低。

随着半导体存储元件变得高度集成，在制造DRAM时，由于单元区域、外围区域，以及位于单元区域和外围区域之间的隔断区域的层堆积构造不同。在隔断区域和外围区域的交界处会产生底切的现象，导致半导体器件短路等问题。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法和电子设备，用于避免隔断区域和外围区域交界处产生底切的现象。

为了实现上述目的，本发明提供一种半导体器件。该半导体器件包括：

基底，具有单元区域、外围区域以及位于单元区域和外围区域之间的隔断区域；

分别形成在基底上的第一晶体管和第二晶体管，第一晶体管位于单元区域，第二晶体管位于外围区域；

缓冲层，形成在第一晶体管上，缓冲层覆盖单元区域和隔断区域；第二晶体管的栅堆叠覆盖缓冲层在隔断区域的位置和外围区域；

以及与第一晶体管的有源区电连接的位线，位线形成在缓冲层上。

与现有技术相比，本发明提供的半导体器件中，通过在第一晶体管上形成缓冲层，此时缓冲层覆盖单元区域和隔断区域，第二晶体管的栅堆叠覆盖缓冲层在隔断区域的位置和外围区域，位线形成在缓冲层上，并且位线与第一晶体管的有源区电连接。此时，隔断区域和外围区域交界处产生底切的现象就可以完全避免，从而避免由此造成的半导体器件短路的问题，提高半导体器件的性能。

本发明还提供一种半导体器件的制造方法。该半导体器件的制造方法包括：

提供一基底，基底具有单元区域、外围区域以及位于单元区域和外围区域之间的隔断区域；

在基底上形成第一晶体管、第二晶体管和缓冲层；第一晶体管位于单元区域，第二晶体管位于外围区域；缓冲层形成在第一晶体管上，缓冲层覆盖单元区域和隔断区域；第二晶体管的栅堆叠覆盖缓冲层在隔断区域的位置和外围区域，

在缓冲层上形成位线，位线与第一晶体管的有源区电连接。

与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。

本发明还提供一种电子设备，包括上述技术方案的半导体器件；和/或，

电子设备为通讯设备或终端设备。

与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了本发明实施例提供的半导体器件的布局图；

图2示出了现有技术中半导体器件结构示意图；

图3示出了本发明实施例提供的半导体器件的结构示意图；

图4至图13示出了本发明实施例中制造半导体器件的各个阶段中沿着图1中的线A-A’的截面实施例示意图；

图14示出了本发明实施例提供的半导体器件的制造方法的流程图。

附图标记：

基底100、缓冲层102、栅堆叠103、栅电极104、位线金属层106、单元区域108、外围区域110、隔断区域112、接触孔114、位线节点接触部116、栅介质层118、帽层120、第一缓冲层124、第二缓冲层126、掩膜128、缓冲膜130、栅导体层132、第二掩膜134。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)属于一种挥发性存储器，包含由多个单元区域(cell)构成的存储器区以及围绕单元区域设置的外围区域(peripheral)。各单元区域包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。利用横跨存储器区与各单元区域电连接的字线(word line，缩写为WL)与位线(bit line，缩写为BL)，可定位至每一单元区域，并控制其数据的存取。

通过对上述半导体器件进行分析发现，在制造DRAM时，对于单元区域108、外围区域110以及位于单元区域108和外围区域110之间的隔断区域112(现有技术中隔断区域112一般被包含在单元区域108。为了方便后文描述，下文将隔断区域112和单元区域108分开说明，如图1所示)的层堆积构造不同，在对隔断区域112和外围区域110进行湿法刻蚀时容易产生底切的问题(如图2中所指示的I位置)，导致半导体器件短路。

为解决上述问题，本发明实施例提供了一种半导体器件及其制造方法和电子设备，利用形成在第一晶体管上的缓冲层，覆盖缓冲层在隔断区域的位置和外围区域的第二晶体管的栅堆叠，避免在隔断区域和外围区域交界处产生底切的现象，从而避免由此造成的半导体器件短路问题，保证半导体器件的性能。

为了方便描述，下文仅描述本发明实施例提供的半导体器件与现有技术中的半导体器件的不同之处，其它未描述的结构，可以参考现有技术的描述。当然，本领域技术人员也可以在下文基础上结合本发明实施例的描述，对现有其它半导体器件进行改进。

针对上述问题，图1示出了本发明实施例提供的半导体器件的布局图，图3至图13示出了沿着图1中的线A-A’截取的横截面图。如图3所示，该半导体器件包括：基底100、第一晶体管、第二晶体管、缓冲层102、第二晶体管的栅堆叠103以及位线。

如图3所示，上述基底100具有单元区域108、外围区域110以及位于单元区域108和外围区域110之间的隔断区域112。基底100可以是例如体硅基底、绝缘体上硅(silicon oninsulator，缩写为SOI)基底、锗基底、绝缘体上锗(germanium on insulator，缩写为GOI)基底、硅锗基底或以外延生长方式形成的外延薄膜基底。下面以硅基底为例进行描述。

上述第一晶体管和第二晶体管分别形成在基底100上。第一晶体管位于单元区域108，第二晶体管位于外围区域110。在实际应用中，第一晶体管和第二晶体管的数量可以为一个，也可以为多个。当第一晶体管为多个时，多个第一晶体管可以呈现阵列式排列分布在单元区域108。当第二晶体管为多个时，多个第二晶体管围绕第一晶体管排列分布在外围区域110。

对于单元区域内的第一晶体管，可以为常见的各种晶体管，例如：底栅晶体管、顶栅晶体管，当然，也可以为掩埋沟道阵列晶体管(buried channel array transistor，缩写为BCAT，又称埋沟晶体管)，但不仅限于此。对于外围区域的第二晶体管来说，第二晶体管可以为例如金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，缩写为MOSFET)。

如图3所示，上述缓冲层102形成在第一晶体管上。缓冲层102覆盖单元区域108和隔断区域112。此时露出外围区域110的基底100，便于后续的沉积、光刻和刻蚀等工艺在外围区域110进行。

如图3所示，位线形成在缓冲层102上，并且位线与第一晶体管的有源区电连接。

如图2所示，在实际应用中，如果直接刻蚀(如湿法刻蚀、干法刻蚀，但不仅限于此)第一缓冲层124位于隔断区域112和外围区域110的位置时，刻蚀所形成的过孔容易产生底切(如图2中所指示的I位置)，导致半导体器件短路。当位线金属层106形成在第一缓冲层124上时，可以避免上述问题，从而进一步提高半导体器件的性能。

由此可见，本发明实施例提供的半导体器件可以避免现有技术中由于产生底切现象，导致的半导体器件短路，影响半导体器件性能的问题。

作为一种可能的实现方式，如图3和图8所示，上述缓冲层102开设有接触孔114，位线通过后续在接触孔114中形成的位线节点接触部116与第一晶体管的有源区电连接。应理解，接触孔114和位线的数量可以为一个，也可以为多个，根据实际情况进行设置。一根位线与一个第一晶体管连接。

如图3和图8所示，在实际应用中，可以在缓冲层102开设的接触孔114内形成位线节点接触部116，使形成在缓冲层102上的位线通过位线节点接触部116与第一晶体管的有源区电连接。在字线的控制下，第一晶体管可实现导通和关断。在导通状态下，与含有的栅极电连接。通过位线和字线可以实现数据的传输。

如图3所示，作为一种可能的实现方式，上述缓冲层102包括至少一个第一缓冲层124和至少一个第二缓冲层126。

如图3所示，至少一个第一缓冲层124形成在第一晶体管上。至少一个第一缓冲层124覆盖单元区域108和隔断区域112，此时将外围区域110露出。至少一个第二缓冲层126形成在至少一个第一缓冲层124上。第二晶体管的栅堆叠103覆盖至少一个第二缓冲层126。当缓冲层102开设接触孔(图14未示出)时，在第一缓冲层124和第二缓冲层126上开设接触孔，使位线通过形成在接触孔中的位线节点接触部116与第一晶体管的有源区电连接即可。

上述第一缓冲层124和第二缓冲层126的数量可以为一个，也可以为多个，根据实际情况进行设置。当第一缓冲层124为多个时，第一缓冲层124形成在第一晶体管上，并且第一缓冲层124覆盖单元区域108和隔断区域112。当第二缓冲层126为多个时，第二缓冲层126形成在上述多个第一缓冲层124上。

在一种可选方式中，为了降低工艺难度，至少一个上述第二缓冲层126形成在至少一个第一缓冲层124上。第二晶体管的栅堆叠103覆盖至少一个第二缓冲层126。此时单元区域108打开，位线可以仅形成在至少一个第一缓冲层124上，也可以形成在至少一个第一缓冲层124和至少一个第二缓冲层126上。此时减少对第二缓冲层126的刻蚀，节省时间和材料。

在另一种可选方式中，如图3所示，至少一个第二缓冲层126的面积小于至少一个第一缓冲层124的面积。此时位线可以仅形成在至少一个第一缓冲层124上，第二晶体管的栅堆叠103完全覆盖至少一个第二缓冲层126。当然，第二晶体管的栅堆叠103也可以覆盖至少一个第二缓冲层126的局部区域。至少一个上述第二缓冲层126形成在至少一个第一缓冲层124上。此时单元区域108打开，位线可以仅形成在至少一个第一缓冲层124上，也可以形成在至少一个第一缓冲层124和至少一个第二缓冲层126上。此时减少对第二缓冲层126的刻蚀、节省时间和材料，降低了工艺难度。

在又一种可选方式中，如图3所示，至少一个上述第一缓冲层124包括掩膜128和缓冲膜130。掩膜128形成在第一晶体管上。缓冲膜130形成在掩膜128上。掩膜128为氧化物掩膜。缓冲膜130为氮化硅缓冲膜。至少一个第二缓冲层126包括氧化物缓冲膜。

示例性的，在第一晶体管上形成的掩膜128为硬掩膜。在本发明的实施例中采用的掩膜128为氧化物掩膜。当然掩膜128的材料还可以根据实际情况选择，例如氮化硅、碳化硅等材料，但不仅限于此。缓冲膜130为氮化硅、碳化硅等缓冲膜。当然缓冲膜130的材料还可以根据实际情况，选择其他合适的材料。第二缓冲层126为氧化物缓冲膜。当然第二缓冲层126的材料还可以根据实际情况选择，例如氮化硅、碳化硅等材料的缓冲膜。

如图3所示，作为一种可能的实现方式，上述半导体器件还包括位于隔断区域112的隔断结构。该隔断结构形成在基底100上。缓冲层102覆盖隔断结构。第二晶体管的栅堆叠103覆盖隔断结构的局部区域。

由于缓冲层102覆盖在隔断结构上，并且第二晶体管的栅堆叠103覆盖隔断结构的局部区域，此时避免隔断区域112和外围区域110的交界处产生阶差。在不影响后续操作的前提下，有利于位线的形成。

一般来说，上述掩埋沟道阵列晶体管BCAT所在的单元区域108以及位于单元区域108和外围区域110之间的隔断区域112，与基底100之间覆盖有绝缘膜(Spin-onDielectrics，缩写为SOD)。

作为一种可能的实现方式，如图3所示，第二晶体管的栅堆叠103包括第二晶体管的栅介质层118和第二晶体管的栅电极104。上述第二晶体管的有源区形成在基底100表面，第二晶体管的栅介质层118形成在第二晶体管的有源区上。第二晶体管的有源区和第二晶体管的栅介质层118均位于外围区域110。第二晶体管的栅电极104形成在第二晶体管的栅介质层118上。第二晶体管的栅电极104位于缓冲层102在隔断区域112的位置和外围区域110。这样设置不仅可以充分利用空间，还便于后期工艺处理。

本发明实施例还提供了一种半导体器件的制造方法。图14示出了本发明实施例提供的半导体器件的制造方法的流程图。如图14所示，该半导体器件的制造方法包括：

如图3所示，首先，提供一基底100。基底100具有单元区域108、外围区域110以及位于单元区域108和外围区域110之间的隔断区域112。至于基底100的选择可以参考前文，在此不再赘述。

如图3所示，之后，在基底100上形成第一晶体管、第二晶体管和缓冲层102。第一晶体管位于单元区域108，第二晶体管位于外围区域110。缓冲层102形成在第一晶体管上，缓冲层102覆盖单元区域108和隔断区域112。第二晶体管的栅堆叠103覆盖缓冲层102在隔断区域112的位置以及外围区域110。

如图3所示，再之后，在缓冲层102上形成位线。该位线与第一晶体管的有源区电连接。

如图3所示，在缓冲层102上沉积位线金属层106，形成位线。通过接触孔(图3中未示出)形成的位线节点接触部116，使位线与第一晶体管的有源区电连接。

与现有技术相比，本发明实施例提供的半导体器件的制造方法，其有益效果与上述实施例提供的半导体器件的有益效果相同，在此不做赘述。

作为一种可能的实现方式，如图4所示，在基底100上形成第一晶体管、第二晶体管和缓冲层102包括：

如图4所示，首先，在基底100上形成第一晶体管、第二晶体管的有源区，第二晶体管的有源区位于外围区域110。第一晶体管可以为BCAT等晶体管。第二晶体管可以为MOSFET等晶体管。在隔断区域112形成隔断结构。隔断结构形成在基底100上。

之后，在第一晶体管上形成缓冲层102。缓冲层102形成在隔断结构上。

如图4所示，在第一晶体管、第二晶体管上形成掩埋沟道阵列晶体管BACT的掩膜128，其中掩膜128为氧化物掩膜。在氧化物掩膜上形成掩埋沟道阵列晶体管BACT的帽层120，其中帽层120为氮化硅帽层。上述氧化物掩膜和氮化硅帽层位于单元区域108、隔断区域112和外围区域110。可以理解的是掩膜128和帽层120的材料可以采用其他适于实用的材料。

如图4和图5所示，将形成的帽层120去除。在本发明的实施例中，通过采用溅射蚀刻的方式去除掩埋沟道阵列晶体管BACT的帽层120，可以理解的是还可以采用其他适于实用的方式去除帽层120。

之后，在氧化物掩膜上沉积氮化硅形成氮化硅缓冲膜。在氮化硅缓冲膜上沉积氧化物形成氧化物缓冲膜。可以通过各种沉积技术中的任意一种来形成氮化硅缓冲膜或氧化物缓冲膜。例如可以通过低压化学气相沉积(low-pressure chemical vapor deposition，缩写为LPCVD)、大气压化学气相沉积(atmospheric pressure CVD，缩写为APCVD)、等离子体增强化学气相沉积(plasma enhanced CVD，缩写为PECVD)、物理气相沉积(physicalvapor deposition，缩写为PVD)、化学气相沉积(Chemical Vapor Deposition，缩写为CVD)和其他合适的沉积技术来形成氮化硅缓冲膜或氧化物缓冲膜。

在本发明的实施例中，采用化学气相沉积的方式形成氮化硅缓冲膜或氧化物缓冲膜。可以理解的是还可以采用其他适于实用的方式形成氮化硅缓冲膜或氧化物缓冲膜。

如图6所示，对位于外围区域110的缓冲层102进行图形化，露出外围区域110的激活区(图6中未示出)。

如图6所示，对位于外围区域110的缓冲层102进行刻蚀，选择性的去除部分掩膜128、缓冲膜130、第二缓冲层126即氧化物掩膜、氮化硅缓冲膜和氧化物缓冲膜。上述图形化过程可以采用干法刻蚀或湿法刻蚀的方式刻蚀位于外围区域110的缓冲层102。例如当采用干法刻蚀时可以利用等离子刻蚀。即可以采用等离子体刻蚀(plasma etch)或湿法刻蚀(wet etch)的方式，选择性的去除部分氧化物掩膜、氮化硅缓冲膜和氧化物缓冲膜，以露出外围区域110，便于后续在周边领域进行沉积、光刻和刻蚀等工艺。可以理解的是还可以采用其他适于实用的方式去除部分氧化物掩膜、氮化硅缓冲膜和氧化物缓冲膜。

如图7至图11所示，在第二晶体管的有源区上形成第二晶体管的栅介质层118和第二晶体管的栅电极104，第二晶体管的栅介质层118形成在第二晶体管的有源区上，第二晶体管的栅介质层118位于外围区域110。

作为一种可能的实现方式，在第二晶体管的有源区上形成层叠的第二晶体管的栅介质层118和第二晶体管的栅电极104包括：

如图7所示，在第二晶体管的有源区上形成第二晶体管的栅介质层118。

示例性的，上述第二晶体管的有源区形成在基底100表面。当露出外围区域110的激活区之后，在激活区上沉积氧化物形成栅介质层118。即在第二晶体管的有源区上沉积氧化物作为第二晶体管的栅介质层118。至于沉积氧化物的方式可以参考前文，在此不再赘述。在本发明的实施例中采用原子层沉积的方式沉积氧化物形成第二晶体管的栅介质层118。

需要说明的是，可以通过多种方式来形成上述栅介质层。如何形成栅介质层并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明提供的实施例。本领域普通技术人员完全可以设想别的方式来制造栅介质层。

如图7所示，在第二晶体管的栅介质层118和缓冲层102上形成栅导体层132。栅导体层132位于单元区域108、隔断区域112和外围区域110。

在第二晶体管的栅介质层118和缓冲层102上沉积掺杂多晶硅作为栅导体层132。

作为一种可能的实现方式，如图7所示，在第二晶体管的栅介质层118和缓冲层102上形成栅导体层132后，贯穿栅导体层132和缓冲层102形成接触孔前，半导体器件的制造方法还包括：

如图7所示，在栅导体层132上形成第二掩膜134。第二掩膜134为氧化物掩膜。第二掩膜134覆盖单元区域108、隔断区域112和外围区域110。

示例性的，在栅导体层132上沉积氧化物作为氧化物掩膜。此时栅导体层132和氧化物掩膜位于单元区域108、隔断区域112和外围区域110。当然构成栅导体层132和第二掩膜134的材料可以根据实际情况进行设置。至于沉积掺杂多晶硅和氧化物的方式可以参考前文，在此不再赘述。

如图8所示，在栅导体层132和缓冲层102开设贯穿的接触孔114。接触孔114用于使位线与第一晶体管的有源区电连接。

示例性的，对第二掩膜134、栅导体层132和缓冲层102进行刻蚀，以形成贯穿第二掩膜134、栅导体层132和缓冲层102的接触孔114，上述接触孔114位于单元区域108。

如图9所示，此时位线节点接触部116可以形成在接触孔114中。位线节点接触部116可以通过以下方式形成：在第二掩膜134、栅导体层132和缓冲层102上形成填充接触孔114的掺杂多晶硅，然后执行平坦化处理(例如，CMP或蚀回)，直到暴露第二掩膜134、栅导体层132和缓冲层102的顶表面。

作为一种可能的实现方式，在基底里形成字线，字线与第一晶体管的栅极电连接。

由于在缓冲层102开设接触孔114，使形成在缓冲层102上的位线通过接触孔114形成的位线节点接触部116与第一晶体管的有源区电连接。在字线的控制下，第一晶体管可实现导通和关断。在导通状态下，与含有的栅极电连接。通过位线和字线可以实现数据的传输。

如图10和图11所示，对栅导体层132进行处理，获得第二晶体管的栅电极104。

示例性的，将形成在栅导体层132上的氧化物掩膜(第二掩膜134)去除，并刻蚀部分栅导体层132以露出单元区域108，此时获得第二晶体管的栅电极104。

如图12所示，去除部分形成在氮化硅缓冲膜上的氧化物缓冲膜，即刻蚀第二缓冲层126，使第二缓冲层126形成在第一缓冲层124的局部区域。

示例性的，可以采用干法刻蚀或湿法刻蚀的方式刻蚀第二缓冲层126，使第二缓冲层126形成在第一缓冲层124的局部区域。此时第二缓冲层126的面积小于第一缓冲层124的面积。第二晶体管的栅堆叠103完全覆盖第二缓冲层126。

如图13所示，在位线节点接触部116、缓冲膜130和第二晶体管的栅电极104上沉积位线金属层106。位线金属层106后续可以用于形成位线。

本发明实施例还提供一种电子设备。该电子设备包括图3所示的半导体器件。上述电子设备可以为通讯设备或终端设备。

作为一种可能的实现方式，本发明实施例提供的电子设备可以包括例如基站等通讯设备以及例如手机、平板电脑、可穿戴设备等终端设备，但不仅限于此。进一步，电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。计算机、手机、基站、服务器等，但不仅限于此。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种半导体器件，其特征在于，包括：

基底，具有单元区域、外围区域以及位于所述单元区域和所述外围区域之间的隔断区域；

分别形成在所述基底上的第一晶体管和第二晶体管，所述第一晶体管位于所述单元区域，所述第二晶体管位于所述外围区域；

缓冲层，形成在所述第一晶体管上，所述缓冲层覆盖所述单元区域和所述隔断区域；所述第二晶体管的栅堆叠覆盖所述缓冲层在所述隔断区域的位置和所述外围区域；

以及与所述第一晶体管的有源区电连接的位线，所述位线形成在所述缓冲层上。

2.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层开设有接触孔，所述位线通过所述接触孔与所述第一晶体管的有源区电连接；

所述缓冲层包括至少一个第一缓冲层和至少一个第二缓冲层；所述至少一个第一缓冲层形成在所述第一晶体管上；所述至少一个第二缓冲层形成在所述至少一个第一缓冲层上；所述第二晶体管的栅堆叠覆盖所述至少一个第二缓冲层。

3.根据权利要求2所述的半导体器件，其特征在于，所述至少一个第二缓冲层的面积小于所述至少一个第一缓冲层的面积。

4.根据权利要求2所述的半导体器件，其特征在于，所述至少一个第一缓冲层包括掩膜和缓冲膜；所述掩膜形成在所述第一晶体管上；所述缓冲膜形成在所述掩膜上；

所述掩膜为氧化物掩膜；所述缓冲膜为氮化硅缓冲膜；所述至少一个第二缓冲层包括氧化物缓冲膜。

5.根据权利要求1～4任一项所述的半导体器件，其特征在于，所述半导体器件还包括位于隔断区域的隔断结构；所述隔断结构形成在所述基底上；和/或，

所述第二晶体管的栅堆叠包括第二晶体管的栅介质层和第二晶体管的栅电极；所述第二晶体管的栅介质层形成在第二晶体管的有源区上；所述第二晶体管的有源区和所述第二晶体管的栅介质层均位于所述外围区域；所述第二晶体管的栅电极形成在所述第二晶体管的栅介质层上；所述第二晶体管的栅电极位于所述缓冲层在所述隔断区域的位置和所述外围区域。

6.一种半导体器件的制造方法，其特征在于，包括：

提供一基底，所述基底具有单元区域、外围区域以及位于所述单元区域和所述外围区域之间的隔断区域；

在所述基底上形成第一晶体管、第二晶体管和缓冲层；所述第一晶体管位于所述单元区域，所述第二晶体管位于所述外围区域；所述缓冲层形成在所述第一晶体管上，所述缓冲层覆盖所述单元区域和所述隔断区域；所述第二晶体管的栅堆叠覆盖所述缓冲层在所述隔断区域的位置和所述外围区域，

在所述缓冲层上形成位线，所述位线与所述第一晶体管的有源区电连接。

7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述在所述基底上形成第一晶体管、第二晶体管和缓冲层包括：

在所述基底上形成第一晶体管、第二晶体管的有源区，所述第二晶体管的有源区位于所述外围区域；在所述隔断区域形成隔断结构：所述隔断结构形成在所述基底上；

在所述第一晶体管上形成缓冲层；

在所述第二晶体管的有源区上形成第二晶体管的栅介质层和第二晶体管的栅电极，所述第二晶体管的栅介质层形成在所述第二晶体管的有源区上方，所述第二晶体管的栅介质层位于所述外围区域。

8.根据权利要求7所述的半导体器件的制造方法，其特征在于，在所述第二晶体管的有源区上形成第二晶体管的栅介质层和第二晶体管的栅电极包括：

在所述第二晶体管的有源区上形成第二晶体管的栅介质层；

在所述第二晶体管的栅介质层和所述缓冲层上形成栅导体层；所述栅导体层位于所述单元区域、隔断区域和外围区域；

贯穿所述栅导体层和所述缓冲层形成接触孔；所述接触孔用于供所述位线与所述第一晶体管的有源区电连接；

对所述栅导体层进行处理，获得第二晶体管的栅电极。

9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述在所述第二晶体管的栅介质层和所述缓冲层上形成栅导体层后，所述贯穿所述栅导体层和所述缓冲层形成接触孔前，所述半导体器件的制造方法还包括：

在所述栅导体层上形成第二掩膜；所述第二掩膜为氧化物掩膜；所述第二掩膜覆盖所述单元区域、隔断区域和外围区域。

10.一种电子设备，其特征在于，包括如权利要求1～5中任一项所述的半导体器件；和/或，

所述电子设备为通讯设备或终端设备。

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