CN113972206A - 一种半导体器件及其制造方法和电子设备 - Google Patents

Abstract

本发明公开一种半导体器件及其制造方法和电子设备，涉及半导体技术领域，以解决刻蚀位线时会刻蚀帽层，使后续在位线周围形成的侧墙所占空间变大，散布变差，同时容易形成侧墙拖尾结构的问题。所述半导体器件包括：衬底，具有单元区域、外围区域以及位于单元区域和外围区域之间的隔断区域；帽层，帽层覆盖单元区域和隔断区域；位于单元区域的位线接触结构，位线接触结构贯穿帽层；位于单元区域的位线，位线形成在位线接触结构上；以及形成在位线接触结构与位线之间的侧墙成形控制层。所述半导体器件的制造方法用于制造半导体器件。本发明提供的半导体器件用于电子设备。

Description

一种半导体器件及其制造方法和电子设备

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法和电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)通过利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。DRAM的结构简单，每一个比特的数据都只需一个电容跟一个晶体管处理。同时DRAM密度高，单位体积的容量较高因此成本较低。

随着半导体存储元件变得高度集成，在制作DRAM过程中，由于刻蚀位线材料层形成位线的过程中会刻蚀帽层，使后续在位线周围形成的侧墙所占空间变大，进而使侧墙所占的空间在晶圆内及芯片内的分布不均匀，散布变差，同时容易形成侧墙拖尾结构，在进行后续制作工艺时影响半导体器件的性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法和电子设备，用于避免后续在位线周围形成的侧墙所占空间变大，散布变差，形成侧墙拖尾结构的问题。

为了实现上述目的，本发明一种半导体器件。该半导体器件包括：

衬底，具有单元区域、外围区域以及位于单元区域和外围区域之间的隔断区域；

帽层，帽层覆盖单元区域和隔断区域；

位于单元区域的位线接触结构，位线接触结构贯穿帽层；

位于单元区域的位线，位线形成在位线接触结构上；

以及，形成在位线接触结构与位线之间的侧墙成形控制层。

与现有技术相比，本发明提供的半导体器件中，位线接触结构贯穿帽层，在位线接触结构与位线之间形成侧墙成形控制层。此时在侧墙成形控制层表面形成位线材料层后，对该位线材料层进行刻蚀时，一方面不会直接刻蚀帽层，另一方面能够保证刻蚀后的侧墙成形控制层和位线的宽度控制在一定范围内，同时保证在位线下方不会形成漏斗形状的图案，从而保证后续在位线周围形成的侧墙所占空间尺寸与设计相符，且其在晶圆及芯片内分布更均匀，散布变好，也避免形成侧墙拖尾结构，从而提高半导体器件的性能。

本发明还提供一种半导体器件的制造方法。该半导体器件的制造方法包括：

提供一衬底，衬底具有单元区域、外围区域以及位于单元区域和外围区域之间的隔断区域；

在衬底上依次形成帽层、位线接触结构和侧墙成形控制层；帽层覆盖单元区域和隔断区域；位线接触结构贯穿帽层；

在位线接触结构上形成侧墙成形控制层；

以及，在侧墙成形控制层上形成位线，位线位于单元区域。

与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。

本发明还提供一种电子设备，包括上述技术方案的半导体器件；和/或，

电子设备为通讯设备或终端设备。

与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了本发明实施例提供的半导体器件的布局图；

图2示出了一种现有技术中半导体器件结构的剖视图；

图3示出了另一种现有技术中半导体器件结构示意图；

图4示出了本发明实施例提供的半导体器件的剖视图；

图5示出了本发明实施例提供的半导体器件的结构示意图；

图6至图15示出了本发明实施例中制造半导体器件的各个阶段中沿着图1中的线A-A’的截面实施例示意图；

图16示出了本发明实施例中制造半导体器件中形成位线时沿着图1中的线A-A’的截面实施例示意图；

图17示出了本发明实施例中制造半导体器件中形成侧墙时沿着图1中的线A-A’的截面实施例示意图。

附图标记：

衬底100、帽层102、位线接触结构104、侧墙成形控制层106，位线108、单元区域110、外围区域112、隔断区域114、接触孔116、栅堆叠118、栅介质层120、栅电极122、上栅电极124、下栅电极126、掩膜128、阻挡层132、上栅电极材料层134、下栅电极材料层136、位线材料层138、侧墙140，存储节点141。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)属于一种挥发性存储器，包括单元区域(cell)构成的存储器区以及可围绕单元区域(cell)设置的外围区域(peripheral)。各单元区域包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。利用横跨存储器区与各单元区域电连接的字线(wordline，缩写为WL)与位线(bit line，缩写为BL)，可定位至每一单元区域，并控制其数据的存取。

通过对上述半导体器件进行分析发现，在制造DRAM时，半导体器件包括单元区域110、外围区域112以及位于单元区域110和外围区域112之间的隔断区域114(现有技术中隔断区域114一般被包含在单元区域110中。为了方便后文描述，下文将隔断区域114和单元区域110分开说明，如图1所示)。在隔断区域114中覆盖有绝缘膜(Spin-on Dielectrics，缩写为SOD)。

在现有技术中，在形成位线之后，可以采用蚀刻工艺以部分蚀刻由于位线暴露的位线接触结构。此时，每个位线接触结构可以具有较小的宽度，其可以与每个位线的宽度基本相同。在一种实施例中，一个位线结构可以由一个位线和一个绝缘图案形成。位线可以包括第一导电图案和第二导电图案。第一导电图案可以包括氮化钛。第二导电图案可以包括钨。侧墙可以为覆盖位线结构和位线接触结构的侧壁。侧墙可以通过形成绝缘层来形成，以确保覆盖帽层的顶表面、位线接触结构的侧壁、位线的侧壁以及绝缘图案的侧壁和顶表面。然后可以采用绝缘层上的回蚀工艺以暴露帽层的顶表面。

对于位线材料层下部是氮化硅帽层或氧化物帽层材料时，在等离子刻蚀时，会因为位线108与帽层102之间的刻蚀选择比低，在刻蚀位线材料层时易刻蚀到帽层102，导致在形成位线108后，位线108下方的帽层102呈漏斗形状的图案，使后续在位线108周围形成的侧墙140所占空间变大(如图2和图3所示)，以及使侧墙140所占空间在芯片内的分布不均匀，散布变差；同时容易形成侧墙拖尾结构，有可能造成后续与存储节点141接触出现短路的现象。

为避免上述问题，本发明实施例提供了一种半导体器件及其制造方法和电子设备，在位线接触结构表面沉积侧墙成形控制层，控制侧墙的形貌。确保刻蚀位线材料层时不会直接刻蚀帽层，保证了后续在位线周围形成的侧墙所占空间尺寸与设计相符，在晶圆内及芯片内分布均匀，散布变好，也避免形成侧墙拖尾结构，提高半导体器件的性能(如图4所示)。

为了方便描述，下文仅描述本发明实施例提供的半导体器件与现有技术中的半导体器件的不同之处，其它未描述的结构，可以参考现有技术的描述。当然，本领域技术人员也可以在下文基础上结合本发明实施例的描述，对现有其它半导体器件进行改进。

针对上述问题，图1示出了本发明实施例提供的半导体器件的布局图，图5至图17示出了沿着图1中的线A-A’截取的横截面图。如图17所示，该半导体器件包括：衬底100、帽层102、位线接触结构104、侧墙成形控制层106以及位线108。

如图17所示，上述衬底100具有单元区域110、外围区域112以及位于单元区域110和外围区域112之间的隔断区域114。衬底100可以是例如体硅衬底、绝缘体上硅(siliconon insulator，缩写为SOI)衬底、锗衬底、绝缘体上锗(germanium on insulator，缩写为GOI)衬底、硅锗衬底或以外延生长方式形成的外延薄膜衬底。下面以硅衬底为例进行描述。

示例的，在衬底100上分别形成第一晶体管和第二晶体管。第一晶体管位于单元区域110，第二晶体管位于外围区域112。在实际应用中，第一晶体管和数量可以为一个，也可以为多个。当第一晶体管为多个时，多个第一晶体管可以呈现阵列式排列分布在单元区域110。当第二晶体管为多个时，多个第二晶体管围绕第一晶体管排列分布在外围区域112。

对于单元区域内的第一晶体管，可以为常见的各种晶体管，例如：底栅晶体管、顶栅晶体管。当然，也可以为掩埋沟道阵列晶体管(buried channel arraytransistor，缩写为BCAT，又称埋沟晶体管)，但不仅限于此。对于外围区域的第二晶体管来说，第二晶体管可以为例如金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，缩写为MOSFET)。

如图17所示，帽层102覆盖单元区域110和隔断区域114。位线接触结构104贯穿帽层102，上述位线接触结构104位于单元区域110。位线接触结构104与上述第一晶体管的有源区电连接。在位线接触结构104上形成位线108，此时位线108位于单元区域110。在实际应用中，该帽层102开设有接触孔(图17中未示出)，位线108通过后续在接触孔中形成的位线接触结构104，以及位于位线接触结构104上方的侧墙成形控制层106与第一晶体管的有源区电连接。应理解，位线接触结构104、位线108和侧墙成形控制层106的数量可以为一个，也可以为多个，根据实际情况进行设置。一根位线108与一个第一晶体管连接。

如图17所示，形成在位线接触结构104与位线108之间的侧墙成形控制层106。上述侧墙成形控制层106形成在位线接触结构104的表面。侧墙成形控制层106用于控制侧墙140的形成形貌。

现有技术中，位于位线108的下方是帽层102，帽层102采用的材料通常是氮化硅或氧化物。由于位线108所含有的材料与帽层102所含有的材料的刻蚀选择比较低，在对位线材料层138进行刻蚀处理时，会刻蚀到帽层102，使帽层102呈漏斗形状的图案，进而使后续在位线108周围形成的侧墙140所占空间变大(如图2所示)，使侧墙140所占空间在芯片内的分布不均匀，散布变差；同时还容易形成侧墙拖尾结构，有可能造成后续与存储节点141接触出现短路的现象。

进一步地，由于刻蚀位线材料层138采用的是氯基气体，为确保位线材料层138被完全刻蚀，必须采用一定过刻工艺。氯基气体与帽层102化学反应刻蚀很弱，物理刻蚀占据主导作用。在过刻过程中，会不可避免的造成帽层102被刻蚀成斜坡状。同时，刻蚀过程中的离子溅射也会使形成的位线108被进一步侵蚀而变窄，这些将影响后续形成半导体器件的性能。

本发明实施例中，由于位线108的下方是侧墙成形控制层106，侧墙成形控制层106的材料可以是掺杂多晶硅。掺杂多晶硅与位线材料层138具有类似的金属特性，即与刻蚀位线材料层138的氯基气体具有很强的化学反应刻蚀，物理刻蚀不再占据主导作用。在位线材料层138过刻阶段，侧墙成形控制层106仍会形成垂直的形貌，并且由于物理溅射刻蚀效应变弱，位线108宽度也不会变小。为确保位线材料层138过刻后，在刻蚀侧墙成形控制层106的过程中不损伤帽层102，可以采用溴基气体最终完成侧墙成形控制层106的刻蚀，由于该气体物理刻蚀弱，可避免将帽层102刻蚀成斜坡状。将获得垂直形貌的侧墙成形控制层106做硬掩膜，采用氟基气体刻蚀帽层102，确保帽层102形成与位线108、侧墙成形控制层106宽度一致的垂直结构，避免了斜坡状的漏斗形图案。在后续刻蚀侧墙140时，会获得更可控的侧墙140形貌，其所占空间尺寸与设计相符，不会出现因漏斗形状图案导致的侧墙拖尾结构，确保了半导体器件特性的稳定(如图4所示)。

在实际应用中，如图15所示，在帽层102的表面形成层叠的上栅电极材料层134和位线材料层138，并限定位线108与上栅电极材料层134的刻蚀选择比大于位线108与帽层102的刻蚀选择比。

基于此，刻蚀位线材料层138形成位线(图15中未示出)的过程中，上栅电极材料层134将被刻蚀成侧墙成形控制层(图15中未示出)，由于侧墙成形控制层在过刻蚀过程中的缓冲作用，避免了帽层102被刻蚀成斜坡状。由此可见，本发明实施例中可以通过控制位线与侧墙成形控制层之间的刻蚀选择比，防止在位线材料层138过刻蚀过程中，将帽层102刻蚀成斜坡状。同时，本发明实施例还可以通过控制刻蚀工艺条件，将侧墙成形控制层和位线的宽度控制在一定范围内，以使得后续在位线周围形成的侧墙所占空间较小，相对现有技术中形成的侧墙较薄，使侧墙的集成度变高，散布变好，从而提高半导体器件的性能。此时，本发明实施例提供的半导体器件所形成的帽层不会形成如图2所示的漏斗形状图案。

需要说明的是，如图17所示，上述侧墙成形控制层106为掺杂多晶硅侧墙成形控制层。其中，侧墙成形控制层106的厚度为10nm～100nm。应理解，侧墙成形控制层106可以采用其他的材料，核心功能是作为位线材料层在过刻蚀过程中的刻蚀缓冲层。可以采用与位线108具有相似金属性的材料作为侧墙成形控制层106，即在位线材料层过刻蚀过程中可形成垂直结构。侧墙成形控制层106可以是其他导电材料，包括但不限于掺杂多晶硅。侧墙成形控制层106的厚度可以根据实际情况进行设定。另外，侧墙成形控制层106可以为单层侧墙成形控制层或多层侧墙成形控制层。在本发明提供的实施例中，侧墙成形控制层106为单层的掺杂多晶硅侧墙成形控制层。应理解，侧墙成形控制层106的层数可以根据实际情况进行设置。

作为一种可能的实现方式，如图17所示，当刻蚀位线材料层(图17中未示出)和上栅电极材料层(图17中未示出)后，形成位线108和侧墙成形控制层106的时候，上述侧墙成形控制层106的宽度与位线108的宽度之差位于预设差范围。此时，可以认为侧墙成形控制层106的宽度与位线108的宽度接近一致。在本实施例中，预设范围为±4埃。应理解，预设差值可以根据实际情况进行设定。此时在刻蚀侧墙成形控制层106时，对位线108的刻蚀影响较小，使位线108的形状满足需要。

作为一种可能的实现方式，如图17所示，本发明实施例提供的半导体器件还包括设在外围区域112的栅堆叠118。其中，栅堆叠118包括栅介质层120和栅电极122。栅介质层120形成在衬底100上。栅电极122包括上栅电极124和下栅电极126。下栅电极126可以形成在栅介质层120上，上栅电极124堆叠形成在下栅电极126上。应理解，下栅电极126形成在栅介质层120上的同时，下栅电极126和上栅电极124位于外围区域112。当然，下栅电极126和上栅电极124覆盖外围区域112的大小根据实际情况进行设置，在此不再赘述。

上栅电极124和下栅电极126所含有的材料可以均为导电材料。上述导电材料可以为掺杂多晶硅。例如上栅电极124可以为掺杂多晶硅上栅电极，下栅电极126也可以为掺杂多晶硅下栅电极，上栅电极124和下栅电极126的材料可以相同。在现有技术中，外围区域112形成的下栅电极126只使用掺杂多晶硅材料制成，此时下栅电极126的导电性能，相较于同时使用金属材料和掺杂多晶硅材料形成的下栅电极126的导电性能更好，后期形成的半导体器件性能更稳定。本发明实施例通过分别在单元区域110和外围区域112沉积掺杂多晶硅材料，以用于形成上栅电极124和下栅电极126，此时可以保证外围区域112的下栅电极126与现有技术中的下栅电极126的导电性能一样。当然，上栅电极124和下栅电极126材料还可以均采用金属，但不仅限于此。至于上栅电极124的厚度可以为10nm～100nm，下栅电极126的厚度也可以为10nm～100nm，此时便于调整形成在外围区域112的上栅电极124和下栅电极126的厚度，并且有利于调整在单元区域110处形成的位线108的高度，以及使位线108的形状为垂直状。应理解，上栅电极124和下栅电极126的厚度可以根据实际情况进行设定。

此时侧墙成形控制层106与上栅电极124由同一材料构成，在半导体器件制造过程中节省了制造步骤，沉积一次材料即可形成侧墙成形控制层106和上栅电极124。

作为一种可能的实现方式，如图17所示，帽层102为氮化硅帽层，在衬底100与帽层102之间形成有掩膜128，掩膜128可以为氧化物掩膜。帽层102还覆盖外围区域112。由于帽层102覆盖外围区域112的大小根据实际情况进行设置，此时露出部分外围区域112的衬底100，便于后续的沉积、光刻和刻蚀等工艺在外围区域112进行。当然掩膜128的材料还可以根据实际情况选择，例如氮化硅、碳化硅等材料，但不仅限于此。帽层102为氮化硅帽层，当然帽层102的材料还可以根据实际情况选择，例如碳化硅、氧化物等材料的帽层。

上述帽层102和掩膜128的数量可以为一个，也可以为多个，根据实际情况进行设置。当掩膜128为多个时，掩膜128形成在衬底100上，并且掩膜128覆盖单元区域110、隔断区域114和外围区域112。此时掩膜128覆盖外围区域112的大小可以根据实际情况进行设置。当帽层102为多个时，帽层102形成在上述多个掩膜128上。

作为一种可能的实现方式，如图17所示，帽层102覆盖单元区域110、隔断区域114和外围区域112。栅堆叠118覆盖剩余部分的外围区域112。

栅堆叠118可以紧靠帽层102形成，当然，栅堆叠118以及帽层102在外围区域112所占区域的大小可以根据实际情况进行设定。

本发明实施例还提供了一种半导体器件的制造方法。该半导体器件的制造方法包括：

如图17所示，首先，提供一衬底100。衬底100具有单元区域110、外围区域112以及位于单元区域110和外围区域112之间的隔断区域114。至于衬底100的选择可以参考前文，在此不再赘述。

如图17所示，之后，在衬底100上依次形成帽层102、位线接触结构104以及侧墙成形控制层106。帽层102覆盖单元区域110和隔断区域114。位线接触结构104贯穿帽层102。

如图17所示，再之后，在位线接触结构104上形成侧墙成形控制层106。以及，在侧墙成形控制层106上形成位线108，位线108位于单元区域110。

在上栅电极材料层(图17中未示出)上形成位线材料层(图17中未示出)，刻蚀位线材料层形成位线108，刻蚀上栅电极材料层形成侧墙成形控制层106。通过接触孔(图17中未示出)形成的位线接触结构104，使位线108与位于衬底100中的第一晶体管的有源区电连接。

与现有技术相比，本发明实施例提供的半导体器件的制造方法，其有益效果与上述实施例提供的半导体器件的有益效果相同，在此不做赘述。

如图17所示，侧墙成形控制层106的宽度与位线108的宽度之差位于预设范围。此时，可以认为侧墙成形控制层106的宽度与位线108的宽度接近一致。在本发明提供的实施例中，预设范围为±4埃。应理解，预设范围可以根据实际情况进行设定。侧墙成形控制层106可以为掺杂多晶硅侧墙成形控制层，侧墙成形控制层106的厚度可以为10nm～100nm。应理解，侧墙成形控制层106可以采用其他的材料，核心功能是作为位线材料层在过刻蚀过程中的刻蚀缓冲层。可以采用与位线108具有相似金属性的材料作为侧墙成形控制层106，即在位线材料层过刻蚀过程中可形成垂直结构。侧墙成形控制层106可以是其他导电材料，包括但不限于掺杂多晶硅。侧墙成形控制层106的厚度可以根据实际情况进行设定。

作为一种可能的实现方式，如图17所示，在衬底100上形成帽层102、位线接触结构104和侧墙成形控制层106包括：

如图6所示，在衬底100上形成帽层102。帽层102覆盖单元区域110和隔断区域114。

如图6所示，在衬底100上形成帽层102之前，在衬底100上形成掩膜128，其中掩膜128可以为氧化物掩膜。即在氧化物掩膜上形成帽层102，帽层102可以为氮化硅帽层。上述氧化物掩膜和氮化硅帽层位于单元区域110和隔断区域114。可以理解的是，掩膜128和帽层102的材料可以采用其他适于实用的材料。

如图7所示，在帽层102和掩膜128上开设贯穿的接触孔116。

如图7所示，对氧化物掩膜和氮化硅帽层进行刻蚀，以形成贯穿接氧化物掩膜和氮化硅帽层的接触孔116，上述接触孔116位于单元区域110。

如图8所示，在帽层102和掩膜128上形成位线接触结构104。

如图8所示，此时位线接触结构104形成在接触孔(图8中未示出)中。位线接触结构104通过以下过程形成：在氧化物掩膜和氮化硅帽层中形成接触孔，在接触孔中填充掺杂多晶硅。此时形成的位线接触结构104位于帽层102中，即位线接触结构104的顶表面低于氮化硅帽层的顶表面。

作为一种可能的实现方式，如图12所示，在帽层102和栅介质层120上形成下栅电极材料层136前，半导体器件的制造方法还包括：

如图9至图11所示，在帽层102上形成阻挡层132。阻挡层132覆盖单元区域110、外围区域112和隔断区域114。应理解，上述阻挡层132覆盖外围区域112的大小可以根据实际情况进行设置，在此不再赘述。

在氮化硅帽层上沉积氮化硅形成阻挡层，此时阻挡层为位线接触结构的氮化硅帽层。在氮化硅帽层上沉积氮化硅材料形成位线接触结构的氮化硅帽层。可以通过各种沉积技术中的任意一种来形成位线接触结构的氮化硅帽层。例如可以通过低压化学气相沉积(low-pressure chemical vapor deposition，缩写为LPCVD)、大气压化学气相沉积(atmospheric pressure CVD，缩写为APCVD)、等离子体增强化学气相沉积(plasmaenhanced CVD，缩写为PECVD)、物理气相沉积(physical vapor deposition，缩写为PVD)、化学气相沉积(Chemical Vapor Deposition，缩写为CVD)和其他合适的沉积技术来形成位线接触结构的氮化硅帽层。

示例的，可以采用化学气相沉积的方式形成位线接触结构的氮化硅帽层。可以理解的是还可以采用其他适于实用的方式形成。

如图10所示，对位于外围区域112的掩膜128、帽层102和阻挡层132进行图形化，露出外围区域112的激活区(图10中未示出)。

如图10所示，选择性的去除部分氧化物掩膜、氮化硅帽层和位线接触结构的氮化硅帽层。示例的，采用等离子体刻蚀(plasma etch)或湿法刻蚀(wetetch)的方式，选择性的去除部分氧化物掩膜、氮化硅帽层和位线接触结构的氮化硅帽层，以露出外围区域112，便于后续在外围区域112进行沉积、光刻和刻蚀等工艺。可以理解的是还可以采用其他适于实用的方式去除部分氧化物掩膜、氮化硅帽层和位线接触结构的氮化硅帽层。

作为一种可能的实现方式，如图11所示，在帽层102上形成位线接触结构104后，在衬底100上形成位于外围区域112的下栅电极(图11中未示出)前，在衬底100上形成位于外围区域112的栅介质层120。

如图11所示，在露出外围区域112的激活区之后，在激活区上沉积氧化物形成栅介质层120。即在衬底100上形成位于外围区域112的栅介质层120。至于沉积氧化物的方式可以参考前文，在此不再赘述。在本发明的实施例中采用原子层沉积的方式沉积氧化物形成栅介质层120。

需要说明的是，可以通过多种方式来形成上述栅介质层。如何形成栅介质层并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明提供的实施例。本领域普通技术人员完全可以设想别的方式来制造栅介质层。

作为一种可能的实现方式，如图12和图13所示，在衬底100形成位于外围区域112的下栅电极126包括：在帽层102和栅介质层120上形成下栅电极材料层136。

如图12所示，由于在帽层102上形成有阻挡层132，所以在阻挡层132和栅介质层120上沉积掺杂多晶硅作为下栅电极材料层136，并且下栅电极材料层136的厚度为10nm～100nm。此时下栅电极材料层136位于单元区域110和外围区域112。当然，下栅电极材料层136所含有的材料还可以是其他适用的导电材料。下栅电极材料层136的厚度可以根据实际情况进行设置。至于沉积掺杂多晶硅的方式可以参考前文，在此不再赘述。

如图12和图13所示，刻蚀下栅电极材料层136，获得位于栅介质层120上的下栅电极126。下栅电极126位于外围区域112。

如图12和图13所示，刻蚀部分下栅电极材料层136，将形成在下栅电极材料层136下方，帽层102上方的阻挡层132去除。示例的，采用干法刻蚀或湿法刻蚀的方式刻蚀部分下栅电极材料层136。例如当采用干法刻蚀时可以利用等离子刻蚀。采用溅射蚀刻的方式去阻挡层132，可以理解的是还可以采用其他适于实用的方式刻蚀部分下栅电极材料层136和阻挡层132。此时露出单元区域110，获得下栅电极126，下栅电极126位于外围区域112。当然，下栅电极126覆盖外围区域112的大小根据实际情况进行设置，在此不再赘述。其中，下栅电极126的厚度为10nm～100nm。应理解，下栅电极126的厚度可以根据实际情况进行设定。

作为一种可能的实现方式，如图14至图16所示，获得上栅电极包括：

如图14至图16所示，在帽层102和下栅电极126上形成上栅电极材料层134。刻蚀上栅电极材料层134，获得侧墙成形控制层106和上栅电极124。上栅电极124覆盖下栅电极126。上栅电极124位于外围区域112。此时侧墙成形控制层106与上栅电极124由同一材料构成，在半导体器件制造过程中节省了制造步骤，沉积一次材料即可形成侧墙成形控制层106和上栅电极124。

在帽层102和下栅电极126上沉积掺杂多晶硅作为上栅电极材料层134，并且上栅电极材料层134的厚度为10nm～100nm。此时上栅电极材料层134位于单元区域110和外围区域112。应理解，上栅电极材料层134所含有的材料还可以是其他适用的导电材料。至于沉积掺杂多晶硅的方式可以参考前文，在此不再赘述。对上栅电极材料层134进行处理后，获得覆盖位线接触结构104的侧墙成形控制层106和覆盖下栅电极126的上栅电极124。其中，上栅电极124的厚度为10nm～100nm。应理解，上栅电极124的厚度可以根据实际情况进行设定。

作为一种可能的实现方式，在衬底里形成字线，字线与位于衬底中的第一晶体管的栅电极电连接。由于在帽层和掩膜开设接触孔，使形成在帽层上的位线通过接触孔形成的位线接触结构和侧墙成形控制层，与位于衬底中的第一晶体管的有源区电连接。

如图17所示，在形成位线108之后，可以采用蚀刻工艺以部分蚀刻由于位线108和侧墙成形控制层106暴露的位线接触结构104。此时，每个位线接触结构104可以具有较小的宽度，其可以与每个位线108和侧墙成形控制层106的宽度基本相同。在一种实施例中，一个位线结构(图17中未示出)可以由一个位线和一个绝缘图案(图17中未示出)形成。位线可以包括第一导电图案和第二导电图案。第一导电图案可以包括氮化钛。第二导电图案可以包括钨。如图17所示，侧墙140可以为覆盖位线108、侧墙成形控制层106和位线接触结构104的侧壁。侧墙140可以通过形成绝缘层来形成，以确保覆盖帽层102的顶表面、位线接触结构104的侧壁、位线108的侧壁和侧墙成形控制层106的侧壁。然后可以采用绝缘层上的回蚀工艺以暴露帽层102的顶表面。

本发明实施例还提供一种电子设备。该电子设备包括图5所示的半导体器件。上述电子设备可以为通讯设备或终端设备。

作为一种可能的实现方式，本发明实施例提供的电子设备可以包括例如基站等通讯设备以及例如手机、平板电脑、可穿戴设备等终端设备，但不仅限于此。进一步，电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。计算机、手机、基站、服务器等，但不仅限于此。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种半导体器件，其特征在于，包括：

衬底，具有单元区域、外围区域以及位于所述单元区域和外围区域之间的隔断区域；

帽层，所述帽层覆盖所述单元区域和所述隔断区域；

位于所述单元区域的位线接触结构，所述位线接触结构贯穿所述帽层；

位于所述单元区域的位线，所述位线形成在所述位线接触结构上；

以及，形成在所述位线接触结构与所述位线之间的侧墙成形控制层。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括设在所述外围区域的栅堆叠；所述栅堆叠包括栅介质层和栅电极，所述栅介质层形成在所述衬底上；所述栅电极包括上栅电极和下栅电极；所述下栅电极形成在所述栅介质层上；所述上栅电极堆叠形成在所述下栅电极上；和/或，

所述侧墙形成控制层与所述上栅电极由同一材料构成；和/或，

所述侧墙形成控制层、所述上栅电极和所述下栅电极所含有的材料均为导电材料；所述导电材料为掺杂多晶硅；和/或，

所述侧墙成形控制层、所述上栅电极和所述下栅电极的厚度均为10nm～100nm。

3.根据权利要求1或2所述的半导体器件，其特征在于，所述侧墙成形控制层为单层侧墙成形控制层；或，

所述侧墙成形控制层为多层侧墙成形控制层。

4.根据权利要求1所述的半导体器件，其特征在于，所述帽层为氮化硅帽层，所述帽层还覆盖所述外围区域；

所述衬底与所述帽层之间形成有掩膜，所述掩膜为氧化物掩膜。

5.一种半导体器件的制造方法，其特征在于，包括：

提供一衬底，所述衬底具有单元区域、外围区域以及位于所述单元区域和外围区域之间的隔断区域；

在所述衬底上依次形成帽层、位线接触结构和侧墙成形控制层；所述帽层覆盖所述单元区域和所述隔断区域，所述位线接触结构贯穿所述帽层；

在所述位线接触结构上形成侧墙成形控制层；

以及，在所述侧墙成形控制层上形成位线，所述位线位于单元区域。

6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述在所述衬底上形成帽层、位线接触结构和侧墙成形控制层包括：

在所述衬底上形成帽层；

在所述帽层上形成所述位线接触结构；

在所述衬底上形成位于所述外围区域的下栅电极；

在所述帽层和所述下栅电极上形成上栅电极材料层；

刻蚀所述上栅电极材料层，获得侧墙成形控制层以及位于所述外围区域的上栅电极，所述上栅电极覆盖所述下栅电极。

7.根据权利要求6所述的半导体器件的制造方法，其特征在于，还包括：

在所述帽层上形成位线接触结构后，在所述衬底上形成位于所述外围区域的下栅电极前，在所述衬底上形成位于所述外围区域的栅介质层；

所述在所述衬底形成位于所述外围区域的下栅电极包括：

在所述帽层和所述栅介质层上形成下栅电极材料层；

刻蚀所述下栅电极材料层，获得位于所述栅介质层上的下栅电极；

所述侧墙形成控制层与所述上栅电极由同一材料构成；和/或，

所述侧墙形成控制层、所述上栅电极材料层和所述下栅电极材料层所含有的材料均为导电材料；所述导电材料为掺杂多晶硅；和/或，

所述上栅电极材料层和所述下栅电极材料层的厚度均为10nm～100nm。

8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述刻蚀所述下栅电极材料层过程中的刻蚀方式包括干法刻蚀；或，

湿法刻蚀；

其中，所述干法刻蚀包括等离子刻蚀。

9.根据权利要求7所述的半导体器件的制造方法，其特征在于，还包括：

在所述帽层和所述栅介质层上形成下栅电极材料层前，所述半导体器件的制造方法还包括：在所述帽层上形成阻挡层；所述阻挡层覆盖所述单元区域、所述外围区域和所述隔断区域。

10.一种电子设备，其特征在于，包括如权利要求1～4中任一项所述的半导体器件；和/或，

所述电子设备为通讯设备或终端设备。

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