CN116075153B - 半导体结构及其制备方法 - Google Patents

Abstract

本公开提供一种半导体结构及其制备方法，涉及半导体技术领域。该半导体结构的制备方法包括提供基底，基底包括至少两个间隔设置的栅极结构，栅极结构至少包括栅极导电层和位于栅极导电层顶部的绝缘盖层；形成覆盖绝缘层顶面的保护层，以及覆盖各个栅极结构以及位于该栅极结构上保护层的隔离结构；形成介质层，介质层覆盖隔离结构；介质层和保护层具有高刻蚀选择比；选择性地去除部分介质层、部分保护层和部分绝缘盖层，以形成第一接触孔和第二接触孔；第一接触孔的孔底位于栅极结构内，并暴露出栅极结构的第一导电层，第二接触孔位于相邻的栅极结构之间，并暴露出基底。本公开能够降低对隔离结构的损伤，提高半导体结构的良率。

Description

半导体结构及其制备方法

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器（Dynamic Random Access Memory，简称DRAM），所形成的动态随机存储器通常包括阵列区和外围区，其中，阵列区用于设置多个存储单元和数据线（例如，位线结构和字线结构）。外围区内设置有晶体管，晶体管用于与阵列区内的数据线电性连接，以实现对数据信息的存储或者读取。

相关技术中，晶体管通常需要利用导电插塞与阵列区内的数据线电性连接。但是在外围区形成导电插塞时，导电插塞与晶体管的栅极结构电性连接极易发生断路或短接的缺陷，降低了半导体结构的良率。

发明内容

鉴于上述问题，本公开实施例提供一种半导体结构及其制备方法，用于提高半导体结构的良率。

本公开实施例的第一方面提供一种半导体结构的制备方法，其包括：提供基底，所述基底包括至少两个间隔设置的栅极结构；

形成覆盖所述栅极结构顶面的保护层，以及覆盖各个所述栅极结构以及位于该栅极结构上所述保护层的隔离结构；

形成介质层，所述介质层覆盖所述隔离结构；其中，所述介质层和所述保护层具有高刻蚀选择比；

选择性地去除部分所述介质层、部分所述保护层和部分所述栅极结构，以形成第一接触孔和第二接触孔；所述第一接触孔的孔底位于所述栅极结构内，并暴露出所述栅极结构的第一导电层，所述第二接触孔位于相邻的所述栅极结构之间，并暴露出所述基底。

在一些实施例中，选择性地去除部分所述介质层的步骤包括：

采用第一刻蚀工艺去除部分所述介质层，以形成第二刻蚀孔以及分别位于所述第二刻蚀孔两侧的第一刻蚀孔；所述第一刻蚀孔的孔底为所述保护层的顶面，所述第二刻蚀孔在所述基底上投影位于相邻的所述栅极结构之间；

采用第二刻蚀工艺去除暴露在所述第一刻蚀孔内的保护层和部分所述栅极结构，直至暴露出所述栅极结构的第一导电层，以形成所述第一接触孔；

采用第三刻蚀工艺去除暴露在所述第二刻蚀孔内的所述介质层，直至暴露出所述基底的部分源漏区，以形成所述第二接触孔。

在一些实施例中，采用第三刻蚀工艺去除暴露在所述第二刻蚀孔内的所述介质层的步骤，还包括：

同步刻蚀部分所述隔离结构，以使所述第二接触孔包括第一孔段以及与所述第一孔段连通的第二孔段，所述第二孔段位于所述第一孔段的下方，且所述第二孔段的直径小于所述第一孔段的直径。

在一些实施例中，所述第一刻蚀工艺对所述介质层的刻蚀速率大于对所述保护层的刻蚀速率，以使所述保护层作为刻蚀停止层；

所述第二刻蚀工艺对所述保护层的刻蚀速率大于所述介质层的刻蚀速率，以使所述介质层作为刻蚀停止层；

所述第三刻蚀工艺对所述介质层的刻蚀速率大于所述栅极结构的第一导电层的刻蚀速率和所述隔离结构的刻蚀速率，以使所述栅极结构的第一导电层和所述隔离结构作为刻蚀停止层。

在一些实施例中，选择性地去除部分所述介质层、所述保护层和部分所述栅极结构，以形成第一接触孔和第二接触孔的步骤之后，所述方法还包括：

在所述第一接触孔内形成第一导电插塞，在所述第二接触孔内形成第二导电插塞。

在一些实施例中，提供基底，所述基底包括至少两个间隔设置的栅极结构的步骤包括：

在所述基底中形成间隔排列的多个有源区，每个所述有源区包括沟道区以及位于所述沟道区两侧的源漏区；

形成至少与所述沟道区相对的栅极结构，所述栅极结构包括依次层叠设置的第一半导体层、第一阻挡层、第一导电层和第一绝缘层。

在一些实施例中，采用第一刻蚀工艺去除部分所述介质层的步骤包括：

在所述介质层上形成掩膜层，所述掩膜层包括层叠设置的第一掩膜层和第二掩膜层；

图案化所述掩膜层，以在所述掩膜层形成第一开口以及位于所述第一开口两侧的第二开口；所述第一开口在所述基底上投影覆盖所述沟道区，所述第二开口在所述基底上投影覆盖所述源漏区；

去除暴露在所述第一开口和所述第二开口内的部分所述介质层，以形成第一刻蚀孔和第二刻蚀孔。

在一些实施例中，所述基底包括相邻接的阵列区和外围区，其中，位于所述阵列区的基底上具有位线叠层；所述栅极结构位于所述外围区的基底上；

在所述栅极结构上形成保护层时，同步形成覆盖位于所述阵列区上的位线叠层的所述保护层。

在一些实施例中，选择性地去除部分所述介质层、所述保护层和部分所述栅极结构，以形成第一接触孔和第二接触孔的步骤之前，所述方法包括：

采用化学机械研磨工艺去除第一预设厚度的介质层，保留在所述阵列区上的介质层的顶面，低于保留在所述外围区上的介质层的顶面。

在一些实施例中，采用化学机械研磨工艺去除第一预设厚度的介质的步骤之后，所述方法还包括：

采用第四刻蚀工艺去除第二预设厚度的所述介质层，直至暴露出位于所述阵列区上的所述保护层的顶面；

采用第五刻蚀工艺去除位于所述外围区上的第三预设厚度的所述介质层，直至保留在所述外围区上的所述介质层的顶面与位于所述阵列区上的所述保护层的顶面基本平齐；

采用第六刻蚀工艺去除位于所述阵列区上的所述保护层和去除位于所述外围区上的第四预设厚度的所述介质层，直至保留下来的所述介质层的顶面与所述位线叠层的顶面基本平齐。

在一些实施例中，所述第四刻蚀工艺、第五刻蚀工艺和第六刻蚀工艺的刻蚀选择比不同。

在一些实施例中，所述保护层的材质包括氮氧化硅。

本公开实施例第二方面提供一种半导体结构，述半导体结构通过第一方面所述的半导体结构的制备方法制得，所述半导体结构包括：

基底，所述基底包括阵列区和外围区；

位线，所述位线设置在所述阵列区上，用于与位于所述阵列区上有源区电连接，其中，所述位线包括层叠设置在第二半导体导电层、第二金属阻挡层、第二金属导电层和绝缘层；

栅极结构，所述栅极结构设置在所述外围区上，用于与位于所述外围区上有源区电连接；所述栅极结构包括层叠设置的第一半导体层、第一阻挡层、第一导电层和第一绝缘层；

保护层，保护层设置在所述栅极结构上；

隔离结构，所述隔离结构覆盖在所述栅极结构和所述保护层。

在一些实施例中，还包括：

第一导电插塞，所述第一导电插塞贯穿所述保护层和所述绝缘层，并与所述第二金属导电层接触；

第二导电插塞，所述第二导电插塞位于相邻的栅极结构之间，并与所述基底接触。

在一些实施例中，所述第二导电插塞包括第一导电段以及与所述第一导电段连接的第二导电段，所述第二导电段与所述基底接触；

所述第二导电段的直径小于所述第一导电段的直径。

本公开实施例所提供的半导体结构及其制备方法中，通过在栅极结构的顶面形成保护层，利用保护层与介质层具有较高的刻蚀选择比，可以选择性去除部分介质层、保护层和部分栅极结构，以形成第一接触孔和第二接触孔。通过保护层的设置，可以降低在形成第二接触孔时对隔离结构造成损伤，降低甚至避免后续形成第二导电插塞与栅极结构发生电性连接，提高了半导体结构的良率。

除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体结构的制备方法的工艺流程图；

图2为本公开实施例提供的半导体结构的制备方法中形成保护材料层后的示意图；

图3为本公开实施例提供的半导体结构的制备方法中形成栅极结构后的示意图；

图4为本公开实施例提供的半导体结构的制备方法中形成隔离结构后的示意图；

图5为本公开实施例提供的半导体结构的制备方法中形成介质层后的示意图；

图6为本公开实施例提供的半导体结构的制备方法中去除部分介质层后的示意图一；

图7为本公开实施例提供的半导体结构的制备方法中去除部分介质层后的示意图二；

图8为本公开实施例提供的半导体结构的制备方法中去除部分介质层后的示意图三；

图9为本公开实施例提供的半导体结构的制备方法中去除部分介质层后的示意图四；

图10为本公开实施例提供的半导体结构的制备方法中形成第一掩膜层后的示意图；

图11为本公开实施例提供的半导体结构的制备方法中形成光刻胶层后的示意图；

图12为本公开实施例提供的半导体结构的制备方法中图案化掩膜层后的示意图；

图13为本公开实施例提供的半导体结构的制备方法中形成第一刻蚀孔和第二刻蚀孔后的示意图；

图14为本公开实施例提供的半导体结构的制备方法中形成第一接触孔后的示意图；

图15为本公开实施例提供的半导体结构的制备方法中形成第二接触孔后的示意图；

图16为本公开实施例提供的半导体结构的制备方法中形成导电材料层后的示意图；

图17为本公开实施例提供的半导体结构的制备方法中形成位线后的示意图；

图18为本公开实施例提供的半导体结构的制备方法中形成第一导电插塞和第二导电插塞后的示意图。

附图标记：

100：基底；110：有源区；120：浅沟槽隔离结构；130：阵列区；140：外围区；

200：栅极结构；210：栅极介质层；220：栅极导电层；221：第一半导体导电层；222：第一金属阻挡层；223：第一金属导电层；230：绝缘盖层；211：栅极介质材料层；

300：保护层；310：保护材料层；

400：隔离结构；410：第一隔离层；420：第二隔离层；430：第三隔离层；

500：介质层；510：第一刻蚀孔；520：第二刻蚀孔；530：第一接触孔；540：第二接触孔；

600：掩膜层；610：第一掩膜层；620：第二掩膜层；630：第一开口；640：第二开口；

710：半导体导电材料层；720：阻挡材料层；730：金属导电材料层；740：绝缘材料层；

800：位线；810：第二半导体导电层；820：第二金属阻挡层；830：第二金属导电层；840：绝缘层；

900：导电材料层；910：第一导电插塞；920：第二导电插塞。

具体实施方式

在半导体结构的制程中，需要在外围区上制备第一导电插塞和第二导电插塞。第一导电插塞用于实现栅极结构与其他导电结构（例如，互连层）的电性连接。第二导电插塞用于实现基底的源漏区与其他导电结构（例如，互连层）。但是，第一导电插塞与第二导电插塞之间，或者，第二导电插塞和栅极结构之间易发生电性连接，降低半导体结构的良率。经发明人研究发现，出现这种问题的原因在于，在具体地制备过程中，通常需要先形成用于分别容纳第一导电插塞和第二导电插塞的第一接触孔和第二接触孔，而第一接触孔和第二接触孔是同步形成。如此，在刻蚀过程中易损伤包覆栅极结构的隔离结构，降低了第一导电插塞与第二导电插塞之间隔离结构的厚度，或者，降低第二导电插塞与栅极结构之间的隔离结构的厚度，进而降低了半导体结构的良率。

针对上述技术问题，本公开实施例提供了一种半导体结构及其制备方法，通过在栅极结构的顶面形成保护层，利用保护层与介质层具有较高的刻蚀选择比，可以选择性去除部分介质层、部分保护层和部分栅极结构，以形成第一接触孔和第二接触孔。通过保护层的设置，可以降低在形成第二接触孔时对隔离结构造成的损伤，降低甚至避免后续形成第二导电插塞与栅极结构，和/或第二导电插塞和第一导电插塞发生电性连接，提高了半导体结构的良率。

为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器（DRAM）为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

请参考附图1，本公开实施例提供的一种半导体结构的制备方法，包括如下的步骤：

步骤S100：提供基底，基底包括至少两个间隔设置的栅极结构，栅极结构至少包括栅极导电层和位于栅极导电层顶部的绝缘盖层。

请参考附图2，基底100用于支撑设置在其上的半导体器件。基底100可以为硅（Si）基底、锗（Ge）基底、硅锗（GeSi）基底、碳化硅（SiC）基底、绝缘体上硅（Silicon onInsulator，简称SOI）基底或者绝缘体上锗（Germanium on Insulator，简称GOI）基底等。其中，基底100中形成间隔排列的多个有源区110，多个有源区110之间可以设置浅槽隔离（Shallow Trench Isolation，简称STI）结构120，通过浅沟槽隔离结构120将多个有源区110之间隔开来，以保证各有源区110之间彼此独立。示例性的，通过图案化制作工艺在基底内形成浅沟槽，并在浅沟槽内填充绝缘材料，从而在基底上定义出多个由浅沟槽隔离结构120分离的有源区110。其中，图案化制作工艺可以为自对准双图形（Self-Aligned DoublePatterning，简称SADP）工艺或者自对准四重图形（Self-Aligned Quadruple Patterning，简称SAQP）工艺。其中，绝缘材料可以包括氧化硅，但不仅限于此。

基底100具有阵列区130和外围区140，其中，阵列区130用于设置多个存储单元和数据线（例如，位线结构和字线结构）。外围区140内设置有逻辑电路，逻辑电路用于与阵列区130内的数据线电性连接，以实现对数据信息的存储或者读取。其中，每个存储单元包括晶体管以及与晶体管连接的电容器，电容器用于存储数据。

需要说明的是，阵列区130和外围区140都具有有源区110，只是阵列区130和外围区140的有源区110的个数和尺寸有所不同。此外阵列区130和外围区140同时位于同一基底100上。附图2中两幅图代表同一制备步骤下阵列区130和外围区140的部分结构示意图，且未表示出位于外围区140内的浅沟槽隔离结构。其中，附图2中省略号用于表征未示出的部分。

每个有源区110均包括沟道区（图中未示出）和位于沟道区两侧的源漏区（图中未示出）。其中，沟道区与栅极结构200（请参见附图3）相对设置，即，栅极结构在基底100的投影区域可以定义为沟道区。位于阵列区中的栅极结构200和源漏区所形成的晶体管，作为存储单元中的部分。位于阵列区中能够的源漏区中其中一个用于与位线电性连接，另外一个用于与电容结构电性连接

位于外围区140中的栅极结构200（请参考附图3）和源漏区所形成的晶体管，可以作为逻辑晶体管。位于外围区中的源漏极用于与导电插塞连接，用于实现控制信号或者逻辑信号的传输。

需要说明的是，本实施例中栅极结构200设置在外围区140的基底100上，为平面栅极。而位于阵列区130的栅极结构可以位于基底100内，为埋入式栅极。

请参考附图3，位于外围区140上的栅极结构200设置在基底100上，栅极结构200至少与沟道区相对设置，即，栅极结构在基底100上的投影位于沟道区内。栅极结构200至少包括栅极导电层220和绝缘盖层230，其中，绝缘盖层230设置在栅极导电层220的顶部。作为一个示例，栅极结构200还包括栅极介质层210，栅极介质层210设置在栅极导电层220背离绝缘盖层230的一侧。也就是说，栅极结构200包括依次层叠设置在栅极介质层210、栅极导电层220和绝缘盖层230。栅极介质层210设置在基底100上。

其中，栅极导电层220包括依次层叠设置的第一半导体导电层221、第一金属阻挡层222、第一金属导电层223。第一半导体导电层221设置在基底100上，且第一半导体导电层221的材质包括多晶硅。

第一金属阻挡层222设置在第一半导体导电层221背离基底100的一侧。第一金属阻挡层222的材质包括氮化钛等导电材料。第一金属阻挡层222既具备导电性能，也具备阻挡性能，能够阻止栅极结构200中导电材料与基底100之间发生渗透，保证了半导体结构的性能。

第一金属导电层223设置在第一金属阻挡层222背离第一半导体导电层221的一侧。第一金属导电层223的材质包括钨。绝缘盖层230设置在第一金属导电层223背离第一金属阻挡层222的一侧。绝缘盖层230的材质包括氮化硅，用于实现第一金属导电层223与后续设置在绝缘盖层230之上的导电部件之间的绝缘设置。

需要理解的是，栅极结构200中的各个膜层是通过沉积工艺形成，其中，沉积工艺包括化学气相沉积（Chemical Vapor Deposition，简称CVD）、物理气相沉积（PhysicalVapor Deposition，简称PVD）或者原子层沉积（Atomic Layer Deposition，简称ALD）等工艺中至少一种。

步骤S200：形成覆盖绝缘盖层顶面的保护层，以及覆盖各个栅极结构以及位于该栅极结构上保护层的隔离结构。

请参考附图2和附图3，作为一个示例，可以利用沉积工艺在基底100上依次沉积栅极介质材料层211、半导体导电材料层710、阻挡材料层720、金属导电材料层730、绝缘材料层740和保护材料层310。之后，图形化位于外围区140上的各个膜层，去除各个膜层的部分，以形成间隔设置的多个堆叠结构。每个堆叠结构包括栅极结构200以及设置在栅极结构200上的保护层300。换而言之，保留在阵列区130上的半导体导电材料层710、阻挡材料层720、金属导电材料层730、绝缘材料层740构成位线叠层700，保留在外围区140上的半导体导电材料层710、阻挡材料层720、金属导电材料层730、绝缘材料层740构成栅极结构200，保留在外围区140上的保护材料层310构成保护层300。作为另一个示例，可以在形成栅极结构200之后，在单独利用沉积工艺在栅极结构200上形成保护层300。在本实施例中，保护层300的材质包括氮氧化硅。

之后，请参考附图4，形成隔离结构400。隔离结构400覆盖在栅极结构200的侧面和保护层300的顶面上。隔离结构400可以单一膜层，也可以复合膜层。示例性地，隔离结构400包括依次层叠设置的第一隔离层410、第二隔离层420和第三隔离层430。第一隔离层410与栅极结构200的侧面和保护层300的顶面接触。第二隔离层420设置在第一隔离层410上。第三隔离层430设置在第二隔离层420上。

第一隔离层410和第三隔离层430的材质相同，例如，第一隔离层410和第三隔离层430的材质均包括氧化硅，但不仅限于此。第二隔离层420与第一隔离层410的材质不同，例如，第二隔离层420的材质包括氮化硅，但不仅限于此。

步骤S300：形成介质层，介质层覆盖隔离结构；其中，介质层和保护层具有高刻蚀选择比。

请参考附图5，介质层500与保护层300之间具有高刻蚀选择比。作为一个示例，介质层500的材质包括氧化硅；保护层300的材质包括氮氧化硅。介质层500和保护层300的材质不同，且刻蚀工艺对介质层500和保护层300具有高刻蚀选择比，如此，在后续的刻蚀工艺中，可以将保护层300作为刻蚀停止层，选择性去除介质层500和栅极结构200，提高刻蚀精度，进而提高了半导体结构的良率。

步骤S400：选择性地去除部分介质层、保护层和部分绝缘盖层，以形成第一接触孔和第二接触孔；第一接触孔的孔底位于栅极结构内，并暴露出栅极结构的第一导电层，第二接触孔位于相邻的栅极结构之间，并暴露出基底。

请参考附图6至附图13，示例性地，采用第一刻蚀工艺去除部分介质层500，以同时形成第一刻蚀孔510和第二刻蚀孔520。第一刻蚀孔510的暴露出保护层300的顶面，第二刻蚀孔520在基底100上投影位于相邻的栅极结构200之间。

请参考附图10和附图11，利用沉积工艺在介质层500上形成掩膜层600和抗反射层650。之后，在抗反射层650上形成光刻胶层660，之后，图案化光刻胶层660。示例性地，利用具有掩膜图案的掩膜版（图中未示出）对光刻胶层660进行曝光，以将掩膜版上的掩膜图案转移到光刻胶层660上。随后，对光刻胶层660进行显影，去除部分光刻胶层660，以在光刻胶层660内形成多个掩膜开口。

以具有掩膜图案的光刻胶层660作为掩膜，图案化抗反射层650和掩膜层600，以将掩膜图案转移到掩膜层600上。

在本实施例中，抗反射层650的材料可以包括氮化物或氮氧化物。例如，抗反射层650的材料包括氮化硅或者氮氧化硅。抗反射层650能够缓解或消除光刻胶层660的驻波效应，从而可以增加掩膜图案从掩膜版转移到光刻胶层660上的精准性，进而提高图形转移过程中的准确性。

掩膜层600可以为单一膜层，也可以为复合膜层。示例性地，掩膜层600包括层叠设置的第一掩膜层610和第二掩膜层620，其中，第一掩膜层610的材料可以包括氮化硅。第二掩膜层620的材料可以包括旋涂硬掩模组合物(Spin-on Hardmask，简称SOH)或旋涂碳(Spin-on Carbon，简称SOC)。

之后，请参考附图12，以光刻胶层660作为掩膜版，图案化掩膜层600，以在掩膜层600内形成第二开口640以及位于第二开口640两侧的第一开口630。其中，第一开口630在基底100上投影覆盖沟道区，第二开口640在基底100上投影覆盖源漏区，即，第二开口640在基底100上的投影位于相邻的栅极结构200之间。本实施例，将掩膜层600制备成双层结构，可以提高第一开口630和第二开口640的图案转移过程中的精准度。

之后，请参考附图13，去除暴露在第一开口630和第二开口640内的部分介质层500，以在介质层500内形成第一刻蚀孔510和第二刻蚀孔520。

在此步骤中，第一刻蚀工艺对介质层500的刻蚀速率，大于保护层300的刻蚀速率，以保护层300作为刻蚀停止层，在利用第一刻蚀工艺去除介质层500时，能够刻蚀停止于保护层300上。并以此刻蚀点作为转折点重新调整刻蚀工艺，避免出现继续以第一刻蚀工艺进行刻蚀介质层500时过刻蚀隔离结构400的现象，尽可能保证了隔离结构400的完整性。

之后，请参考附图14，采用第二刻蚀工艺去除暴露在第一刻蚀孔510的孔底的保护层300和绝缘盖层230，直至暴露出栅极结构200的栅极导电层220，以形成第一接触孔530。在一示例中，第一接触孔530可以暴露出栅极导电层220的第一金属导电层223。需要说明的是，第一接触孔530为附图14中虚线下方的区域。

在此步骤中，第二刻蚀工艺对保护层300的刻蚀速率大于对介质层500的刻蚀速率，以使得介质层500作为刻蚀停止层。在执行第二刻蚀工艺时，主要刻蚀暴露在第一刻蚀孔510孔底的保护层300和栅极导电层220，而不会刻蚀暴露在第二刻蚀孔520内的介质层500。例如，刻蚀去除暴露在第一刻蚀孔510内的保护层300和绝缘盖层230，直至暴露出栅极结构200的第一金属导电层223。如此设置，不会对暴露在第二刻蚀孔520内的介质层500和隔离结构400进行过刻蚀，一方面可以避免增加后续形成的第一导电插塞和第二导电插塞之间所形成的寄生电容。另一方面，也可以避免第一导电插塞和第二导电插塞发生电性连接，提高了半导体结构的良率。

之后，请参考附图15，采用第三刻蚀工艺去除暴露在第二刻蚀孔520的孔底的介质层500，直至暴露出基底100的部分源漏区，以形成第二接触孔540。

示例性地，第三刻蚀工艺对介质层500的刻蚀速率大于对栅极结构200的第一金属导电层223的刻蚀速率和隔离结构400的刻蚀速率，以使得栅极结构200的第一金属导电层223和隔离结构400作为刻蚀停止层。

在执行第三刻蚀工艺时，主要刻蚀暴露在第二刻蚀孔520的孔底的介质层500，在此步骤中，会以相邻栅极结构200之间的隔离结构400为自对准执行第三刻蚀工艺，同步刻蚀部分隔离结构400，例如，稍微刻蚀部分的第三隔离层430，以使得第二接触孔540包括第一孔段541和第二孔段542。第二孔段542位于第一孔段541的下方，并与第一孔段541连通。

第二孔段542的直径小于第一孔段541的直径，以使得第二接触孔540的形状为倒置的凸字形。在本实施例中，第二孔段542的直径大于第一孔段541的直径，与第二孔段542和第一孔段541的直径相同的技术方案相比，可以增大第三刻蚀工艺中的工艺窗口，提高第三刻蚀工艺的精准度，进而能够更加准确地将介质层500刻蚀完毕，保证第二接触孔540能够完全暴露出基底100的源漏区。

此外，鉴于保护层300的存在，可以通过调整刻蚀工艺的刻蚀选择比，将第一接触孔530和第二接触孔540分三步刻蚀工艺完成，避免第二刻蚀孔520发生偏移时过度刻蚀隔离结构400，防止第一导电插塞和第二导电插塞短路，或者，防止第二导电插塞与栅极结构200短路，提高了半导体结构的良率。

在一种可能的实施方式中，选择性地去除部分介质层、保护层和部分栅极结构，以形成第一接触孔和第二接触孔的步骤之后，半导体结构的制备方法还包括：

请参考附图18，在第一接触孔530内形成第一导电插塞910，在第二接触孔540内形成第二导电插塞920。第一导电插塞910与栅极结构200的第一金属导电层223电性连接。第二导电插塞920与基底100的源漏区电性连接。第一导电插塞910的材质和第二导电插塞920的材质相同，均包括钨。

示例性地，请参考附图16和附图17，利用沉积工艺在第一接触孔530和第二接触孔540内形成导电材料层900，导电材料层900延伸在第一接触孔530和第二接触孔540外，并覆盖掩膜层600的顶面上。

之后，可以利用化学机械研磨工艺去除掩膜层600和位于掩膜层600的顶面上的导电材料层900，保留在第一接触孔530内的导电材料层900构成第一导电插塞910，保留在第二接触孔540内的导电材料层900构成第二导电插塞920。

在一种可能的实施方式中，请继续参考附图4，基底100包括相邻接的阵列区130和外围区140。其中，位于阵列区130的基底100上具有位线叠层700；栅极结构200位于外围区140的基底100上。在栅极结构200上形成保护层300时，同步形成覆盖位于阵列区130上的位线叠层700的保护层300。

示例性地，在基底100内形成多个有源区110和用于分隔各个有源区110的浅沟槽隔离结构120之后，可以利用沉积工艺在基底100上形成依次层叠设置的半导体导电材料层710、阻挡材料层720、金属导电材料层730、绝缘材料层740和保护材料层310，此时，上述的各个膜层同时覆盖阵列区130和外围区140。

之后，图案化位于外围区140上的堆叠结构，以在外围区140上形成至少两个间隔设置的栅极结构200。其中，每个栅极结构200的顶面上均设置有保护层300。相应地，保留在阵列区130上的堆叠结构构成位线叠层700。

请参考附图17，待形成第一导电插塞和第二导电插塞之后，还可以继续图案化位线叠层700，以形成多条间隔设置的位线800。位线800可以包括层叠设置的第二半导体导电层810、第二金属阻挡层820、第二金属导电层830和绝缘层840。位线800中各个膜层的材质和功能与栅极结构200中各个膜层的材质和功能相对应，本实施例在此不再多加赘述。

请参考附图5，鉴于阵列区130和外围区140中图案密度不同，通过沉积工艺形成介质层500之后，致使位于外围区140上介质层500的顶面，高于位于阵列区130上的介质层500的顶面。且阵列区130上易存在颗粒，至少位于阵列区130上的第一金属导电层223和绝缘盖层230形成凸包。若是像相关技术中所记载的技术方案，直接对介质层500进行减薄，消除介质层500的高度差时，会过刻蚀位线叠层700中的金属导电材料层730。

因此，在本实施例中，保护层300同时覆盖在位于阵列区130上的位线叠层700上，可以对位线叠层700中金属导电材料层730进行保护，防止对金属导电材料层730造成过度刻蚀，保证了后续所形成的第二金属导电层830的完整性，提高了后续形成的位线800的良率。

在一种可能的实施方式中，选择性地去除部分介质层、保护层和部分栅极结构，以形成第一接触孔和第二接触孔的步骤之前，半导体结构的制备反方法包括：

请参考附图6，采用化学机械研磨工艺（Chemical Mechanical Polishing，简称CMP）去除第一预设厚度的介质层500，保留在阵列区130上的介质层500的顶面，低于保留在外围区140上的介质层500的顶面，此时，位于阵列区130上的介质层500和位于外围区140上的介质层500仍然具有一定的高度差。需要说明的是，化学机械研磨工艺的目的在于缩小位于阵列区130上的介质层500和位于外围区140上的介质层500之间高度差，因此，此步骤中高度差远远小于沉积完毕之后所形成的高度差。即，附图6中的H2小于附图5中的H1。

在本实施例中，第一预设厚度的数值小于位于保护层300顶面上的介质层500的厚度。

之后，请参考附图7，采用第四刻蚀工艺去除第二预设厚度的介质层500，直至暴露出位于阵列区130上的保护层300的顶面，在此过程中，以保护层300作为刻蚀停止层，调整第四刻蚀工艺的刻蚀选择比，使得第四刻蚀工艺刻蚀停止在保护层300上，并利用保护层300对位线叠层700的金属导电材料层730进行保护，防止对金属导电材料层730造成过度刻蚀，提高了后续形成的位线800（请参考附图17）的良率。

之后，请参考附图8，采用第五刻蚀工艺去除位于外围区140上的第三预设厚度的介质层500，直至保留在外围区140上的介质层500的顶面低于阵列区130上的保护层300的顶面。在此步骤，第五刻蚀工艺的刻蚀选择比与第四刻蚀工艺的刻蚀选择比不同。例如，第五刻蚀工艺对介质层500的刻蚀速率大于对保护层300的刻蚀速率，在尽可能少损耗保护层300的前提下，去除位于外围区140上第三预设厚度的介质层500。

之后，请参考附图9，采用第六刻蚀工艺去除位于阵列区130上的保护层300和去除位于外围区140上的第四预设厚度的介质层500，直至保留下来的介质层500的顶面与位线叠层700的顶面基本平齐，即，保留下来的介质层500的顶面与位线叠层700的绝缘材料层740的顶面基本平齐。在此步骤，第六刻蚀工艺的刻蚀选择比与第四刻蚀工艺的刻蚀选择比不同。例如，第六刻蚀工艺对介质层500的刻蚀速率小于对保护层300的刻蚀速率，在尽可能少损耗介质层500的前提下，去除位于阵列区130上的保护层300，以保证直至保留下来的介质层500的顶面与位线叠层700的顶面基本平齐。如此设置，避免后续形成的掩膜层600的顶面具有高度差，降低了半导体结构的制备方法的难度。

在上述实施例中，第四刻蚀工艺、第五刻蚀工艺与第六刻蚀工艺的刻蚀选择比不同。其中，第四刻蚀工艺和第五刻蚀工艺的刻蚀选择比可以相同，也可以不同。当第四刻蚀工艺和第五刻蚀工艺的刻蚀选择比相同时，两者可以合为同一步骤，以简化工艺；若第四刻蚀工艺和第五刻蚀工艺的刻蚀选择比不同时，两者分开可以使刻蚀厚度控制更加精准。

但是，无论第四刻蚀工艺和第五刻蚀工艺的刻蚀选择比相同或者不相同，两者与第六刻蚀工艺的刻蚀选择比必须不同。

另外，这第四刻蚀工艺、第五刻蚀工艺和第六刻蚀工艺可以原位进行，通过调整刻蚀气体种类以及流量完成刻蚀选择比的切换。

请参考附图18，本公开实施例还提供了一种半导体结构，该半导体结构通过上述任意实施例所描述的半导体结构的制备方法制得。

请参考附图18，该半导体结构包括基底100，其中，基底100包括阵列区130和外围区140；阵列区130与外围区140相邻接。例如，外围区140位于阵列区130的一侧，或者是，外围区140围绕阵列区130设置。

半导体结构还包括位线800。位线800设置在阵列区130上，用于与位于阵列区130上有源区110电连接，其中，位线800包括层叠设置在第二半导体导电层810、第二金属阻挡层820、第二金属导电层830和绝缘层840。

半导体结构还包括至少两个间隔设置的栅极结构200。栅极结构200设置在外围区140，用于与位于外围区140上有源区110电连接；其中，栅极结构200包括层叠设置的第一半导体导电层221、第一金属阻挡层222、第一金属导电层223和绝缘盖层230。需要说明的是，栅极结构200不仅仅是设置在外围区140上，还可以设置在阵列区130内，但是位于阵列区130的栅极结构与位于外围区140上的栅极结构200的结构和膜层可以不同。比如，位于阵列区130的栅极结构为埋栅式。

半导体结构还包括保护层300，保护层300设置在栅极结构200背离基底100的顶面上。

半导体结构还包括隔离结构400，隔离结构400包裹在栅极结构200和保护层300，用于实现相邻的栅极结构200之间的绝缘设置，或者，用于实现后续所形成的第一导电插塞910和第二导电插塞920之间的绝缘设置。

鉴于保护层300的设置，可以避免过度刻蚀隔离结构400，防止第一导电插塞910和第二导电插塞920短路，或者，防止第二导电插塞920与栅极结构200短路，提高了半导体结构的良率。

在一种可能的实施方式中，半导体结构还包括第一导电插塞910。第一导电插塞910沿垂直于基底100的方向延伸，并贯穿保护层300和绝缘盖层230，与第一金属导电层223接触，实现第一导电插塞910与栅极结构200的电性连接。

半导体结构还包括第二导电插塞920，第二导电插塞920沿垂直于基底100的方向延伸，且第二导电插塞920位于相邻的栅极结构200之间，并与基底100接触。

第二导电插塞920包括第一导电段921以及与第一导电段921连接的第二导电段922，第二导电段922与基底100接触；第二导电段922的直径小于第一导电段921的直径。与第一导电段921和第二导电段922的直径相同的技术方案相比，可以避免过度刻蚀隔离结构400，防止第一导电插塞910和第二导电插塞920短路，或者，防止第二导电插塞920与栅极结构200短路，提高了半导体结构的良率。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (14)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：

提供基底，所述基底包括至少两个间隔设置的栅极结构，所述栅极结构至少包括栅极导电层和位于所述栅极导电层顶部的绝缘盖层；

形成覆盖所述绝缘盖层顶面的保护层，以及覆盖各个所述栅极结构以及位于该栅极结构上所述保护层的隔离结构；

形成介质层，所述介质层覆盖所述隔离结构；其中，所述介质层和所述保护层具有高刻蚀选择比；

选择性地去除部分所述介质层、部分所述保护层和部分所述绝缘盖层，以形成第一接触孔和第二接触孔；所述第一接触孔的孔底位于所述栅极结构内，并暴露出所述栅极导电层，所述第二接触孔位于相邻的所述栅极结构之间，并暴露出所述基底；

选择性地去除部分所述介质层的步骤包括：

采用第一刻蚀工艺去除部分所述介质层，以同时形成第一刻蚀孔和第二刻蚀孔；所述第一刻蚀孔的孔底暴露所述保护层的顶面，所述第二刻蚀孔在所述基底上投影位于相邻的所述栅极结构之间；

采用第二刻蚀工艺去除暴露在所述第一刻蚀孔的孔底的保护层和所述绝缘盖层，直至暴露出所述栅极导电层，以形成所述第一接触孔；

采用第三刻蚀工艺去除暴露在所述第二刻蚀孔的孔底的所述介质层，直至暴露出所述基底的部分源漏区，以形成所述第二接触孔。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，采用第三刻蚀工艺去除暴露在所述第二刻蚀孔的孔底的所述介质层的步骤，还包括;

以相邻所述栅极结构之间的所述隔离结构为自对准执行所述第三刻蚀工艺，以使所述第二接触孔包括第一孔段以及与所述第一孔段连通的第二孔段，所述第二孔段位于所述第一孔段的下方，且所述第二孔段的直径小于所述第一孔段的直径。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一刻蚀工艺对所述介质层的刻蚀速率大于对所述保护层的刻蚀速率，以使所述保护层作为刻蚀停止层；

所述第二刻蚀工艺对所述保护层的刻蚀速率大于所述介质层的刻蚀速率，以使所述介质层作为刻蚀停止层；

所述第三刻蚀工艺对所述介质层的刻蚀速率大于所述栅极结构的第一导电层的刻蚀速率和所述隔离结构的刻蚀速率，以使所述栅极结构的第一导电层和所述隔离结构作为刻蚀停止层。

4.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，选择性地去除部分所述介质层、所述保护层和部分所述栅极结构，以形成第一接触孔和第二接触孔的步骤之后，所述方法还包括：

在所述第一接触孔内形成第一导电插塞，在所述第二接触孔内形成第二导电插塞。

5.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，提供基底，所述基底包括至少两个间隔设置的栅极结构的步骤包括：

在所述基底中形成间隔排列的多个有源区，每个所述有源区包括沟道区以及位于所述沟道区两侧的源漏区；

形成至少与所述沟道区相对的栅极结构，所述栅极结构包括依次层叠设置的栅极介质层、所述栅极导电层和所述绝缘盖层；

其中，所述栅极导电层包括依次层叠设置的第一半导体导电层、第一金属阻挡层、第一金属导电层。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，采用第一刻蚀工艺去除部分所述介质层的步骤包括：

在所述介质层上形成掩膜层，所述掩膜层包括层叠设置的第一掩膜层和第二掩膜层；

图案化所述掩膜层，以在所述掩膜层形成第一开口以及位于所述第一开口两侧的第二开口；所述第一开口在所述基底上投影覆盖所述沟道区，所述第二开口在所述基底上投影位于所述源漏区内；

去除暴露在所述第一开口和所述第二开口内的部分所述介质层，以形成第一刻蚀孔和第二刻蚀孔。

7.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，所述基底包括相邻接的阵列区和外围区，其中，位于所述阵列区的基底上具有位线叠层；所述栅极结构位于所述外围区的基底上；

在所述栅极结构上形成保护层时，同步形成覆盖位于所述阵列区上的位线叠层的所述保护层。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，选择性地去除部分所述介质层、所述保护层和部分所述栅极结构，以形成第一接触孔和第二接触孔的步骤之前，所述方法包括：

采用化学机械研磨工艺去除第一预设厚度的介质层，保留在所述阵列区上的介质层的顶面，低于保留在所述外围区上的介质层的顶面。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，采用化学机械研磨工艺去除第一预设厚度的介质层的步骤之后，所述方法还包括：

采用第四刻蚀工艺去除第二预设厚度的所述介质层，暴露出位于所述阵列区上的所述保护层的顶面；

采用第五刻蚀工艺去除位于所述外围区上的第三预设厚度的所述介质层，直至保留在所述外围区上的所述介质层的顶面低于位于所述阵列区上的所述保护层的顶面；

采用第六刻蚀工艺去除位于所述阵列区上的所述保护层和去除位于所述外围区上的第四预设厚度的所述介质层，直至保留下来的所述介质层的顶面与所述位线叠层的顶面基本平齐。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第四刻蚀工艺、第五刻蚀工艺与第六刻蚀工艺的刻蚀选择比不同。

11.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，所述保护层的材质包括氮氧化硅。

12.一种半导体结构，其特征在于，所述半导体结构通过权利要求1-11任一项所述的半导体结构的制备方法制得，所述半导体结构包括：

基底，所述基底包括阵列区和外围区；

位线，所述位线设置在所述阵列区上，用于与位于所述阵列区上有源区电连接，其中，所述位线包括层叠设置在第二半导体导电层、第二金属阻挡层、第二金属导电层和绝缘层；

栅极结构，所述栅极结构设置在所述外围区上，用于与位于所述外围区上有源区电连接；所述栅极结构包括层叠设置的栅极介质层、栅极导电层和绝缘盖层；

保护层，保护层设置在所述绝缘盖层上；

隔离结构，所述隔离结构覆盖在所述栅极结构和所述保护层。

13.根据权利要求12所述的半导体结构，其特征在于，还包括：

第一导电插塞，所述第一导电插塞贯穿所述保护层和所述绝缘层，并与所述第二金属导电层接触；

第二导电插塞，所述第二导电插塞位于相邻的栅极结构之间，并与所述基底接触。

14.根据权利要求13所述的半导体结构，其特征在于，所述第二导电插塞包括第一导电段以及与所述第一导电段连接的第二导电段，所述第二导电段与所述基底接触；

所述第二导电段的直径小于所述第一导电段的直径。