CN117038674B - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN117038674B
CN117038674B CN202311302664.9A CN202311302664A CN117038674B CN 117038674 B CN117038674 B CN 117038674B CN 202311302664 A CN202311302664 A CN 202311302664A CN 117038674 B CN117038674 B CN 117038674B
Authority
CN
China
Prior art keywords
dielectric layer
layer
gate
gate structure
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202311302664.9A
Other languages
English (en)
Other versions
CN117038674A (zh
Inventor
沈磊
姚怡雯
高志杰
方小婷
牛苗苗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Xinjing Integrated Circuit Co Ltd
Original Assignee
Hefei Xinjing Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Xinjing Integrated Circuit Co Ltd filed Critical Hefei Xinjing Integrated Circuit Co Ltd
Priority to CN202311302664.9A priority Critical patent/CN117038674B/zh
Publication of CN117038674A publication Critical patent/CN117038674A/zh
Application granted granted Critical
Publication of CN117038674B publication Critical patent/CN117038674B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种半导体结构及其制备方法，半导体结构包括：基底；栅极结构，栅极结构包括第一栅极结构与第二栅极结构，第一栅极结构位于产品区，第二栅极结构位于切割道区，第二栅极结构沿第一方向延伸；第一接触结构，位于产品区，贯穿第一栅极结构的保护介质层且延伸至栅极层；第一介质层，位于基底上，且第一介质层的上表面与栅极结构表面位于同一平坦化表面；第二介质层，覆盖第一介质层、第一接触结构以及栅极结构；第二接触结构，位于产品区，位于第一接触结构顶部，且贯穿第二介质层；第三介质层，覆盖第二介质层以及第二接触结构，位于切割道区的第三介质层内设有沿第二方向延伸的第一沟槽，第一沟槽贯穿至第二介质层。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
制备半导体结构时，常使用研磨工艺处理需要平坦化的膜层。使用研磨工艺处理膜层后，可以实现该膜层表面平整。
但是，在研磨处理膜层的过程中，常出现碟形（Dishing）效应。即该膜层的中间部分会低于边缘部分。碟形效应会影响该膜层上方形成的结构的稳定性。
发明内容
基于此，有必要针对现有技术中的研磨时出现碟形效应的问题提供一种半导体结构及其制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：
基底；
栅极结构，具有于所述基底上依次层叠设置的栅介质层、栅极层以及保护介质层，所述栅极结构包括第一栅极结构与第二栅极结构，所述第一栅极结构位于所述产品区，所述第二栅极结构位于所述切割道区，所述第二栅极结构沿第一方向延伸；
第一接触结构，位于所述产品区，贯穿所述第一栅极结构的所述保护介质层且延伸至所述栅极层；
第一介质层，位于所述基底上，且所述第一介质层的上表面与所述栅极结构表面位于同一平坦化表面；
第二介质层，覆盖所述第一介质层、所述第一接触结构以及所述栅极结构；
第二接触结构，位于所述产品区，位于所述第一接触结构顶部，且贯穿所述第二介质层；
第三介质层，覆盖所述第二介质层以及所述第二接触结构，位于所述切割道区的所述第三介质层内设有沿第二方向延伸的第一沟槽，所述第一沟槽贯穿至所述第二介质层，所述第一沟槽用于量测所述第三介质层的厚度，所述第二方向与所述第一方向相交。
在其中一个实施例中，所述第一方向与所述第二方向垂直。
在其中一个实施例中，所述第二栅极结构在所述基底上的正投影贯穿沿所述第一方向排列的多个所述第一沟槽在所述基底上的正投影。
在其中一个实施例中，所述栅极层的材料包括多晶硅，所述第二介质层的材料包括透明材料。
在其中一个实施例中，位于所述产品区的所述第三介质层内设有第二沟槽，所述第二沟槽沿所述第二方向延伸且贯穿至所述第二介质层；
所述半导体结构包括走线层，所述走线层包括第一走线，所述第一走线位于所述第二沟槽内，且连接所述第二接触结构。
在其中一个实施例中，所述走线层还包括第二走线，所述第二走线位于所述第一沟槽内，且连接所述第二介质层。
本发明还提供了一种半导体结构的制备方法，所述半导体结构具有切割道区与产品区，包括：
提供基底，且于所述基底上形成栅极结构，所述栅极结构具有依次层叠设置的栅介质层、栅极层以及保护介质层，所述栅极结构包括第一栅极结构与第二栅极结构，所述第一栅极结构位于所述产品区，所述第二栅极结构位于所述切割道区，所述第二栅极结构沿第一方向延伸；
形成覆盖所述基底与所述栅极结构的第一介质材料层；
研磨所述第一介质材料层，暴露所述栅极结构，剩余所述第一介质材料层形成第一介质层；
于位于所述产品区的所述第一栅极结构内形成第一接触结构，所述第一接触结构贯穿所述第一栅极结构的所述保护介质层且延伸至所述栅极层；
形成覆盖所述第一介质层、所述第一接触结构以及所述栅极结构的第二介质层，且形成贯穿所述第二介质层的第二接触结构；
形成覆盖所述第二介质层以及所述第二接触结构的第三介质层，且于第三介质层内形成贯穿至所述第二介质层的第一沟槽，所述第一沟槽第二方向延伸，所述第二方向与所述第一方向相交；
基于所述第一沟槽量测所述第三介质层的厚度。
在其中一个实施例中，所述于位于所述产品区的所述第一栅极结构内形成第一接触结构，包括：
于所述保护介质层内形成延伸至所述栅极层接触孔；
于所述接触孔内、所述第一栅极结构上表面、所述第二栅极结构上表面以及所述第一介质层上表面形成第一接触材料层；
研磨所述第一接触材料层，去除所述接触孔之外的所述第一接触材料层，位于所述接触孔内部的所述第一接触材料层形成第一接触结构。
在其中一个实施例中，所述形成覆盖所述第二介质层以及所述第二接触结构的第三介质层，且于第三介质层内形成贯穿至所述第二介质层的第一沟槽之后，包括：
当所述第三介质层的厚度大于预设值时，刻蚀位于所述产品区的所述第三介质层，形成第二沟槽，所述第二沟槽沿所述第二方向延伸且贯穿至所述第二介质层；
填充所述第二沟槽形成第一走线，所述第一走线连接所述第二接触结构。
在其中一个实施例中，所述填充所述第二沟槽形成第一走线的同时，还填充所述第一沟槽，形成第二走线。
本发明的半导体结构及其制备方法中，通过设置第二栅极结构，在形成第一介质层时，第二栅极结构可以缓解切割道区的碟形效应，提高了第二介质层与第三介质层的稳定性。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为在研磨处理膜层的过程中，膜层出现碟形效应时的示意图；
图2为一实施例中提供的半导体结构的制备方法的流程图；
图3为一实施例中提供的半导体结构的第一介质材料层示意图；
图4为一实施例中提供的半导体结构的第一介质层示意图；
图5为一实施例中提供的半导体结构的第一接触材料层示意图；
图6为一实施例中提供的半导体结构的第一接触结构示意图；
图7为一实施例中提供的半导体结构的第二介质层示意图；
图8为一实施例中提供的半导体结构的第一沟槽示意图；
图9为一实施例中提供的半导体结构的走线层示意图；
图10为一实施例中提供的半导体结构的切割道区俯视图；
图11为现有技术示意图；
图12为一实施例中提供的半导体结构的产品区俯视图。
附图标记说明：基底-100；栅极结构-110；栅介质层-111；栅极层-112；保护介质层-113；第一栅极结构-114；第二栅极结构-115；掺杂区-116；浅沟槽隔离结构-117；第一介质材料层-120；第一介质层-121；第一接触结构-130；第一接触材料层-131；第二介质层-140；第二接触结构-150；第三介质层-160；第一刻蚀阻挡层-161；粘合层-162；中间介质层-163；应力缓冲层-164；第二刻蚀阻挡层-165；掩膜层-166；侧墙材料层-170；侧墙结构-171；隔离材料层-180；隔离层-181；走线层-190；第一走线-191；第二走线-192；第一沟槽-200。
实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
如背景技术所言，在研磨处理膜层的过程中，常出现碟形效应。目标膜层的下方常设置停止层。当研磨机器研磨目标膜层至暴露停止层时，停止研磨工艺。
该过程中，研磨机器在研磨区域内移动，以均匀地研磨目标膜层。当研磨机器在中心研磨区域移动时，由于其下方常不设有停止层，研磨机器持续工作。而当研磨机器移动至边缘研磨区域时，其下方常设有停止层，研磨机器接触停止层即停止工作。请参阅图1，这导致相比于边缘研磨区域，中心研磨区域会多去除部分目标膜层，使得中心研磨区域低于边缘研磨区域，从而中心研磨区域与边缘研磨区域出高度差。示例性地，图1中，中心研磨区域与边缘研磨区域出高度差H，这影响在其上方制备其他结构的稳定性。
基于此，在一个实施例中，请参阅图2，提供一种半导体结构的制备方法，包括如下步骤：
步骤S100：提供基底100，且于基底100上形成栅极结构110，栅极结构110具有依次层叠设置的栅介质层111、栅极层112以及保护介质层113，栅极结构110包括第一栅极结构114与第二栅极结构115，第一栅极结构114位于产品区，第二栅极结构115位于切割道区，第二栅极结构115沿第一方向延伸。
步骤S200：形成覆盖基底100与栅极结构110的第一介质材料层120。
步骤S300：研磨第一介质材料层120，暴露栅极结构110，剩余第一介质材料层120形成第一介质层121。
步骤S400：于位于产品区的第一栅极结构114内形成第一接触结构130，第一接触结构130贯穿第一栅极结构114的保护介质层113且延伸至栅极层112。
步骤S500：形成覆盖第一介质层121、第一接触结构130以及栅极结构110的第二介质层140，且形成贯穿第二介质层140的第二接触结构150。
步骤S600：形成覆盖第二介质层140以及第二接触结构150的第三介质层160，且于第三介质层160内形成贯穿至第二介质层140的第一沟槽200，第一沟槽200沿第二方向延伸，第二方向与第一方向相交。
步骤S700：基于第一沟槽200量测第三介质层160的厚度。
在步骤S100中，请参阅图3，半导体结构具有产品区和切割道区。作为示例，产品区形成芯片结构，切割道区形成测试结构。
基底100可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。基底100可以为单层结构，也可以为多层结构。作为示例，基底100的材料可以包括硅、硅锗、硅锗碳、碳化硅或其它的III/V半导体衬底或II/VI半导体衬底。
基底100上设有栅极结构110。栅极结构110具有依次层叠设置的栅介质层111、栅极层112以及保护介质层113。
栅介质层111可以采用高K介电常数的材料形成。例如，栅介质层111的材料包括：氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛或锶钛氧化物。
栅极层112的材料可以包括但不限于多晶硅（Poly）、氮化钛、钛、硅化钨及钨等等中的任意一种或几种。
保护介质层113的材料可以绝缘材料。例如，保护介质层113的材料可以为二氧化硅、氮化硅或氮碳化硅等。
栅极结构110包括第一栅极结构114与第二栅极结构115。第一栅极结构114与第二栅极结构115可以同时形成。其中，第一栅极结构114位于产品区，第二栅极结构115位于切割道区。
同时，位于产品区的基底100内设有掺杂区116与浅沟槽隔离结构117（ShallowTrench Isolation，STI）。浅沟槽隔离结构117将掺杂区116分隔成多个有源区（ActiveArea，AA）。
位于切割道区的基底100内可以设有掺杂区116与浅沟槽隔离结构117，也可以不设置掺杂区116与浅沟槽隔离结构117。
第二栅极结构115沿第一方向延伸。同时，第一栅极结构114可以沿第一方向延伸，也可以沿其他方向延伸。
在步骤S200中，请参阅图3，第一介质材料层120覆盖栅极结构110以及暴露的基底100。形成第一介质材料层120的工艺可以包括但不限于化学气相沉积工艺、原子层沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺及旋涂介质层等工艺中的一种或多种。
第一介质材料层120的材料包括但不仅限于氧化硅、氮化硅、氧化铝或氮氧化硅。
在步骤S300中，请参阅图4，可以使用化学机械研磨工艺或者机械研磨工艺研磨第一介质材料层120，至暴露出栅极结构110。此时，位于产品区的第一栅极结构114表面作为产品区的研磨停止层，位于切割道区的第二栅极结构115表面作为切割道区的研磨停止层。
当研磨机器接触第一栅极结构114或者第二栅极结构115时，停止研磨。此时，剩余第一介质材料层120形成第一介质层121。
在步骤S400中，请参阅图5和图6，于位于产品区的第一栅极结构114内形成第一接触结构130。第一接触结构130贯穿第一栅极结构114的保护介质层113且延伸至栅极层112。作为示例，第一接触结构130的材料包括钴、镍、钛、钨、钽、钛化钽、铜及铝等金属材料。
当然，在切割道区的第二栅极结构115可以形成第一接触结构130，也可以不形成第一接触结构130。
在步骤S500中，请参阅图7，在第一介质层121、第一接触结构130以及栅极结构110上表面形成第二介质层140。形成第二介质层140的工艺可以与形成第一介质层121的工艺类似。
第二介质层140可以为单层结构，也可以为多层结构。例如，第二介质层140可以包括层叠设置的第一氮化物层、第二氧化物层和第二氮化物层。第二介质层140的材料可以使用透明材料，便于后续量测第三介质层160的厚度。
第二介质层140内设有位于产品区的第二接触结构150。第二接触结构150贯穿第二介质层140，且连接第一接触结构130。第二接触结构150的材料可以与第一接触结构130的材料一致。作为示例，第二接触结构150的材料与第一接触结构130的材料均可以为铝。
形成第二接触结构150时，可以先在第二介质层140内形成通孔，再填充通孔以形成第二接触结构150。
此时，切割道区不设有第二接触结构150。
在步骤S600中，请参阅图8，第三介质层160覆盖第二介质层140以及第二接触结构150。形成第三介质层160的方法可以与形成第二介质层140的方法类似。
第三介质层160可以为单层结构，也可以为多层结构。请参阅图11，作为示例，第三介质层160可以包括自底部至顶部依次设置的第一刻蚀阻挡层161、粘合层162、中间介质层163、应力缓冲层164、第二刻蚀阻挡层165以及掩膜层166等。
第三介质层160在切割道区设有第一沟槽200。第一沟槽200用于量测第三介质层160的厚度。
第一沟槽200贯穿至第二介质层140。第一沟槽200沿第二方向延伸，第二方向与第一方向相交。请参阅图10，Y方向为第一方向，X方向为第二方向。作为示例，第二方向与第一方向垂直。当然，第二方向与第一方向也可以呈其他夹角。例如，第二方向与第一方向呈30度或者60度的夹角。
在步骤S700中，作为示例，可以使用光学关键尺寸（Optical CriticalDimension，OCD）量测技术量测第三介质层160的厚度。
当光斑照射至第一沟槽200的底部时，第一沟槽200底部的结构会产生反射光。收集反射光并形成光谱。再分析光谱以得到第三介质层160的厚度。
本实施例中，通过设置位于产品区的第一栅极结构114的同时，还设置位于切割道区的第二栅极结构115。在研磨第一介质材料层120时，位于产品区的第一栅极结构114表面作为产品区的研磨停止层的同时，位于切割道区的第二栅极结构115表面作为切割道区的研磨停止层。由此，可以缓解位于切割道区的第一介质层121出现碟形效应的可能性，减小位于切割道区的第一介质层121的各部分的高低差，从而提高位于切割道区的第二介质层140和第三介质层160的稳定性。
此外，传统技术中，请参阅图11，在产品区设置第二接触结构的同时，切割道区也设置第二接触结构。在形成第一沟槽时，第一沟槽的底部需要对准各第二接触结构，以获得周期性量测结构。但是，这提高了形成第一沟槽的难度。若第一沟槽的底部没有对准各第二接触结构，就无法形成周期性量测结构。在收集光谱时，无法分辨出第一沟槽，进而难以获得第三介质层的厚度。
本实施例中，在切割道区不设有第二接触结构150，使得第一沟槽200的底部不需暴露第二接触结构150，降低了制备第一沟槽200的难度。同时，第二栅极结构115的栅极层112可以起到与第二接触结构150类似的量测作用。并且第二栅极结构115沿第一方向延伸，第一沟槽200沿第二方向延伸，且第二方向与第一方向相交，可以保证第一沟槽200底部具有栅极层112。因此，此时容易形成周期性的量测结构，容易获得分析光谱，提高了量测第三介质层160厚度的效率与准确性。
作为示例，请参阅图10，第二介质层140使用透明材料时，在使用OCD量测技术照射第一沟槽200的底部时，光斑可以透过第二介质层140，照射至第二栅极结构115的栅极层112与基底100。
同时，在另一个示例中，第二栅极结构115的栅极层112材料为多晶硅。与常规的金属材料（例如，铜）相比，多晶硅的反射性较弱，在使用OCD量测技术照射第一沟槽200底部时，OCD量测设备不仅能接受到第二栅极结构115的栅极层的反射光，还能接收到基底100的反射光，进一步获得准确的光谱。
在一个实施例中，步骤S400包括：
步骤S410：于保护介质层113内形成延伸至栅极层112接触孔。
步骤S420：于接触孔内、第一栅极结构114上表面、第二栅极结构115上表面以及第一介质层121上表面形成第一接触材料层131。
步骤S430：研磨第一接触材料层131，去除接触孔之外的第一接触材料层131，位于接触孔内部的第一接触材料层131形成第一接触结构130。
在步骤S410中，刻蚀保护介质层113，形成延伸至栅极层112接触孔。作为示例，刻蚀方法可以包括反应离子刻蚀、感应耦合等离子体刻蚀或高浓度等离子体刻蚀。
在步骤S420中，请参阅图5，接触孔、第一栅极结构114上表面、第二栅极结构115上表面以及第一介质层121上表面均形成第一接触材料层131。形成第一接触材料层131的工艺可以包括但不限于化学气相沉积工艺、原子层沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺及旋涂介质层等工艺中的一种或多种。
在步骤S430中，请参阅图6，研磨第一接触材料层131，去除接触孔之外的第一接触材料层131，保留位于接触孔之内的第一接触材料层131，形成第一接触结构130。
研磨第一接触材料层131时，位于产品区的第一栅极结构114表面可以作为产品区的研磨停止层，位于切割道区的第二栅极结构115表面可以作为切割道区的研磨停止层。此时，第二栅极结构115可以进一步降低了切割道区的第一介质层121的出现碟形效应的概率。
当然，在形成第一接触材料层131之前，还可以形成隔离层181。隔离层181的材料可以为高K材料。此时，在步骤S420中，先形成隔离材料层180。在步骤S430中，研磨去除接触孔之外的隔离材料层180，暴露位于接触孔之内的隔离材料层180，形成隔离层181。
在一个实施例中，步骤S700之后，包括：
步骤S800：当第三介质层160的厚度大于预设值时，刻蚀位于产品区的第三介质层160，形成第二沟槽，第二沟槽沿第二方向延伸且贯穿至第二介质层140。
步骤S810：填充第二沟槽形成第一走线191，第一走线191连接第二接触结构150。
在步骤S800中，量测第三介质层160的厚度后，若第三介质层160的厚度大于预设值，表明第三介质层160满足制备第一走线191的要求。
此时，请参阅图12，刻蚀位于产品区的第三介质层160，形成第二沟槽。第二沟槽沿第二方向延伸且贯穿至第二介质层140。可以理解，第二沟槽与第一沟槽200平行。
在步骤S810中，请参阅图9，填充第二沟槽形成第一走线191。作为示例，第一走线191的材料可以为铜、铝、钨等导电材料。
第一走线191连接第二接触结构150，二者之间实现电信号的传递。
此外，步骤S810的同时，还可以填充第一沟槽200，形成第二走线192。第一走线191与第二走线192构成走线层190。
形成走线层190后，可以在第三介质层160上制备其他结构。例如，走线层190可以包括多层，顶层走线层190上可以形成焊接结构。
此外，当第三介质层160的厚度不大于预设值时，可以采用继续沉积第三介质层160等方法加厚第三介质层160，并再次量测第三介质层160的厚度，直至第三介质层160的厚度大于预设值。
在一个实施例中，栅极结构110环绕有侧墙材料层170。此时，在研磨第一介质材料层120时，也研磨侧墙材料层170，形成侧墙结构171。
作为示例，侧墙结构171的材料可以包括氧化硅和氮化硅等。
应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
基于同样的发明构思，在一个实施例中，请参阅图9，提供一种半导体结构。半导体结构具有切割道区与产品区。半导体结构包括：基底100、栅极结构110、第一接触结构130、第一介质层121、第二介质层140、第二接触结构150以及第三介质层160。
基底100可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。
基底100上设有栅极结构110。栅极结构110具有依次层叠设置的栅介质层111、栅极层112以及保护介质层113。
栅介质层111可以采用高k介电常数的材料形成。例如，栅介质层111的材料包括：氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛或锶钛氧化物。
栅极层112的材料可以包括但不限于多晶硅（Poly）、氮化钛、钛、硅化钨及钨等等中的任意一种或几种。
保护介质层113的材料可以绝缘材料。例如，保护介质层113的材料可以为二氧化硅、氮化硅或氮碳化硅等。
栅极结构110包括第一栅极结构114与第二栅极结构115。可以理解，第一栅极结构114与第二栅极结构115同层设置。其中，第一栅极结构114位于产品区，第二栅极结构115位于切割道区。
同时，位于产品区的基底100内设有掺杂区116与浅沟槽隔离结构117。浅沟槽隔离结构117将掺杂区116分隔成多个有源区。位于切割道区的基底100内可以设有掺杂区116与浅沟槽隔离结构117，也可以不设置掺杂区116与浅沟槽隔离结构117。
第二栅极结构115沿第一方向延伸。同时，第一栅极结构114可以沿第一方向延伸，也可以沿其他方向延伸。第一栅极结构114内有第一接触结构130。第一接触结构130贯穿第一栅极结构114的保护介质层113且延伸至栅极层112。
第一介质层121位于基底100上，且第一介质层121的上表面与栅极结构110表面位于同一平坦化表面。第一介质层121的材料包括但不仅限于氧化硅、氮化硅、氧化铝或氮氧化硅等。
第二介质层140覆盖第一介质层121、第一接触结构130以及栅极结构110。第二介质层140的材料也可以为氧化硅、氮化硅、氧化铝或氮氧化硅等。
第二接触结构150位于产品区，且位于第一接触结构130顶部，并贯穿第二介质层140。第二接触结构150的材料可以与第一接触结构130的材料一致。作为示例，第二接触结构150的材料与第一接触结构130的材料均可以为铝。
第三介质层160覆盖第二介质层140以及第二接触结构150。同时，请参阅图8，位于切割道区的第三介质层160内设有沿第二方向延伸的第一沟槽200。第一沟槽200贯穿至第二介质层140。
第二方向与第一方向相交。请参阅图10，Y方向为第一方向，X方向为第二方向。作为示例，第二方向与第一方向垂直。当然，第二方向与第一方向也可以呈其他夹角。例如，第二方向与第一方向呈30度或者60度的夹角。
第一沟槽200用于量测第三介质层160的厚度。作为示例，可以使用OCD量测技术量测第三介质层160的厚度。
本实施例中，通过分别设置位于产品区的第一栅极结构114，以及位于切割道区的第二栅极结构115，在研磨第一介质材料层120时，位于产品区的第一栅极结构114表面可以作为产品区的研磨停止层，位于切割道区的第二栅极结构115表面可以作为切割道区的研磨停止层。由此使得位于切割道区的第一介质层121与位于产品区的第一介质层121的表面位于同一水平面，从而提高位于切割道区的第二介质层140和第三介质层160的稳定性。
此外，第二栅极结构115沿第一方向延伸，第一沟槽200沿第二方向延伸，且第二方向与第一方向相交，可以保证第一沟槽200底部具有栅极层112。因此，此时容易形成周期性的量测结构，容易获得分析的光谱，提高了量测第三介质层160厚度的效率与准确性。
此时，为了获得更加容易分析的光谱，位于第一沟槽200底部的第二栅极结构115连续。作为示例，请参阅图10，第二栅极结构115在基底100上的正投影贯穿沿第一方向排列的多个第一沟槽200在基底100上的正投影。进一步的，第二栅极结构115在基底100上的正投影贯穿沿第一方向排列的至少两个第一沟槽200在基底100上的正投影。
在另一示例中，第二介质层140使用透明材料。使用OCD量测设备照射第一沟槽200的底部时，光斑可以透过第二介质层140，照射至第二栅极结构115与基底100。
同时，在又一个示例中，第二栅极结构115的栅极层112的材料为多晶硅。与常规的金属材料（例如，铜）相比，多晶硅的反射性较弱，使得OCD量测设备不仅能接受到第二栅极结构115的栅极层112的反射光，还能接收到基底100的反射光，进一步获得准确的光谱。
在一个实施例中，位于产品区的第三介质层160内设有第二沟槽。第二沟槽沿第二方向延伸且贯穿至第二介质层140。
半导体结构包括走线层190。走线层190包括第一走线191与第二走线192。
第一走线191位于第二沟槽内，且连接第二接触结构150，二者之间实现电信号的传递。
第二走线192位于第一沟槽200内，且连接第二介质层140。
第一走线191与第二走线192的材料可以为铜、铝、钨等导电材料。
在一个实施例中，栅极结构110环绕有侧墙结构171。
作为示例，侧墙结构171的材料可以包括氧化硅和氮化硅等。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构，具有切割道区与产品区，其特征在于，包括：
基底；
栅极结构，具有于所述基底上依次层叠设置的栅介质层、栅极层以及保护介质层，所述栅极结构包括第一栅极结构与第二栅极结构，所述第一栅极结构位于所述产品区，所述第二栅极结构位于所述切割道区，所述第二栅极结构沿第一方向延伸；
第一接触结构，位于所述产品区，贯穿所述第一栅极结构的所述保护介质层且延伸至所述栅极层；
第一介质层，位于所述基底上，且所述第一介质层的上表面与所述栅极结构表面位于同一平坦化表面；
第二介质层，覆盖所述第一介质层、所述第一接触结构以及所述栅极结构；
第二接触结构，位于所述产品区，位于所述第一接触结构顶部，且贯穿所述第二介质层；
第三介质层，覆盖所述第二介质层以及所述第二接触结构，位于所述切割道区的所述第三介质层内设有沿第二方向延伸的第一沟槽，所述第一沟槽贯穿至所述第二介质层，所述第一沟槽用于量测所述第三介质层的厚度，所述第二方向与所述第一方向相交。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一方向与所述第二方向垂直。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二栅极结构在所述基底上的正投影贯穿沿所述第一方向排列的多个所述第一沟槽在所述基底上的正投影。
4.根据权利要求1所述的半导体结构，其特征在于，所述栅极层的材料包括多晶硅，所述第二介质层的材料包括透明材料。
5.根据权利要求1所述的半导体结构，其特征在于，
位于所述产品区的所述第三介质层内设有第二沟槽，所述第二沟槽沿所述第二方向延伸且贯穿至所述第二介质层；
所述半导体结构包括走线层，所述走线层包括第一走线，所述第一走线位于所述第二沟槽内，且连接所述第二接触结构。
6.根据权利要求5所述的半导体结构，其特征在于，所述走线层还包括第二走线，所述第二走线位于所述第一沟槽内，且连接所述第二介质层。
7.一种半导体结构的制备方法，所述半导体结构具有切割道区与产品区，其特征在于，包括：
提供基底，且于所述基底上形成栅极结构，所述栅极结构具有依次层叠设置的栅介质层、栅极层以及保护介质层，所述栅极结构包括第一栅极结构与第二栅极结构，所述第一栅极结构位于所述产品区，所述第二栅极结构位于所述切割道区，所述第二栅极结构沿第一方向延伸；
形成覆盖所述基底与所述栅极结构的第一介质材料层；
研磨所述第一介质材料层，暴露所述栅极结构，剩余所述第一介质材料层形成第一介质层；
于位于所述产品区的所述第一栅极结构内形成第一接触结构，所述第一接触结构贯穿所述第一栅极结构的所述保护介质层且延伸至所述栅极层；
形成覆盖所述第一介质层、所述第一接触结构以及所述栅极结构的第二介质层，且形成贯穿所述第二介质层的第二接触结构；
形成覆盖所述第二介质层以及所述第二接触结构的第三介质层，且于第三介质层内形成贯穿至所述第二介质层的第一沟槽，所述第一沟槽沿第二方向延伸，所述第二方向与所述第一方向相交；
基于所述第一沟槽量测所述第三介质层的厚度。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述于位于所述产品区的所述第一栅极结构内形成第一接触结构，包括：
于所述保护介质层内形成延伸至所述栅极层接触孔；
于所述接触孔内、所述第一栅极结构上表面、所述第二栅极结构上表面以及所述第一介质层上表面形成第一接触材料层；
研磨所述第一接触材料层，去除所述接触孔之外的所述第一接触材料层，位于所述接触孔内部的所述第一接触材料层形成第一接触结构。
9.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述形成覆盖所述第二介质层以及所述第二接触结构的第三介质层，且于第三介质层内形成贯穿至所述第二介质层的第一沟槽之后，包括：
当所述第三介质层的厚度大于预设值时，刻蚀位于所述产品区的所述第三介质层，形成第二沟槽，所述第二沟槽沿所述第二方向延伸且贯穿至所述第二介质层；
填充所述第二沟槽形成第一走线，所述第一走线连接所述第二接触结构。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述填充所述第二沟槽形成第一走线的同时，还填充所述第一沟槽，形成第二走线。
CN202311302664.9A 2023-10-10 2023-10-10 半导体结构及其制备方法 Active CN117038674B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311302664.9A CN117038674B (zh) 2023-10-10 2023-10-10 半导体结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311302664.9A CN117038674B (zh) 2023-10-10 2023-10-10 半导体结构及其制备方法

Publications (2)

Publication Number Publication Date
CN117038674A CN117038674A (zh) 2023-11-10
CN117038674B true CN117038674B (zh) 2023-12-26

Family

ID=88623119

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311302664.9A Active CN117038674B (zh) 2023-10-10 2023-10-10 半导体结构及其制备方法

Country Status (1)

Country Link
CN (1) CN117038674B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117577537B (zh) * 2024-01-17 2024-04-30 合肥晶合集成电路股份有限公司 半导体结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128886A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN113097090A (zh) * 2021-03-30 2021-07-09 长江存储科技有限责任公司 一种三维存储器沟道孔薄膜厚度的测量方法
CN113451318A (zh) * 2020-03-24 2021-09-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
WO2021227518A1 (zh) * 2020-05-11 2021-11-18 华润微电子（重庆）有限公司 沟槽栅半导体器件及其制备方法
CN113903810A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN115148706A (zh) * 2022-05-23 2022-10-04 长鑫存储技术有限公司 半导体结构、测试结构、制备方法及测试方法
CN116075153A (zh) * 2023-04-06 2023-05-05 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723646B2 (en) * 2002-01-25 2004-04-20 Macronix International Co., Ltd. Method for controlling and monitoring a chemical mechanical polishing process
JP2006086516A (ja) * 2004-08-20 2006-03-30 Showa Denko Kk 半導体発光素子の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128886A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN113451318A (zh) * 2020-03-24 2021-09-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
WO2021227518A1 (zh) * 2020-05-11 2021-11-18 华润微电子（重庆）有限公司 沟槽栅半导体器件及其制备方法
CN113903810A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113097090A (zh) * 2021-03-30 2021-07-09 长江存储科技有限责任公司 一种三维存储器沟道孔薄膜厚度的测量方法
CN115148706A (zh) * 2022-05-23 2022-10-04 长鑫存储技术有限公司 半导体结构、测试结构、制备方法及测试方法
CN116075153A (zh) * 2023-04-06 2023-05-05 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
CN117038674A (zh) 2023-11-10

Similar Documents

Publication Publication Date Title
CN100362627C (zh) 具有自对准节接触孔的半导体器件及其制造方法
US5298110A (en) Trench planarization techniques
CN117038674B (zh) 半导体结构及其制备方法
US7678696B2 (en) Method of making through wafer vias
US20070155104A1 (en) Power device utilizing chemical mechanical planarization
US8551857B2 (en) Semiconductor device and method for manufacturing the same
TWI628746B (zh) 半導體結構及其製造方法
US10923481B2 (en) Semiconductor integrated circuit structure
KR100771866B1 (ko) 높은 정전용량을 갖는 커패시터, 이를 포함하는 집적회로장치 및 그 제조방법
US6551901B1 (en) Method for preventing borderless contact to well leakage
US10998227B2 (en) Metal insulator metal capacitor with extended capacitor plates
KR20140024634A (ko) 반도체 소자의 제조 방법
US20120231564A1 (en) Monitoring test element groups (tegs) for etching process and methods of manufacturing a semiconductor device using the same
US20230378104A1 (en) Cavity resonator for enhancing radio-frequency performance and methods for forming the same
US20230154807A1 (en) Manufacturing method for semiconductor device and semiconductor device
US5840205A (en) Method of fabricating specimen for analyzing defects of semiconductor device
US6181018B1 (en) Semiconductor device
KR19990071404A (ko) 반도체 장치 및 그 제조 방법
CN112185969B (zh) 三维存储器结构及其制备方法
US6853082B1 (en) Method and structure for integrating metal insulator metal capacitor with copper
CN113594042B (zh) Mosfet的制作方法
CN117038645B (zh) 半导体结构及其制备方法
KR20030049000A (ko) 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
US7030011B2 (en) Method for avoiding short-circuit of conductive wires
CN109801938B (zh) 接触开口结构与制作方法及其应用

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant