CN117038645B - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其制备方法，包括：衬底；第一介质层，位于所述衬底上，且具有沿第一方向延伸的第一沟槽；测试垫，填充所述第一沟槽；第二介质层，覆盖所述测试垫与所述第一介质层，所述第二介质层具有沿第二方向延伸的第二沟槽，所述第二沟槽底部暴露所述测试垫，且所述测试垫在多个所述第二沟槽底部连续，所述第一方向与所述第二方向交叉。本发明的半导体结构及其制备方法具有如下有益效果：测试垫沿第一方向延伸，第二沟槽沿第二方向延伸，使得第二沟槽的底部暴露出测试垫，在第二沟槽的底部形成周期性图案，提高了OCD量测技术的准确性。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
现有技术中，常使用光学关键尺寸（Optical Critical Dimension，OCD）量测技术测量沟槽的深度。OCD量测技术是利用光对晶圆或掩模上非常小的周期性结构进行测量的光学计量方法。通过将单波长或宽带光入射到周期性结构，受结构和材料的影响，反射光与入射光信号存在较大差异，通过分析反射光谱信息，对立体结构的各维度的尺寸进行量测。
但是，在实际量测过程中，沟槽下方的膜层中常设有其他结构（如：导电接触插塞）。这些结构的周期或关键尺寸与沟槽的周期或关键尺寸不同，导致沟槽无法精确对准这些结构，从而无法形成周期性量测结构。这样使得在OCD量测设会收集到杂乱的光谱，无法准确分辨沟槽，进而无法进行OCD建模和OCD数据库建立，影响对沟槽深度的量测。
发明内容
基于此，有必要针对现有技术中量测沟槽深度时准确度不高的问题提供一种半导体结构及其制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：
衬底；
第一介质层，位于所述衬底上，且具有沿第一方向延伸的第一沟槽；
测试垫，填充所述第一沟槽；
第二介质层，覆盖所述测试垫与所述第一介质层，所述第二介质层具有沿第二方向延伸的第二沟槽，所述第二沟槽底部暴露所述测试垫，且所述测试垫在多个所述第二沟槽底部连续，所述第一方向与所述第二方向交叉。
在其中一个实施例中，所述测试垫在所述第一方向上横向贯穿所述第一介质层。
在其中一个实施例中，所述第一方向与所述第二方向形成的夹角包括直角。
在其中一个实施例中，所述半导体结构具有切割道区与芯片区，所述测试垫位于所述切割道区，位于所述芯片区的所述第一介质层内具有接触孔，所述接触孔内填充有导电接触结构。
在其中一个实施例中，所述半导体结构包括扩散阻挡层，所述扩散阻挡层位于所述第一沟槽内，所述测试垫位于所述扩散阻挡层表面。
本发明还提供了一种半导体结构制备方法，包括：
提供衬底；
于所述衬底上形成具有第一沟槽的第一介质层，所述第一沟槽沿第一方向延伸；
于所述第一沟槽内填充测试垫；
于所述测试垫与所述第一介质层上形成具有第二沟槽的第二介质层，所述第二沟槽沿第二方向延伸，所述第二沟槽底部暴露所述测试垫，且所述测试垫在多个所述第二沟槽底部连续，所述第一方向与所述第二方向交叉。
在其中一个实施例中，所述于所述衬底上形成具有第一沟槽的第一介质层，包括：
于所述衬底上形成第一介质材料层；
于所述第一介质材料层内形成横向贯穿所述第一介质材料层的所述第一沟槽，剩余所述第一介质材料层形成所述第一介质层。
在其中一个实施例中，所述第一方向与所述第二方向形成的夹角包括直角。
在其中一个实施例中，所述衬底具有切割道区与芯片区；所述于所述衬底上形成具有第一沟槽的第一介质层，包括：
于所述衬底上形成第一介质材料层；
于所述第一介质材料层内形成位于所述切割道区的所述第一沟槽以及位于所述芯片区的接触孔；
所述于所述第一沟槽内填充测试垫的同时，还于所述接触孔内形成导电接触结构。
在其中一个实施例中，所述填充所述第一沟槽，形成测试垫之前，包括：
于所述第一沟槽底部和侧壁形成扩散阻挡层；
所述填充所述第一沟槽，形成测试垫，包括：
于所述扩散阻挡层表面形成所述测试垫。
本发明的半导体结构及其制备方法具有如下有益效果：测试垫沿第一方向延伸，第二沟槽沿第二方向延伸，使得第二沟槽的底部暴露出测试垫，在第二沟槽的底部形成周期性图案，提高了OCD量测技术的准确性。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2为一实施例中提供的半导体结构的截面示意图；
图3为一实施例中提供的半导体结构的立体示意图；
图4为一实施例中提供的第二介质层的俯视图；
图5为一实施例中提供的测试垫的俯视图；
图6为一实施例中提供的传统技术制备得到的半导体结构的示意图；
图7为另一实施例中提供的传统技术制备得到的半导体结构的示意图。
附图标记说明：
半导体结构-100；衬底-110；第一介质层120；衬垫氧化层-121；氮化硅层-122；二氧化硅层-123；测试垫-130；第一沟槽-131；扩散阻挡层-132；第二介质层-140；第一刻蚀阻挡层-141；粘合层-142；中间介质层-143；应力缓冲层-144；第二刻蚀阻挡层-145；掩膜层146；第二沟槽-150；接触结构-200；接触层-300。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“连接到”其它元件或层时，其可以直接地在其它元件或层上、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“直接连接到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种区、层，这些区、层不应当被这些术语限制。这些术语仅仅用来区分一个区、层分与另一个部件、区、层。因此，在不脱离本发明教导之下，下面讨论的部件、区、层可表示为部件、区、层。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在一个实施例中，请参阅图1和图2，提供一种半导体结构100的制备方法，包括如下步骤：
步骤S100：提供衬底110。
步骤S200：于衬底110上形成具有第一沟槽131的第一介质层120，第一沟槽131沿第一方向延伸。
步骤S400：于第一沟槽131内填充测试垫130。
步骤S500：于测试垫130与第一介质层120上形成具有第二沟槽150的第二介质层140，第二沟槽150沿第二方向延伸，第二沟槽150底部暴露测试垫130，且测试垫130在多个第二沟槽150底部连续，第一方向与第二方向交叉。
在步骤S100中，请参阅图2和图3，衬底110可以为单层结构，也可以为多层结构。作为示例，衬底110可以包括硅衬底、硅锗衬底、硅锗碳衬底、碳化硅衬底、砷化镓衬底、砷化铟衬底、磷化铟衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，衬底110可以包括诸如Si/SiGe、Si/SiC、绝缘体上硅（SOI）或绝缘体上硅锗等衬底。衬底110的类型不应限制本实施例的保护范围。
在步骤S200中，第一介质层120可以包括单层膜层，也可以包括多层膜层。具体的，第一介质层120可以通过化学气相沉积工艺、原子层沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺及旋涂介质层等工艺中的一种或多种形成。作为示例，第一介质层120可以包括衬垫氧化层121、氮化硅层122、二氧化硅层123等。
第一沟槽131可以有多个，多个第一沟槽131可以平行排列。作为示例，第一沟槽131可以使用干法刻蚀或者湿法刻蚀方法形成。
在步骤S400中，测试垫130包括测试结构。作为示例，测试垫130的材料可以包括金属。具体的，例如，钨等。
此时，于第一沟槽131内填充测试垫130，使得测试垫130也沿第一方向延伸。测试垫130可以呈条状，或者带状。
在步骤S500中，请参阅图2和图3，第二介质层140可以单层膜层，也可以包括多层膜层。作为示例，第二介质层140自底部至顶部可以包括第一刻蚀阻挡层141、粘合层142、中间介质层143、应力缓冲层144、第二刻蚀阻挡层145以及掩膜层146。具体的，第一刻蚀阻挡层141的材料可以包括SiCN，粘合层142的材料可以包括SiO2，中间介质层143的材料可以包括BD2，应力缓冲层144的材料可以包括SiCO，第二刻蚀阻挡层145的材料可以包括SiO2，掩膜层146的材料可以包括TiN。
请参阅图4，第二沟槽150可以有多个，多个第二沟槽150可以平行排列，多个第二沟槽150也可以均沿第二方向延伸。第二沟槽150可以自第二介质层140上表面延伸至测试垫130，使得第二沟槽150的底部暴露测试垫130。
测试垫130在多个第二沟槽150底部连续，使得第二沟槽150底部暴露的测试垫130也是连续的。
传统技术中，请参阅图6，第一介质层120中常设有多个接触结构200。相邻接触结构200间隔设置。在形成第二沟槽150时，也需要暴露接触结构200。但是，接触结构200的设置周期与第二沟槽150的形成周期通常不同，进而在形成第二沟槽150时，出现部分接触结构200暴露，部分接触结构200没有暴露的现象。可以理解，形成第二沟槽150时，难以控制第二沟槽150的底部与接触结构200精准对应。
在对第二沟槽150的深度进行量测时，常使用OCD量测技术。当光斑照射至第二沟槽150的底部时，接触结构200的不同暴露情况会产生不同的反射光，影响对第二沟槽150深度的量测。可以理解，有些第二沟槽150的底部完全暴露接触结构200，有些第二沟槽150的底部暴露出部分接触结构200与部分介质层，有些第二沟槽150的底部完全没有暴露接触结构200。这影响OCD量测技术对第二沟槽150的深度的量测。
换言之，第二沟槽150的底部无法形成周期性量测结构时，OCD设备在收集到光谱时，无法准确分辨出第二沟槽150，降低OCD的灵敏度，从而难以进行OCD建模和OCD库建立，对第二沟槽150的深度进行量测的数据也不准确。
在另一相关技术中，请参阅图7，在衬底110上形成接触层300，接着在接触层300上形成第二介质层140。虽然在此传统技术中，第二沟槽150底部出暴露的接触层300图案单纯且一致，但是在形成接触层300，通常需要进行平坦化处理。平坦化处理会导致接触层300产生碟形效应（Dishing）。可以理解，平坦化处理后，接触层300的中间部分会向下凹陷。这会导致后续形成的第二介质层140结构不稳定。
在上述实施例中，通过形成沿第一方向延伸的第一沟槽131，进而填充第一沟槽131获得沿第一方向延伸的测试垫130。当沿第二方向延伸的第二沟槽150暴露测试垫130时，第二沟槽150底部暴露的测试垫130是连续的。这减小了第二沟槽150底部暴露间断的测试垫130的情况，提高了OCD量测技术对第二沟槽150深度量测的精准度。
而且，请参阅图5，当测试垫130有多个时，多个测试垫130可以平行且等间隔排列。这使得第二沟槽150底部暴露的多个测试垫130可以形成规律的周期性重复图案。作为示例，第二沟槽150底部可以暴露出间隔设置的测试垫130与第一介质层120。这些规律的周期性重复图案便于OCD设备收集到更容易分析的光谱，从而可以更准确分辨出第二沟槽150，提高进行OCD建模和OCD库建立的效率，提升了对第二沟槽150的深度进行量测的数据的准确度。
此外，间隔设置的测试垫130与第一介质层120还会缓解平坦化处理过程中带来的碟形效应，进而获得更稳定的第二介质层140。
在一个实施例中，步骤S200包括：
步骤S210：于衬底110上形成第一介质材料层。
步骤S220：于第一介质材料层内形成横向贯穿第一介质材料层的第一沟槽131，剩余第一介质材料层形成第一介质层120。
在步骤S210中，第一介质材料层可以是在衬底110上整面形成。
在步骤S220中，第一沟槽131可以沿第一方向贯穿第一介质材料层，使得测试垫130也沿第一方向贯穿第一介质层120。
请参阅图3，横向可以包括Y方向。请参阅图5，测试垫130可以与第一介质层120间隔设置，形成规律的，较整齐的图案。当形成第二沟槽150时，第二沟槽150底部也可以展示出前述规律的，较整齐的图案。
由于测试垫130也沿第一方向贯穿第一介质层120，使得第二沟槽150底部不会出现间断的测试垫130的情况，进一步便于OCD设备收集到更容易分析的光谱，最终获得较精准的第二沟槽150深度数据。
在一个实施例中，第一方向与第二方向形成的夹角包括直角。当然，第一方向与第二方向还可以形成其他度数的夹角。作为示例，第一方向与第二方向可以形成30度、50度、80度的夹角。作为示例，请参阅图2和图3，第一方向可以为Y方向，第二方向可以包括X方向。此时，第一方向与第二方向可以垂直。
当第一方向与第二方向垂直时，第二沟槽150底部呈现沿第一方向分布的间隔设置的测试垫130与第一介质层120。作为示例，请参阅图2至图5，相邻掩膜层146之间为第二沟槽150，第二沟槽150沿X方向延伸。此时，图5中，第二沟槽150底部暴露出整齐排列的沿Y方向延伸的多条测试垫130。每一第二沟槽150底部的图案可以相同。OCD设备收集到更清晰的光谱，并最终获得较精准的第二沟槽150深度数据。
在一个实施例中，衬底110具有切割道区与芯片区。此时，步骤S200包括：
步骤S210：于衬底110上形成第一介质材料层。
步骤S221：于第一介质材料层内形成位于切割道区的第一沟槽131以及位于芯片区的接触孔。
步骤S400的同时，还包括：于接触孔内形成导电接触结构。
芯片区用于制备芯片产品，切割道区用于切割晶圆。作为示例，衬底110具有多个切割道区与多个芯片区。切割道区两侧为芯片区。
在步骤S210中，第一介质材料层可以同时位于切割道区与芯片区上表面。
在步骤S221中，接触孔可以自第一介质材料层上表面延伸至第一介质材料层内部。
在步骤S400的同时，可以在接触孔内填充导电材料，以形成导电接触结构。作为示例，导电材料可以包括钨、钛、铜、铝等金属材料；导电接触结构可以包括导电插塞。
当导电接触结构与测试垫130的材料相同时，导电接触结构可以与测试垫130同时形成。
作为示例，在切割道区形成第二沟槽150的同时，在芯片区也可以形成相应沟槽。此时，可以通过量测第二沟槽150的深度，获得芯片区相应沟槽的深度。
在一个实施例中，步骤S400之前，包括：
步骤S300：于第一沟槽131底部和侧壁形成扩散阻挡层132。
此时，步骤S400包括：
步骤S410：于扩散阻挡层132表面形成测试垫130。
在步骤S300中，请参阅图3，扩散阻挡层132用于阻挡测试垫130金属进入第一介质层120。作为示例，扩散阻挡层132的材料可以包括氮化钛。
在步骤S400中，可以在扩散阻挡层132表面形成测试垫130。在步骤S500中，第二沟槽150底部暴露出扩散阻挡层132、测试垫130以及第一介质层120三者规律分布图案。
当然，在扩散阻挡层132表面形成测试垫130后，可以进行平坦化处理，获得较平坦的表面。后续在较平坦的表面形成第二介质层140，以及形成第二沟槽150时，可以获得更稳定的结构。
在形成第二介质层140后，可以在第二介质层140的表面继续沉积金属，形成金属层，以制备其他结构。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参阅图2和图3，在一个实施例中，还提供一种半导体结构100，包括：衬底110，第一介质层120，测试垫130以及第二介质层140。
第一介质层120位于衬底110上。第一介质层120具有沿第一方向延伸的第一沟槽131。第一沟槽131可以有多个，多个第一沟槽131可以平行且等间隔排布。
第一沟槽131内可以填充测试垫130，测试垫130也沿第一方向延伸。请参阅图3，测试垫130可以沿第一方向呈条状，或者带状。测试垫130包括用于测试结构。作为示例，测试垫130的材料可以包括金属。具体的，例如，钨等。
第二介质层140覆盖测试垫130与第一介质层120。第二介质层140可以单层膜层，也可以包括多层膜层。作为示例，第二介质层140自底部至顶部可以包括第一刻蚀阻挡层141、粘合层142、中间介质层143、应力缓冲层144、第二刻蚀阻挡层145以及掩膜层146。具体的，第一刻蚀阻挡层141的材料可以包括SiCN，粘合层142的材料可以包括SiO2，中间介质层143的材料可以包括BD2，应力缓冲层144的材料可以包括SiCO，第二刻蚀阻挡层145的材料可以包括SiO2，掩膜层146的材料可以包括TiN。
第二介质层140具有沿第二方向延伸的第二沟槽150，第一方向与第二方向交叉。第二沟槽150可以自第二介质层140上表面延伸至测试垫130，使得第二沟槽150底部暴露测试垫130，测试垫130在多个第二沟槽150底部连续。
当多个测试垫130平行且等间隔排布时，第二沟槽150底部暴露出规律排布的，较整齐的图案。作为示例，第二沟槽150底部可以暴露出间隔设置的测试垫130与第一介质层120。这些规律的周期性重复图案便于OCD设备收集到更容易分析的光谱，从而可以更准确分辨出第二沟槽150，提高进行OCD建模和OCD库建立的效率，提升了对第二沟槽150的深度进行量测的数据的准确度。
在一个实施例中，测试垫130在第一方向上横向贯穿第一介质层120。
测试垫130贯穿第一介质层120时，多个第二沟槽150底部会出现连续的测试垫130。此时，多个第二沟槽150底部展示的图案可以是一致的，便于OCD设备收集到更容易分析的光谱。
在一个实施例中，第一方向与第二方向形成的夹角包括直角。当然，第一方向与第二方向还可以形成其他度数的夹角。作为示例，第一方向与第二方向可以形成30度、50度、80度的夹角。请参阅图3至图5，相邻掩膜层146之间为第二沟槽150，第二沟槽150沿X方向延伸。此时，图5中，第二沟槽150底部暴露出整齐排列的沿Y方向延伸的多条测试垫130。
在一个实施例中，半导体结构100具有切割道区与芯片区，测试垫130位于切割道区，位于芯片区的第一介质层120内具有接触孔，接触孔内填充有导电接触结构。
芯片区用于制备芯片产品，切割道区用于切割晶圆。作为示例，衬底110具有多个切割道区与多个芯片区。切割道区两侧为芯片区。
作为示例，导电接触结构材料可以包括钨、钛、铜、铝等金属材料；导电接触结构可以包括导电插塞。当导电接触结构与测试垫130的材料相同时，导电接触结构可以与测试垫130同时形成。
在一个实施例中，半导体结构100包括扩散阻挡层132。请参阅图3，扩散阻挡层132位于第一沟槽131内，测试垫130位于扩散阻挡层132表面。
扩散阻挡层132用于阻挡测试垫130金属进入第一介质层120。作为示例，扩散阻挡层132的材料可以包括氮化钛。第二沟槽150底部暴露出扩散阻挡层132、测试垫130以及第一介质层120三者规律分布图案。
第二介质层140的上表面可以设有金属层，以制备其他结构。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
衬底；
第一介质层，位于所述衬底上，且具有沿第一方向延伸的第一沟槽；
测试垫，填充所述第一沟槽，所述测试垫的材料为金属；
第二介质层，覆盖所述测试垫与所述第一介质层，所述第二介质层具有沿第二方向延伸的第二沟槽，所述第二沟槽底部暴露所述测试垫，且所述测试垫在多个所述第二沟槽底部连续，所述第一方向与所述第二方向交叉。
2.根据权利要求1所述的半导体结构，其特征在于，所述测试垫在所述第一方向上横向贯穿所述第一介质层。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一方向与所述第二方向形成的夹角包括直角。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构具有切割道区与芯片区，所述测试垫位于所述切割道区，位于所述芯片区的所述第一介质层内具有接触孔，所述接触孔内填充有导电接触结构。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括扩散阻挡层，所述扩散阻挡层位于所述第一沟槽内，所述测试垫位于所述扩散阻挡层表面。
6.一种半导体结构制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成具有第一沟槽的第一介质层，所述第一沟槽沿第一方向延伸；
于所述第一沟槽内填充测试垫，所述测试垫的材料为金属；
于所述测试垫与所述第一介质层上形成具有第二沟槽的第二介质层，所述第二沟槽沿第二方向延伸，所述第二沟槽底部暴露所述测试垫，且所述测试垫在多个所述第二沟槽底部连续，所述第一方向与所述第二方向交叉。
7.根据权利要求6所述的半导体结构制备方法，其特征在于，所述于所述衬底上形成具有第一沟槽的第一介质层，包括：
于所述衬底上形成第一介质材料层；
于所述第一介质材料层内形成横向贯穿所述第一介质材料层的所述第一沟槽，剩余所述第一介质材料层形成所述第一介质层。
8.根据权利要求6所述的半导体结构制备方法，其特征在于，所述第一方向与所述第二方向形成的夹角包括直角。
9.根据权利要求6所述的半导体结构制备方法，其特征在于，所述衬底具有切割道区与芯片区；所述于所述衬底上形成具有第一沟槽的第一介质层，包括：
于所述衬底上形成第一介质材料层；
于所述第一介质材料层内形成位于所述切割道区的所述第一沟槽以及位于所述芯片区的接触孔；
所述于所述第一沟槽内填充测试垫的同时，还于所述接触孔内形成导电接触结构。
10.根据权利要求6所述的半导体结构制备方法，其特征在于，所述填充所述第一沟槽，形成测试垫之前，包括：
于所述第一沟槽底部和侧壁形成扩散阻挡层；
所述填充所述第一沟槽，形成测试垫，包括：
于所述扩散阻挡层表面形成所述测试垫。
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Citations (3)
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|---|---|---|---|---|
| US4575924A (en) * | 1984-07-02 | 1986-03-18 | Texas Instruments Incorporated | Process for fabricating quantum-well devices utilizing etch and refill techniques |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4575924A (en) * | 1984-07-02 | 1986-03-18 | Texas Instruments Incorporated | Process for fabricating quantum-well devices utilizing etch and refill techniques |
| CN107204279A (zh) * | 2016-03-18 | 2017-09-26 | 台湾积体电路制造股份有限公司 | 形成半导体器件的方法 |
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