JP2014229671A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体デバイスに形成された穴パターンの底面から下に残存する膜の厚さを正確に得ることにより、半導体装置の製造歩留りを向上させる。
【解決手段】基板の主面上に絶縁膜を形成した後、製品チップ領域の絶縁膜に複数のビアパターンを形成する際、複数のビアパターンを形成すると同時に、製品チップ領域またはスクライブ領域に設けられた測定領域ＡＲＥの絶縁膜に、ビアパターンと同一形状の複数の測定用パターンＶＤを形成する。その後、測定領域ＡＲＥに光波を照射してＯＣＤ計測を行い、ＯＣＤ計測から測定用パターンＶＤの底面から下に残存する絶縁膜の厚さを取得し、ビアパターンの底面から下に残存する絶縁膜の厚さを求める。
【選択図】図４

Description

本発明は半導体装置の製造技術に関し、例えば半導体デバイスに形成された穴パターンの底面から下に残存する膜の厚さの測定方法に好適に利用できるものである。

半導体デバイスに形成される穴パターンの深さおよび穴パターンの底面から下に残存する絶縁膜等の厚さを非破壊で検査する種々の検査方法が提案されている。

例えば特開２００３−２１８０９５号公報（特許文献１）には、基板に形成される凹部の深さをモニタするエッチングモニタ方法が開示されている。基板の表面からの反射光と凹部パターンの底部からの反射光とに基づいて凹部の深さを測定する光学式深さ測定装置を用い、その測定に用いるモニタ用の凹部パターンがラッパ形状を有することを特徴としている。

また、特開２００８−０３４４７５号公報（特許文献２）には、検査用標準試料の電位コントラストと被検査対象の電位コントラストとを比較することにより、被検査対象のコンタクトホールの底面に残る不要残存膜の厚さまたは抵抗値を推定する検査方法が開示されている。

特開２００３−２１８０９５号公報 特開２００８−０３４４７５号公報

半導体デバイスに形成された穴パターンの底面から下に残存する絶縁膜等の厚さの測定には、一般には検査用パターンが用いられる。この検査用パターンは、半導体ウエハの複数の製品チップ領域の周囲に設けられたスクライブ領域に形成され、例えば一辺が５０μｍの矩形パターンである。しかし、製品チップ領域に形成された検査対象の穴パターンは、例えば直径が０．６〜１．０μｍの細い穴であるため、検査用パターンと検査対象の穴パターンとでは形状および密度が異なり、検査用パターンでは、検査対象の穴パターンの底面から下に残存する絶縁膜等の厚さを正確に測定することができない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、製品チップ領域の絶縁膜に複数の第１穴パターンを形成し、同時に、製品チップ領域またはスクライブ領域に設けられた測定領域の絶縁膜に複数の第２穴パターンを形成した後、測定領域に光波を照射してＯＣＤ計測を行い、ＯＣＤ計測から測定領域に形成された第２穴パターンの底面から下に残存する絶縁膜の厚さを取得する。そして、第２穴パターンの底面から下に残存する絶縁膜の厚さから、第１穴パターンの底面から下に残存する絶縁膜の厚さを求める。

一実施の形態によれば、半導体デバイスに形成された穴パターンの底面から下に残存する膜の厚さが正確に得られることにより、半導体装置の製造歩留りを向上させることができる。

（ａ）および（ｂ）はデュアルダマシン法による配線の形成方法を説明する配線層の要部断面図である。 （ａ）、（ｂ）、および（ｃ）はビアホールの底面から下に残存する絶縁膜の態様を説明するビアホールの要部断面図である。 ビアホールの底面から下に残存する絶縁膜の厚さの測定結果を活用する一例を説明するための模式図である。 一実施の形態によるＯＣＤ計測に用いる測定用パターンの配列を示す要部平面図である。 一実施の形態によるＯＣＤ計測に用いる測定用パターンの形状を説明する要部断面図である。 一実施の形態によるＯＣＤ計測におけるＯＣＤ波形の一例を示すグラフ図である。 一実施の形態による測定用パターンの底面から下に残存する絶縁膜の実際の厚さをＴＥＭによって測定した値と、ＯＣＤ計測によって測定した値との関係の一例を示すグラフ図である。 一実施の形態によるＯＣＤ計測により得られた測定用パターンの底面から下に残存する絶縁膜の厚さのウェハ内分布を示すグラフ図である。 一実施の形態によるＯＣＤ計測に用いる測定用パターンの配列の変形例を示す要部平面図である。 一実施の形態である半導体装置（電界効果トランジスタ）の製造工程を示す半導体装置の要部断面図である。 図１０に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１１に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１２に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１３に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１４に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１５に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１６に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１７に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１８に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図１９に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２０に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２１に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２２に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２３に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２４に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２５に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２６に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２７に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２８に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図２９に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。 図３０に続く、半導体装置の製造工程中の図１０と同じ箇所の要部断面図である。

以下の実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す。また、以下の実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。

（実施の形態）
本実施の形態は、半導体デバイスに形成されたビアホール（Via hole）の底面から下に残存する絶縁膜の厚さを、オプティカル・クリティカル・ディメンジョン（ＯＣＤ：Optical Critical Dimension）計測（以下、ＯＣＤ計測と言う）を用いて測定することを特徴とする。ＯＣＤ計測は、非破壊、非接触、そしてリアルタイムで、光波を用いてナノスケールの回路パターンの限界寸法（ＣＤ：Critical Dimension）を測定する方法であり、例えば半導体製造過程のリソグラフィ工程において用いられている。

本実施の形態によるＯＣＤ計測に用いる半導体ウエハに形成された測定用パターンの一例について図１〜図８を用いて説明する。

図１（ａ）および（ｂ）はデュアルダマシン法による配線の形成方法を説明する配線層の要部断面図である。図２（ａ）、（ｂ）、および（ｃ）はビアホールの底面から下に残存する絶縁膜の態様を説明するビアホールの要部断面図である。図３はビアホールの底面から下に残存する絶縁膜の厚さの測定結果を活用する一例を説明するための模式図である。図４はＯＣＤ計測に用いる測定用パターンの配列を示す要部平面図である。図５はＯＣＤ計測に用いる測定用パターンの形状を説明する要部断面図である。図６はＯＣＤ計測におけるＯＣＤ波形の一例を示すグラフ図である。図７は測定用パターンの底面から下に残存する絶縁膜の実際の厚さをＴＥＭ（Transmission Electron Microscope）によって測定した値と、ＯＣＤ計測によって測定した値との関係の一例を示すグラフ図である。図８はＯＣＤ計測により得られた測定用パターンの底面から下に残存する絶縁膜の厚さのウェハ内分布を示すグラフ図である。

半導体デバイスの配線層をデュアルダマシン法により形成する方法を図１（ａ）および（ｂ）を用いて説明する。

まず、図１（ａ）に示すように、第１配線層Ｍ１上に下層絶縁膜ＬＩＳおよび層間絶縁膜ＩＳを順次形成する。下層絶縁膜ＬＩＳと層間絶縁膜ＩＳとは互いに異なる絶縁材料によって構成されており、下層絶縁膜ＬＩＳには、例えば金属の拡散を防止する機能を有する絶縁膜が用いられる。この層間絶縁膜ＩＳに、層間絶縁膜ＩＳを貫通して下層絶縁膜ＬＩＳに達するように、ドライエッチング法によりビアホールＶＩＡを形成する。

次に、図１（ｂ）に示すように、層間絶縁膜ＩＳに配線溝ＭＴを形成し、下層絶縁膜ＬＩＳに接続孔ＣＮＴを形成する。接続孔ＣＮＴは平面視において上記ビアホールＶＩＡが形成された箇所に対応する位置に形成され、接続孔ＣＮＴの一端は配線溝ＭＴの一部と繋がり、他端は第１配線層Ｍ１の一部と繋がる。この後、図示は省略するが、配線溝ＭＴと接続孔ＣＮＴの内部に導電膜を埋め込んで、配線溝ＭＴの内部に第２配線層を形成し、接続孔ＣＮＴの内部に第２配線層と一体に形成される接続部材を形成する。

ここで、図２（ａ）に示すように、ビアホールＶＩＡの層間絶縁膜ＩＳの表面からの深さが、所望する深さであればよい。すなわち、ビアホールＶＩＡが下層絶縁膜ＬＩＳの表面に達して、ビアホールＶＩＡの底面に下層絶縁膜ＬＩＳの表面を露出させた状態が理想的である。しかし、層間絶縁膜ＩＳの膜厚ばらつきおよびドライエッチング時のエッチングばらつき等により、半導体ウエハ内または半導体チップ内においてビアホールＶＩＡの深さがばらつくことがある。

図２（ｂ）に示すように、ビアホールＶＩＡの深さが所望する深さよりも深くなると、ビアホールＶＩＡが下層絶縁膜ＬＩＳを突き抜けて第１配線層Ｍ１に到達し、不良となる。また、図２（ｃ）に示すように、ビアホールＶＩＡの深さが所望する深さより浅く、ビアホールＶＩＡの底面から下に層間絶縁膜ＩＳが残存すると、下層絶縁膜ＬＩＳに接続孔ＣＮＴを形成する際（図１（ｂ）参照）に、接続孔ＣＮＴが第１配線層Ｍ１に到達せず、接続孔ＣＮＴの開口不良が生ずることがある。

このため、ビアホールＶＩＡの底面から下に残存する層間絶縁膜ＩＳおよび下層絶縁膜ＬＩＳの厚さを正確に知る必要がある。ビアホールＶＩＡの底面から下に残存する層間絶縁膜ＩＳおよび下層絶縁膜ＬＩＳの厚さを知得することにより、図３に示すように、ビアホールＶＩＡの加工工程へフィードバックまたは接続孔ＣＮＴの加工工程へフィードフォワードすることができて、製造不良の発生の低減を図ることができる。

そこで、本実施の形態では、ＯＣＤ計測を用いて、ビアホールＶＩＡの底面から下に残存する層間絶縁膜ＩＳおよび下層絶縁膜ＬＩＳの厚さを取得する。

図４に示すように、ＯＣＤ計測には、例えば一辺が５０μｍの四角形状の測定領域ＡＲＥ内に形成された複数の測定用パターンＶＤを用いる。図４には、測定領域ＡＲＥ内に９個の測定用パターンＶＤのみを記載しているが、実際には、例えば一辺が５０μｍの四角形状の測定領域ＡＲＥ内に９５０個の測定用パターンＶＤが形成されている。測定用パターンＶＤは、絶縁膜に形成された、例えば直径が０．６μｍ〜１．０μｍの円柱状の穴パターンである。複数の測定用パターンが形成される測定領域ＡＲＥは、半導体ウエハの複数の製品チップ領域の周囲に設けられたスクライブ領域内、または複数の製品チップ領域内に形成される。

この測定領域ＡＲＥに、図４に示すＯＣＤスポット径ＳＰＴを有する光波を照射して、反射側の光強度分布を求めることにより、測定用パターンＶＤの底面から下に残存する膜の厚さを測定する。

図５に示すように、測定用パターンＶＤは、例えば第１配線層Ｍ１上に形成された層間絶縁膜ＩＳに形成される円柱状の穴パターンであり、その形状および深さは、製品チップ領域内に形成される円柱状のビアホールＶＩＡの形状および深さとそれぞれ同じである。すなわち、測定用パターンＶＤの直径は、製品チップ領域内に形成されるビアホールＶＩＡの直径と同じであり、例えば上述したように０．６μｍ〜１．０μｍである。なお、製品チップ領域内に互いに直径の異なるビアホールＶＩＡが形成される場合は、測定用パターンＶＤの直径は、製品チップ領域内に形成されるビアホールＶＩＡの中の測定したい直径と同じにする。

これにより、製品チップ領域の層間絶縁膜ＩＳにビアホールＶＩＡを形成した際には、同時に測定用パターンＶＤが測定領域ＡＲＥ内に形成されるが、ビアホールＶＩＡの底面から下に残存する層間絶縁膜ＩＳおよび下層絶縁膜ＬＩＳの厚さと、測定用パターンＶＤの底面から下に残存する層間絶縁膜ＩＳおよび下層絶縁膜ＬＩＳの厚さが同等となる。従って、ビアホールＶＩＡの底面から下に残存する層間絶縁膜ＩＳおよび下層絶縁膜ＬＩＳの厚さを測定用パターンＶＤによって正確に測定することができる。

ＯＣＤ計測では、例えば２００ｎｍ〜６５０ｎｍの波長の光波を測定領域ＡＲＥにスキャンし、その反射側の光強度分布により測定用パターンの底面から下に残存する絶縁膜の厚さの実測値を取得する。図６に、ＯＣＤ波形の一例を示す。

ＯＣＤ計測により、測定用パターンの底面から下に残存する絶縁膜の厚さの実測値が得られる。しかし、この実測値は、測定用パターンの底面から下に残存する絶縁膜の実際の厚さとは異なることから、予め、測定用パターンの底面から下に残存する絶縁膜の実際の厚さと、ＯＣＤ計測により得られる測定用パターンの底面から下に残存する絶縁膜の厚さの実測値との相関関係を求めておく。そして、この相関関係を予めデータベース（またはライブラリ等）に保管しておき、ＯＣＤ計測を行ったときに、ＯＣＤ計測によって得られた実測値と予め求めておいたデータベースとを比較することによって、測定用パターンの底面から下に残存する絶縁膜の実際の厚さを得ることができる。

図７に、測定用パターンの底面から下に残存する絶縁膜の実際の厚さをＴＥＭによって測定した値と、ＯＣＤ計測によって測定した値との関係の一例を説明するグラフ図を示す。ＴＥＭによって得られた絶縁膜の値と、ＯＣＤ計測によって得られた絶縁膜の値とは、ほぼ一致していることが分かる。

図８に、ＯＣＤ計測によって得られた測定用パターンの底面から下に残存する絶縁膜の実際の厚さのウェハ内分布を示す。半導体ウェハの１３ヶ所において測定領域に形成された測定用パターンを用いて測定を行った。

この測定結果から、製品チップ領域に形成されるビアホールの底面から下に残存する実際の絶縁膜の厚さのウェハ内分布が分かり、例えば前述の図３に示したように、ビアホールのエッチング工程へエッチング条件を、層間絶縁膜の成膜工程へ堆積膜厚条件をフィードバックすることができる。さらに、接続孔のエッチング工程へエッチング条件をフィードフォワードすることができる。従って、ビアホールの底面から下に残存する絶縁膜の厚さを正確に知ることにより、製造工程における加工不良の発生の低減を図ることができる。

ところで、前述の図４に示した複数の測定用パターンＶＤは、平面視において第１方向、および第１方向と直交する第２方向に同一間隔でＯＣＤ計測の測定領域ＡＲＥに配列したが、これに限定されるものではない。

例えば図９に示すように、複数の測定用パターンＶＤを千鳥状に配列してもよい。ＯＣＤ計測では、平面視における測定用パターンＶＤのエッジ部の信号を拾うことから、ＯＣＤスポット径ＳＰＴ内に入る平面視における測定用パターンＶＤのエッジ部を増やすことによって、測定情報量を増やすことができる。これにより、測定精度を向上させることができる。

複数の測定用パターンＶＤを千鳥状に配置し、さらに隣り合う測定用パターンＶＤの距離を最小加工寸法とすることにより、ＯＣＤスポット径ＳＰＴ内に入る平面視における測定用パターンＶＤのエッジ部を増加させて、測定精度を向上させることができる。

次に、本実施の形態による電界効果トランジスタの製造方法の一例を図１０〜図３１を用いて説明する。図１０〜図３１は、本実施の形態による半導体装置（電界効果トランジスタ）の製造方法を示す半導体装置の要部断面図である。

図１０に示すように、ｐ型のシリコン基板ＳＵＢを準備し、シリコン基板ＳＵＢ上に酸化シリコン膜および窒化シリコン膜を形成した後、窒化シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜、およびシリコン基板ＳＵＢを順次加工して、シリコン基板ＳＵＢに分離溝を形成する。続いて、レジストパターンを除去した後、分離溝の内部に酸化シリコン膜を埋め込むことにより素子分離部ＳＴＩを形成する。その後、シリコン基板ＳＵＢ上の露出した窒化シリコン膜および酸化シリコン膜を除去する。

次に、シリコン基板ＳＵＢの主面にゲート酸化膜ＧＩを形成し、ゲート酸化膜ＧＩ上に、例えば２００ｎｍ程度の厚さの多結晶シリコン膜を堆積した後、多結晶シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして多結晶シリコン膜を加工して、ゲート電極ＧＥを形成する。

次に、図１１に示すように、レジストパターンを除去した後、ゲート電極ＧＥの両側のシリコン基板ＳＵＢにｎ型不純物を導入して、ソース・ドレイン領域ＳＤを形成する。続いて、ゲート電極ＧＥの側壁にサイドウォールＳＷを形成した後、サイドウォールＳＷの両側のシリコン基板ＳＵＢにｎ型不純物を導入する。

次に、図１２に示すように、ゲート電極ＧＥの上面およびシリコン基板ＳＵＢの露出した主面にシリサイド膜ＳＩを形成する。

次に、図１３に示すように、ＣＶＤ法により、ライナー窒化シリコン膜ＳＮを堆積する。続いて、例えば８５０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、その酸化シリコン膜の上面をＣＭＰ（Chemical Mechanical Polishing）法で平坦化して第１層間絶縁膜ＩＳ１を形成する。

次に、図１４に示すように、第１層間絶縁膜ＩＳ１上にレジストパターンを形成する。続いて、レジストパターンをマスクとして第１層間絶縁膜ＩＳ１およびライナー窒化シリコン膜ＳＮを加工して、第１層間絶縁膜ＩＳ１およびライナー窒化シリコン膜ＳＮに接続孔ＣＮＴ１を形成した後、レジストパターンを除去し、接続孔ＣＮＴ１の底部に露出するシリコン基板ＳＵＢの主面を洗浄して自然酸化膜を除去する。

次に、コリメーションスパッタリング法によりチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積してバリアメタル膜を形成する。続いて、接続孔ＣＮＴ１の内部を含む第１層間絶縁膜ＩＳ１上に、例えば厚さ６００ｎｍ程度のタングステン（Ｗ）膜を堆積した後、接続孔ＣＮＴ１の内部以外のタングステン（Ｗ）膜およびバリアメタル膜をＣＭＰ法により研磨して除去することにより、接続孔ＣＮＴ１の内部にプラグＰＬＧを形成する。

次に、図１５に示すように、シングルダマシン法により第１配線層を形成する。

まず、第１層間絶縁膜ＩＳ１上に第２層間絶縁膜ＩＳ２を形成した後、第２層間絶縁膜ＩＳ２上にレジストパターンを形成する。

次に、レジストパターンをマスクとして第２層間絶縁膜ＩＳ２を加工して、第２層間絶縁膜ＩＳ２に配線溝ＭＴ１を形成する。続いて、レジストパターンを除去した後、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線溝ＭＴ１を埋め込むように、銅（Ｃｕ）を主体とする配線用の導体膜を形成する。続いて、配線溝ＭＴ１の内部以外の導体膜およびバリア導体膜をＣＭＰ法により研磨して除去することにより、配線溝ＭＴ１の内部に第１配線層Ｍ１を形成する。

次に、図１６〜図２２に示すように、デュアルダマシン法により第２配線層を形成する。

まず、図１６に示すように、第２層間絶縁膜ＩＳ２および第１配線層Ｍ１上に第１絶縁膜ＬＩＳ１および第３層間絶縁膜ＩＳ３を順次形成する。第１絶縁膜ＬＩＳ１と第３層間絶縁膜ＩＳ３とは互いに異なる絶縁材料によって構成されており、第１絶縁膜ＬＩＳ１は、例えば配線を構成する銅（Ｃｕ）等の拡散を防止する機能を有している。

次に、図１７に示すように、第１ビアホール形成用のレチクルを用いて第３層間絶縁膜ＩＳ３上にレジストパターンＲＰ１を形成した後、図１８に示すように、レジストパターンＲＰ１をマスクとして第３層間絶縁膜ＩＳ３を加工し、第３層間絶縁膜ＩＳ３を貫通して第１絶縁膜ＬＩＳ１に達する複数の第１ビアホールＶ１を形成する。

ここで、製品チップ領域またはスクライブ領域の測定領域ＡＲＥに、複数の第１ビアホールＶ１と同時に形成された複数の測定用パターンＶＤ（例えば前述の図４参照）を用いて、第１ビアホールＶ１の底面から下に残存する第３層間絶縁膜ＩＳ３および第１絶縁膜ＬＩＳ１の厚さを測定する。その測定結果は、第３層間絶縁膜ＩＳ３の成膜工程および第３層間絶縁膜ＩＳ３の加工工程へフィードバックされ、また、次工程である接続孔の加工工程へフィードフォワードされる。

次に、図１９に示すように、レジストパターンＲＰ１を除去した後、複数の第１ビアホールＶ１の内部および複数の測定用パターンＶＤの内部に、例えば埋め込み剤ＢＦを埋め込む。

次に、図２０に示すように、第２配線層形成用のレチクルを用いて第３層間絶縁膜ＩＳ３および埋め込み剤ＢＦ上にレジストパターンＲＰ２を形成した後、図２１に示すように、レジストパターンＲＰ２をマスクとして第３層間絶縁膜ＩＳ３および埋め込み剤ＢＦを加工して、第３層間絶縁膜ＩＳ３に配線溝ＭＴ２を形成する。

次に、図２２に示すように、レジストパターンＲＰ２および埋め込み剤ＢＦを除去した後、第１ビアホールＶ１の底面に露出している第１絶縁膜ＬＩＳ１を加工して、第１絶縁膜ＬＩＳ１を貫通して第１配線層Ｍ１に達する接続孔ＣＮＴ２を形成する。

接続孔ＣＮＴ２は平面視において上述した第１ビアホールＶ１が形成された箇所に対応する位置に形成され、接続孔ＣＮＴ２の一端は配線溝ＭＴ２の一部と繋がり、他端は第１配線層Ｍ１の一部と繋がる。

次に、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線溝ＭＴ２および接続孔ＣＮＴ２を埋め込むように、銅（Ｃｕ）を主体とする導体膜を形成する。続いて、配線溝ＭＴ２および接続孔ＣＮＴ２の内部以外の導体膜およびバリア導体膜をＣＭＰ法により研磨して除去することにより、図２３に示すように、配線溝ＭＴ２の内部に第２配線層Ｍ２を形成し、接続孔ＣＮＴ２の内部に第２配線層Ｍ２と一体に形成される接続部材Ｃ２を形成する。

次に、図２４〜図３１に示すように、上述した第２配線層Ｍ２と同様にして、デュアルダマシン法により第３配線層を形成する。

まず、図２４に示すように、第３層間絶縁膜ＩＳ３および第２配線層Ｍ２上に第２絶縁膜ＬＩＳ２および第４層間絶縁膜ＩＳ４を順次形成する。第２絶縁膜ＬＩＳ２と第４層間絶縁膜ＩＳ４とは互いに異なる絶縁材料によって構成されており、第２絶縁膜ＬＩＳ２は、例えば配線を構成する銅（Ｃｕ）等の拡散を防止する機能を有している。

次に、図２５に示すように、第２ビアホール形成用のレチクルを用いて第４層間絶縁膜ＩＳ４上にレジストパターンＲＰ３を形成した後、図２６に示すように、レジストパターンＲＰ３をマスクとして第４層間絶縁膜ＩＳ４を加工し、第４層間絶縁膜ＩＳ４を貫通して第２絶縁膜ＬＩＳ２に達する第２ビアホールＶ２を形成する。

ここで、製品チップ領域またはスクライブ領域の測定領域ＡＲＥに、複数の第２ビアホールＶ２と同時に形成された複数の測定用パターン（図示は省略、例えば前述の図４参照）を用いて、第２ビアホールＶ２の底面から下に残存する第４層間絶縁膜ＩＳ４および第２絶縁膜ＬＩＳ２の厚さを測定する。その測定結果は、第４層間絶縁膜ＩＳ４の成膜工程および第４層間絶縁膜ＩＳ４の加工工程へフィードバックされ、また、次工程である接続孔の加工工程へフィードフォワードされる。

次に、図２７に示すように、レジストパターンＲＰ３を除去した後、複数の第２ビアホールＶ２および複数の測定用パターン（図示は省略）の内部に、例えば埋め込み剤ＢＦを埋め込む。

次に、図２８に示すように、第３配線層形成用のレチクルを用いて第４層間絶縁膜ＩＳ４および埋め込み剤ＢＦ上にレジストパターンＲＰ４を形成した後、図２９に示すように、レジストパターンＲＰ４をマスクとして第４層間絶縁膜ＩＳ４および埋め込み剤ＢＦを加工して、第４層間絶縁膜ＩＳ４に配線溝ＭＴ３を形成する。

次に、図３０に示すように、レジストパターンＲＰ４および埋め込み剤ＢＦを除去した後、第２ビアホールＶ２の底面に露出している第２絶縁膜ＬＩＳ２を加工して、第２絶縁膜ＬＩＳ２を貫通して第２配線層Ｍ２に達する接続孔ＣＮＴ３を形成する。

接続孔ＣＮＴ３は平面視において上述した第２ビアホールＶ２が形成された箇所に対応する位置に形成され、接続孔ＣＮＴ３の一端は配線溝ＭＴ３の一部と繋がり、他端は第２配線層Ｍ２の一部と繋がる。

次に、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線溝ＭＴ３および接続孔ＣＮＴ３を埋め込むように、銅（Ｃｕ）を主体とする導体膜を形成する。続いて、配線溝ＭＴ３および接続孔ＣＮＴ３の内部以外の導体膜およびバリア導体膜をＣＭＰ法により研磨して除去することにより、図３１に示すように、配線溝ＭＴ３の内部に第３配線層Ｍ３を形成し、接続孔ＣＮＴ３の内部に第３配線層Ｍ３と一体に形成される接続部材Ｃ３を形成する。以上の工程により、電界効果トランジスタが略完成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば本実施の形態では、デュアルダマシン法により配線層を形成する際のビアホールの形成工程を例示したが、これに限定されるものではない。

ＡＲＥ 測定領域
ＢＦ 埋め込み剤
Ｃ２，Ｃ３ 接続部材
ＣＮＴ，ＣＮＴ１，ＣＮＴ２，ＣＮＴ３ 接続孔
ＧＥ ゲート電極
ＧＩ ゲート酸化膜
ＩＳ 層間絶縁膜
ＩＳ１ 第１層間絶縁膜
ＩＳ２ 第２層間絶縁膜
ＩＳ３ 第３層間絶縁膜
ＩＳ４ 第４層間絶縁膜
ＬＩＳ 下層絶縁膜
ＬＩＳ１ 第１絶縁膜
ＬＩＳ２ 第２絶縁膜
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
ＭＴ，ＭＴ１，ＭＴ２，ＭＴ３ 配線溝
ＰＬＧ プラグ
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４ レジストパターン
ＳＤ ソース・ドレイン領域
ＳＩ シリサイド膜
ＳＮ ライナー窒化シリコン膜
ＳＰＴ ＯＣＤスポット径
ＳＴＩ 素子分離部
ＳＵＢ シリコン基板
ＳＷ サイドウォール
Ｖ１ 第１ビアホール
Ｖ２ 第２ビアホール
ＶＤ 測定用パターン
ＶＩＡ ビアホール

Claims (10)

1. （ａ）スクライブ領域を介して複数の製品チップ領域が形成される基板を準備する工程、
   （ｂ）前記基板の主面上に第１膜を形成する工程、
   （ｃ）前記第１膜を加工して、前記製品チップ領域の前記第１膜に複数の第１穴パターンを形成し、前記製品チップ領域または前記スクライブ領域に設けられた測定領域の前記第１膜に複数の第２穴パターンを形成する工程、
   （ｄ）前記（ｃ）工程の後、前記測定領域に光波を照射してオプティカル・クリティカル・ディメンジョン計測を行う工程、
   を有し、
   前記オプティカル・クリティカル・ディメンジョン計測によって、前記第２穴パターンの底面から下に残存する前記第１膜の厚さを取得する、半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記複数の第２穴パターンは平面視において千鳥状に配置される、半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   隣り合う前記第２穴パターンの距離は最小加工寸法である、半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記複数の第２穴パターンは円柱状であり、前記複数の第２穴パターンの平面視における直径は０．６μｍ〜１．０μｍである、半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記製品チップ領域に形成された前記第１穴パターンの底面から下に残存する前記第１膜の厚さと、前記測定領域に形成された前記第２穴パターンの底面から下に残存する前記第１膜の厚さとは同じである、半導体装置の製造方法。
6. （ａ）スクライブ領域を介して複数の製品チップ領域が形成される基板を準備する工程、
   （ｂ）前記基板の主面上に互いに組成の異なる第１膜および第２膜を順次形成する工程、
   （ｃ）前記第２膜を加工して、前記製品チップ領域の前記第２膜に複数の第１穴パターンを形成し、前記製品チップ領域または前記スクライブ領域に設けられた測定領域の前記第２膜に複数の第２穴パターンを形成する工程、
   （ｄ）前記（ｃ）工程の後、前記測定領域に光波を照射してオプティカル・クリティカル・ディメンジョン計測を行う工程、
   を有し、
   前記オプティカル・クリティカル・ディメンジョン計測によって、前記第２穴パターンの底面から下に残存する前記第１膜および前記第２膜の厚さ、または前記第１膜の厚さを取得する、半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記複数の第２穴パターンは平面視において千鳥状に配置される、半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   隣り合う前記第２穴パターンの距離は最小加工寸法である、半導体装置の製造方法。
9. 請求項６記載の半導体装置の製造方法において、
   前記複数の第２穴パターンは円柱状であり、前記複数の第２穴パターンの平面視における直径は０．６μｍ〜１．０μｍである、半導体装置の製造方法。
10. 請求項６記載の半導体装置の製造方法において、
    前記製品チップ領域に形成された前記第１穴パターンの底面から下に残存する前記第１膜および前記第２膜の厚さ、または前記第１膜の厚さと、前記測定領域に形成された前記第２穴パターンの底面から下に残存する前記第１膜および前記第２膜の厚さ、または前記第１膜の厚さとは同じである、半導体装置の製造方法。

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