KR101380372B1 - 반도체 소자의 검사 방법 - Google Patents

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KR101380372B1
KR101380372B1 KR1020130010680A KR20130010680A KR101380372B1 KR 101380372 B1 KR101380372 B1 KR 101380372B1 KR 1020130010680 A KR1020130010680 A KR 1020130010680A KR 20130010680 A KR20130010680 A KR 20130010680A KR 101380372 B1 KR101380372 B1 KR 101380372B1
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최경근
임재홍
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포항공과대학교 산학협력단
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Abstract

본 발명은 반도체 소자의 검사 방법에 관한 것으로, 반도체 소자 중 검사 영역에 해당하는 일부 영역을 선택적으로 시닝(thinning)하는 시닝 단계 그리고, 상기 검사 영역에 광을 조사하여 상기 검사 영역 내부의 결함 여부를 검사하는 검사 단계를 포함하는 반도체 소자 검사 방법을 제공한다.
본 발명에 의할 경우, 모니터링 창을 이용하여 반도체 소자 내부의 상태를 높은 분해능으로 검사하는 것이 가능하므로, 제품 개발시 결함 발생 원인을 분석할 수 있고, 이로 인해 신뢰성 있는 제품을 생산하는 것이 가능하다.

Description

반도체 소자의 검사 방법 {A METHOD FOR INSPECTING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 검사 방법에 관한 것으로, 보다 상세하게는 비파괴 방식의 반도체 소자 검사 방법에 관한 것이다.
반도체 기술이 고집적화 됨에 따라, SOI(Si on insulator) 공정 및 WLP(wafer level package) 공정과 같은 웨이퍼 접합(bonding) 기술을 이용하여 웨이퍼(wafer)나 칩(chip)을 적층하는 3차원 IC 기술이 각광을 받고 있다.
이러한 웨이퍼 접합 기술은 향후 연속적으로 후속 공정을 수행할 수 있도록 접합 전의 전처리 조건과 접합 조건이 최적화될 필요가 있으나, 웨이퍼의 크기가 대형화 되도록 공정이 진행되면서, 접합면에서의 정렬 불일치(misalign), 스크래치(scrach), 균열(crack), 공극(void) 등의 다양한 결함이 발생할 수 있다. 따라서, 제품 개발을 위해 우수한 특성의 웨이퍼 접합 기술이 요구되는 것과 더불어, 접합 공정 중 접합된 계면에서 발생할 수 있는 각종 결함 등을 검사하는 검사 기술이 요구된다. 특히, 웨이퍼 접합 후에, 배선 공정 등의 연속적인 후속 공정이 진행되기 때문에, 연속적으로 공정이 가능한지 여부를 판단하기 위한 검사 기술이 요구된다. 또한 장시간 신뢰성 특성 유지가 필요한 진공 접합(hermetic bonding)에서 초기에 접합 계면에서의 접합 상태 예측 기술이 필요하다. 또한, 실리콘 웨이퍼 상에 성장되는 에피택셜층(epitaxial layer)의 결함 또한 비파괴 방식으로 계면 및 에피택셕층의 성장 상태를 분석할 수 있는 기술이 요구된다.
이러한 검사 기술로 IR(infra-red) 검사, 초음파 검사, 상용 X-ray 검사 등의 다양한 방식의 비파괴 검사 방법이 제안되고 있다. 그러나, IR 검사는 반도체 소자에 금속층이 있는 경우 검사가 어렵고, 초음파 검사는 분해능이 낮고 시편을 물에 담근 후 분석하기 때문에 시편의 특성이 변질되는 문제가 있었으며, 상용 X-ray 검사는 웨이퍼가 두꺼운 경우 X-ray가 웨이퍼를 투과하는 것이 어려워 검사가 곤란한 단점이 있었다.
한국공개특허공보 2008-0015363
본 발명은 전술한 문제를 극복할 수 있도록, 비파괴 방식으로 반도체 소자 내부의 결함을 마이크로미터 단위 이하의 정밀도로 검사할 수 있는 반도체 검사 방법을 제공하기 위함이다.
상기한 목적을 달성하기 위해, 본 발명은 반도체 소자 중 검사 영역에 해당하는 일부 영역을 선택적으로 시닝(thinning)하는 시닝 단계 그리고, 상기 검사 영역에 광을 조사하여 상기 검사 영역 내부의 결함 여부를 검사하는 검사 단계를 포함하는 반도체 소자 검사 방법을 제공한다.
여기서, 상기 반도체 소자는 적어도 두 개 이상의 웨이퍼 접합한 구조이고, 상기 검사 단계는 상기 웨이퍼의 접합 부분, 또는 한 장 이상 반도체 소자의 계면과 박막에서의 결함 여부를 검사할 수 있다.
여기서, 시닝 단계는 상기 검사 영역의 외면에 위치한 웨이퍼의 단면 두께를 감소시키는 방식으로 수행되며, 예를 들어 웨이퍼의 단면 두께를 200㎛ 이하로 감소시키는 것이 가능하다.
구체적으로, 상기 시닝 단계는 기계 드릴 공법, 레이저 드릴 공법, FIB(Focused ion beam) 공법, 화학적, 건식 식각 공법 중 적어도 어느 하나의 방식을 이용하여 진행될 수 있다.
또는, 상기 시닝 단계는 기계적 드릴 공법, 레이저 드릴 공법 및 FIB(Focused ion beam) 공법 중 적어도 어느 하나의 방식으로 진행하는 제1 단계 및 습식 식각 공법 또는 건식 식각 공법을 이용하여 진행하는 제2 단계를 포함하여 구성될 수 있따. 여기서, 상기 제2 단계는 화학적 식각 방식에 의해 단면의 두께를 미세하게 감소시키면서, 상기 제1 단계에서 상기 웨이퍼 단면에 가해진 스트레스를 최소화시키는 것이 가능하다.
이로 인해, 상기 시닝 단계는 상기 검사 영역의 외면에 위치한 웨이퍼에 각 변이 수 내지 수백 ㎛에 해당하는 모니터링 창을 형성할 수 있다. 그리고, 상기 모니터링 창은 대표적으로 상기 웨이퍼의 스크라이브 레인(scribe lane)에 형성될 수 있다.
본 발명에 의할 경우, 스크라이브 라인에 형성된 모니터링 창을 이용하여 반도체 소자 내부의 상태를 높은 분해능으로 검사하는 것이 가능하므로, 제품 개발시 결함 발생 원인을 분석할 수 있고, 이로 인해 신뢰성 있는 제품을 생산하는 것이 가능하다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이고,
도 2는 도 1의 반도체 소자를 구성하는 두 개의 웨이퍼가 정렬된 상태를 도시한 단면도,
도 3은 도 2의 두 웨이퍼가 접합된 상태를 도시한 단면도,
도 4는 도 3에서 일 측의 웨이퍼가 그라인딩된 상태를 도시한 단면도,
도 5는 도 3에서 타 측의 웨이퍼가 시닝(thinning)된 상태를 도시한 단면도,
도 6은 도 5에서 시닝이 이루어지는 위치를 도시한 평면도,
도 7은 시닝이 형성되지 않은 영역과 시닝이 형성된 영역을 검사한 결과를 도시한 도면,
도 8은 도 1의 방식으로 실제로 진행한 결과를 촬영한 사진이고,
도 9는 본 발명의 제2 실시예에 따른 반도체 소자 검사 결과를 도시한 순서도이다.
이하에서는 도면을 참고하여 본 발명의 실시예에 따른 반도체 소자 검사 방법에 대해 구체적으로 설명한다. 아래의 설명에서 각 구성요소의 위치관계는 원칙적으로 도면을 기준으로 설명한다. 그리고 도면은 설명의 편의를 위해 발명의 구조를 단순화하거나 필요할 경우 과장하여 표시될 수 있다. 따라서 본 발명이 이에 한정되는 것은 아니며 이 이외에도 각종 장치를 부가하거나, 변경 또는 생략하여 실시할 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다. 본 실시예에서는 반도체 소자의 검사 방법 중 일 예로서, CIS(CMOS image sensor) 제조 공정에 적용되는 사례를 중심으로 설명한다. 다만, 이는 발명을 설명하기 위한 예시에 불과하며, CIS 소자 이외에도 다양한 소자와 에피 성장된 소자에 적용할 수 있음은 물론이다.
본 실시예에 따른 반도체 소자의 제조 방법은, 도 1에 도시된 바와 같이, 웨이퍼 접합 단계(S10), 웨이퍼 그라인딩 단계(S20), 검사영역 시닝(thinning) 단계(S30), 검사 단계(S40) 그리고 이후 진행되는 후속 공정(S50) 순서로 진행될 수 있다. 다만, 본 실시예는 일 예로서 웨이퍼 그라인딩 단계(S20)는 필요에 따라 생략할 수 있음을 밝혀둔다.
이하에서는 도 2 내지 도 7을 참조하여, 도 1의 각 단계를 구체적으로 설명하도록 한다.
도 2는 도 1의 반도체 소자를 구성하는 두 개의 웨이퍼가 정렬된 상태를 도시한 단면도이고, 도 3은 도 2의 두 웨이퍼가 접합된 상태를 도시한 단면도이다.
도 2에 도시된 바와 같이, CIS 반도체 소자는 제1 웨이퍼(100) 및 제2 웨이퍼(200)을 포함하여 구성될 수 있다. 제1 웨이퍼(100)는 센서 웨이퍼를 형성하는 제1 기판(110) 상에 매립층(buried layer)(120), 포토 다이오드층(photo diode layer)(130), 제1 절연층(140), 컨택트 플러그(contact plug)(150), 제1 금속층(160), 제2 절연층(170) 및 제2 금속층(180)이 형성된다.
그리고, 제2 웨이퍼(200)는 제2 기판(210) 상에 제3 금속층(220), 제4 금속층(230), 제5 금속층(240), 제6 금속층(250), 제2 절연층(260) 및 스크라이브 레인(scribe lane) 상의 제6 금속층(250), 제2 절연층(260)이 형성된다.
이러한 CIS 소자를 구성하는 제1 웨이퍼(100) 및 제2 웨이퍼(200)의 구조는 종래에 방법을 이용하여 용이하게 제작 가능하므로, 구체적은 설명은 생략한다.
이러한 제1 웨이퍼(100)과 제2 웨이퍼(200)은 각각 대응되는 위치에 정렬된 상태에서(도 2 참조), 접합 장비(bonder)를 이용하여 접합 공정이 이루어진다(S10)(도 3 참조). 이때, 웨이퍼 간의 접합은 종래의 다양한 접합 방식으로 이용하여 구성할 수 있으며 이에 대한 구체적인 설명은 생략하도록 한다.
도 4는 도 3에서 일 측의 웨이퍼가 그라인딩된 상태를 도시한 단면도이다. 도 4에 도시된 바와 같이, 웨이퍼 접합 단계가 종료되면 웨이퍼 그라이딩 단계를 진행한다(S20). 본 웨이퍼 그라인딩 단계에서는 제1 웨이퍼(100)을 20㎛ 이하의 두께로 그라인딩하며, 보다 구체적으로는 3∼10㎛의 두께로 그라인딩 할 수 있다. 따라서, 이후 진행되는 후속 공정을 통해 그라인딩 된 웨이퍼의 표면에 금속 배선, 컬러 필터(color filter) 또는 마이크로 렌즈 등을 형성할 수 있다.
이와 같이, 웨이퍼 접합 단계 및 그라인딩 단계가 완료되면, 검사 영역을 시닝(thinning)하는 단계를 진행한다(S30). 여기서, 시닝이라 함은 단면의 두께를 감소시키는 작업으로, 기계적인 또는 광학적(물리적)인 방법으로 웨이퍼 표면을 마모시켜 단면 두께를 감소시키거나, 화학적인 식각(etching) 공정을 통해 단면 두께를 감소시키는 방법 등을 모두 포함하는 의미이다.
도 5는 도 3에서 타 측의 제2 웨이퍼(200)가 시닝(thinning)된 상태를 도시한 단면도이다. 도 5에 도시된 바와 같이, 본 실시예에서는 제2 웨이퍼의 단면의 두께를 감소시키도록 작업을 수행한다. 이때, 시닝이 이루어지는 위치는 그라인딩과 같이 웨이퍼의 전면에 대하여 진행하는 것이 아니라, 검사 영역에 대응되는 위치의 국소 영역에 대해서만 진행할 수 있다. 이러한 국소 시닝(local thinning) 방식을 이용함으로서 다른 위치의 소자 특성에 영향이 미치는 것을 최소화시켜 후속 공정이 진행 될 수 있다.
도 6은 도 5에서 시닝이 이루어지는 위치를 도시한 평면도이다. 시닝이 이루어지는 위치는 검사 영역에 대응되도록 설계할 수 있다. 따라서, 반도체 소자의 웨이퍼 접합면 또는 웨이퍼의 내부에 위치하는 검사 영역의 x-y 좌표를 기억한 후, 해당 좌표를 포함하는 위치에 시닝 작업을 수행할 수 있다.
이러한 시닝 작업을 통하여 웨이퍼의 표면에는 검사광이 통과할 수 있는 박스(box) 형태의 모니터링 창(270)을 형성할 수 있다. 이러한 모니터링 창(270)은 각 변이 수 내지 수백 ㎛에 해당하도록 구성할 수 있으며, 시닝이 진행된 위치의 웨이퍼 단면은 200㎛ 이하의 두께를 갖도록 구성할 수 있다.
여기서, 모니터링 창은 도 5에 도시된 것과 같이, 웨이퍼의 표면으로부터 우묵한 형상으로 깊이 방향으로 동일한 크기의 단면을 갖는 리세스(recess) 구조를 갖도록 구성할 수 있으나, 이는 일 예로서 모니터링 창의 단면이 깊이가 깊어질수록 점차적으로 좁은 면적을 갖도록 구성하는 것도 가능하다. 예를 들어, 모니터링 창이 서로 다른 단면을 갖는 복수개의 층 형상으로 이루어지는 계단(step) 구조로 구성할 수 있으며, 이 경우 결함 분석(failure analysis) 또는 DSA(defect source analysis)를 더욱 용이하게 진행할 수 있다.
다만, 도 6에 도시된 바와 같이 시닝이 이루어지는 위치는 제2 웨이퍼의 스크라이브 레인(scribe lane)(280)에 배치되도록 설계할 수 있다. 따라서, 시닝 공정으로 인해 반도체 소자의 후속 공정의 영향을 최소화 시킬 수 있다. 다만, 이는 일 예이며, 소자의 특성에 따라 모니터링 창(270)의 위치를 다이(Die)가 형성되는 위치에 배치되도록 설계하는 것도 가능하다.
이러한 시닝 단계는 단면의 두께를 감소시키기 위한 다양한 공정을 이용하여 진행하는 것이 가능하다. 예를 들어, 드릴을 이용하여 기계적 방식으로 시닝을 수행하거나, 레이저 드릴, FIB(focused ionized beam) 등을 이용하여 수행하는 것도 가능하다. 또는, 습식 식각 방식 또는 건식 식각 방식을 이용하여 시닝을 진행하는 것도 가능하다. 이때, 다수개의 레이저 드릴이나 다수개의 기계적인 드릴을 이용하거나, 식각 방식에 있어 식각 패턴을 조절함으로써 복수개의 위치에서 동시에 시닝을 진행하도록 구성할 수 있다.
한편, 전술한 시닝 방식 중 복수 개의 방식을 조합하여 진행하는 것도 가능하다. 예를 들어, 제1 시닝 단계에서는 기계적인 드릴 또는 레이저 드릴을 이용하여 1차적으로 단면의 두께를 감소시킨 후, 제2 시닝 단계에서는 화학적인 식각 방식을 이용하여 단면의 두께를 미세하게 조절하도록 구성할 수 있다. 이 경우, 기계적 드릴 또는 레이저 드릴을 이용함에 따라 인접한 위치에 가해지는 스트레스를 최소화시키는 것이 가능하다.
위와 같은 방식으로 시닝 단계가 완료되면, 검사 단계를 진행할 수 있다(S40). 검사 단계는 방사광을 이용하여 검사 영역의 영상을 취득하여 결함 유무 및 결함 위치를 판단하는 단계이다. 본 단계에서는 이전 단계에서 형성된 모니터링 창(270)을 통해 방사선 광을 조사함으로써, 검사 영역의 영상을 획득하여 검사를 진행할 수 있다.
도 7은 웨이퍼의 일부분으로 시닝이 형성되지 않은 영역과 시닝이 형성된 영역을 검사한 결과를 도시한 도면이다. 도 7의 a에 도시된 것과 같이, 시닝을 형성하지 않은 상태에서 광을 조사하게 되면 광이 웨이퍼를 거의 투과하지 못하여 내부의 영상을 획득하는 것이 곤란하다. 이에 비해, 도 7의 b에 도시된 것과 같이, 시닝을 통해 형성된 모니터링 창(270)을 통해 광을 조사하게 되면, 해당 영역에서의 웨이퍼 단면의 두께가 상대적으로 얇기 때문에 웨이퍼 내부를 용이하게 관찰할 수 있으며, 이에 의해 내부의 결함 유무를 용이하게 판단할 수 있으며, 단면의 모니터링 창의 두께를 200㎛ 내외로 형성한 경우에는 마이크로 이하의 분해능으로 검사를 진행하는 것이 가능하다.
이와 같은 검사를 통해 결함이 발견된 경우, 제품 양산에서 연속적으로 후속으로 진행되는 해당 반도체 소자는 추가적인 후속 공정을 진행하지 않고 제외시킴으로써 반도체 소자의 불량률을 줄일 수 있다. 또한 검사를 통해 결함의 위치 등을 정확히 분석함으로써, 결함 발생의 원인을 파악하여 이를 해결함으로써 반도체 소자 제조 공정의 신뢰성을 향상시키는 것이 가능하다.
한편, 검사 단계를 통하여 결함이 발생되지 않은 반도체 소자는 이후 금속 배선, 컬러 필터(color filter) 또는 마이크로 렌즈 등을 형성하는 후속 공정을 진행할 수 있다. 이러한 후속 공정은 반도체 소자의 종류에 따라 다양하게 구성할 수 있으며, 종래의 방식을 이용하여 용이하게 진행하는 것이 가능하므로 구체적인 설명은 생략하도록 한다.
도 8은 도 1의 방식으로 실제로 진행한 결과를 촬영한 사진이다. 도 8의 a는 웨이퍼 상에 형성된 모니터링 창을 촬영한 사진이고, 도 8의 b는 종전의 방식으로 검사 시료를 절단한 후 단면을 주사전자 현미경(SEM, scanning electron microscope) 촬영한 사진이며, 도 8의 c는 본 실시예에 따라 모니터링을 창을 통해 획득된 영상이다.
도 8에 도시된 바와 같이, 종래의 경우 결함 검사를 위해 소자를 커팅하여 단면을 노출시켜 검사하던 것에 비해, 본 실시예에서는 검사 영역에 대응되는 국소 부위에 시닝 작업을 통해 모니터링 창을 구성하고, 이를 통해 검사를 진행함으로서 소자의 결함 유무를 높은 분해능으로 검사하는 것이 가능하다.
다만, 본 실시예에서는 접합된 웨이퍼의 표면에 모니터링 창을 구성하는 예를 설명하고 있으나, 웨이퍼 접합 이전 단계에서 검사 영역에 해당하는 접합면 부위에 시닝을 진행하여 모니터링 창을 구성하는 것도 가능하다.
또한, 본 실시예에서는 웨이퍼 표면의 한 위치에 모니터링 창을 구성하였으나, 이는 설명의 편의를 위한 것이며, 양산성 및 생산성을 고려하여 좌측, 우측, 상측, 중심부, 하측의 5 지점에 대해 검사를 진행할 수 있도록 모니터링 창을 구성하는 것도 가능하고, 상측, 중심부, 하측의 3 지점에 대해 검사를 진행할 수 있도록 모니터링 창을 구성하는 등 다양하게 적용할 수 있음을 밝혀둔다.
한편, 이상의 실시예에서는 두 개 이상의 웨이퍼를 접합한 구조의 반도체 소자의 검사 방법을 중심으로 설명하였으나, 이러한 검사 방식은 이 이외의 반도체 소자에도 적용할 수 있음은 물론이며, 이하에서는 도 9를 참조하여 본 발명의 제2 실시예에 따른 반도체 소자의 검사 방법을 추가적으로 설명한다.
도 9는 본 발명의 제2 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다. 본 실시예에서는 반도체 소자가 접합 웨이퍼 반도체 소자가 아닌 웨이퍼 상에 에피택셜층(epitaxial layer)이 형성된 반도체 소자에도 적용될 수 있다. 다만, 전술한 실시예에서 이미 설명된 내용과 상응하는 내용은 설명의 중복을 피하기 위해 생략하거나 개략적으로 설명하도록 한다.
본 실시예에 따른 반도체 소자 제조 방법은 에피택셜 층 성장 단계(S110), 웨이퍼 그라인딩 단계(S120), 검사영역 시닝 단계(S130) 및 검사 단계(S140)를 포함하여 진행될 수 있다. 이때, 공정의 필요에 따라 웨이퍼 그라인딩 단계는 생략하는 것도 가능하다.
구체적으로, 에피택셜층 성장 단계(S110)는 MOCVD와 같은 화학기상증착장치에서 진행될 수 있으며, 실리콘 또는 SiC와 같은 웨이퍼 상에 Sic, GaN층 또는 GaAs층과 같은 질화물 층을 에피 성장 시키는 방식으로 진행될 수 있다. 이때, 에피 성장시 웨이퍼와 에피택셜층의 격자 상수 차이 등의 이유로 전위(dislocation) 등의 결함이 발생될 수 있으며, 이러한 결함은 반도체 소자의 성능에 직접적인 영향을 미칠 수 있다. 따라서, 본 실시예에서는 이러한 에피택셜층의 결함 유무를 검사하는 과정이 요구되며, 제1 실시예에서 설명한 방식과 마찬가지로 웨이퍼 상에 모니터링창을 형성하여 에피택셜층의 결함 유무 및 결함 상태를 분석하는 것이 가능하다.
따라서, 그라인딩 단계(S120)에서는 실리콘 웨이퍼 중 에피택셜층이 성장되지 않은 후측 면을 그라인딩하고, 검사 영역 시닝 단계(S130)에서는 실리콘 웨이퍼 중 에피택셜 층이 성장되지 않은 후측면에서 검사 영역에 해당하는 부분에 모니터링창을 형성하는 방식으로 진행된다. 그리고, 검사 단계(S140)에서는 모니터링창을 통해 방사선 광을 조사함으로써, 에피택셜층의 영상을 획득하여 결함의 유무 또는 결함의 모습을 분석하는 것이 가능하다.
이러한 방식을 이용하여 반도체 소자의 결함 유무를 분석함으로써, 소자의 불량 여부를 판단하거나, 결함의 원인을 분석하여 에피택셜층을 성장하는 조건을 조절함으로써 우수한 품질의 제품을 생산하는 것이 가능하다.
이상에서, 본 발명의 두 가지 실시예에 대해 상세하게 기술하였으나, 본 발명이 상기 실시예에 한정되는 것은 아니다. 본 발명이 속하는 기술 분야에 대해 통상의 지식을 가진 사람이면, 첨부된 청구범위에 정의된 본 발명의 기술적 특징의 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음은 밝혀둔다.
S10 : 웨이퍼 접합 단계
S20 : 웨이퍼 그라인딩 단계
S30 : 검사영역 시닝 단계
S40 : 검사 단계

Claims (12)

  1. 삭제
  2. 반도체 소자 중 검사 영역에 해당하는 일부 영역을 선택적으로 시닝(thinning)하는 시닝 단계; 그리고,
    상기 검사 영역에 광을 조사하여 상기 검사 영역 내부의 결함 여부를 검사하는 검사 단계;를 포함하고,
    상기 반도체 소자는 적어도 두 개 이상의 웨이퍼를 접합한 구조이고, 상기 검사 단계는 상기 웨이퍼의 접합 부분의 결함 여부를 검사하는 것을 특징으로 하는 반도체 소자의 검사 방법.
  3. 반도체 소자 중 검사 영역에 해당하는 일부 영역을 선택적으로 시닝(thinning)하는 시닝 단계; 그리고,
    상기 검사 영역에 광을 조사하여 상기 검사 영역 내부의 결함 여부를 검사하는 검사 단계;를 포함하고,
    상기 반도체 소자는 웨이퍼 상에 에피택셜 층(epitaxial layer)이 성장된 구조이고, 상기 검사 단계는 상기 웨이퍼 상에 성장되는 상기 에피택셜 층의 결함 여부를 검사하는 것을 특징으로 하는 반도체 소자의 검사 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 시닝 단계는 상기 검사 영역의 외면에 위치한 웨이퍼의 단면 두께를 감소시키는 것을 특징으로 하는 반도체 소자의 검사 방법.
  5. 제4항에 있어서,
    상기 시닝 단계는 상기 검사 영역의 외면에 위치한 웨이퍼의 단면 두께를 200㎛ 이하로 감소시키는 것을 특징으로 하는 반도체 소자의 검사 방법.
  6. 제4항에 있어서,
    상기 시닝 단계는 기계 드릴 공법, 레이저 드릴 공법, FIB(Focused ion beam) 공법, 화학적, 건식 식각 공법 중 적어도 어느 하나의 방식을 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 검사방법.
  7. 제4항에 있어서,
    상기 시닝 단계는 기계적 드릴 공법, 레이저 드릴 공법 및 FIB(Focused ion beam) 공법 중 적어도 어느 하나의 방식으로 진행하는 제1 단계 및 습식 식각 공법 또는 건식 식각 공법을 이용하여 진행하는 제2 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 검사방법.
  8. 제7항에 있어서,
    상기 제2 단계는 화학적 식각 방식에 의해 단면의 두께를 미세하게 감소시키면서, 상기 제1 단계에서 상기 웨이퍼 단면에 가해진 스트레스를 최소화시키는 것을 특징으로 하는 반도체 소자의 검사 방법.
  9. 제4항에 있어서,
    상기 시닝 단계는 상기 검사 영역의 외면에 위치한 웨이퍼에 각 변이 수십 내지 수백 ㎛에 해당하는 모니터링 창을 형성하는 것을 특징으로 하는 반도체 소자의 검사방법.
  10. 제4항에 있어서,
    상기 시닝 단계는 상기 검사 영역의 외면에 위치한 웨이퍼에 우묵한 형상을 갖는 모니터링 창을 형성하고,
    상기 모니터링 창은 결함 분석(failure analysis) 또는 결함 원인 분석(defect source analysis)이 가능하도록, 깊이 방향을 따라 단면이 좁아지도록 구성되는 것을 특징으로 하는 반도체 소자의 검사 방법.
  11. 제10항에 있어서,
    상기 모니터링 창은 깊이 방향을 따라 상이한 단면 크기를 갖는 복수개의 층으로 구성되는 것을 특징으로 하는 반도체 소자의 검사 방법.
  12. 제9항에 있어서,
    상기 모니터링 창은 상기 웨이퍼의 스크라이브 레인(scribe lane)에 형성되는 것을 특징으로 하는 반도체 소자의 검사 방법.
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