KR20220053293A - 테스트 더미 패턴을 갖는 반도체 장치, 그것의 제조방법 및 테스트 더미 패턴을 이용한 불량 검사 방법 - Google Patents

테스트 더미 패턴을 갖는 반도체 장치, 그것의 제조방법 및 테스트 더미 패턴을 이용한 불량 검사 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 불량 검사 방법은, 하부 배선 구조체를 형성하는 단계; 상기 하부 배선 구조체 상부에, 비아 패턴 및 상기 비아 패턴보다 큰 선폭의 배선 패턴을 포함하는 메인 더미 패턴 및 상기 메인 더미 패턴과 임계 거리 이상 이격된 위치에 상기 비아 패턴과 동일한 선폭을 가지며 상기 메인 더미 패턴과 동일한 높이를 갖는 테스트 더미 패턴을 형성하는 단계; 및 상기 테스트 더미 패턴을 테스트하여, 상기 테스트 더미 패턴의 불량 여부로 부터 상기 메인 더미 패턴의 불량을 예측하는 단계를 포함한다.

Description

테스트 더미 패턴을 갖는 반도체 장치, 그것의 제조방법 및 테스트 더미 패턴을 이용한 불량 검사 방법{Semiconductor Apparatus Including Test Dummy Pattern, Method of Manufacturing The Same and Method of Inspection Error Using The Test Dummy Pattern}
본 발명은 반도체 관련 기술로서, 보다 구체적으로는 테스트 더미 패턴을 갖는 반도체 장치, 그것의 제조방법 및 테스트 더미 패턴을 이용한 불량 검사 방법 에 관한 것이다.
현재 반도체 집적 회로 장치의 배선 구조체로서, 콘택 패턴 및 배선을 동시에 제작할 수 있는 다마신 배선이 많이 이용되고 있다. 다마신 배선의 경우, 층간 절연막내 홀을 형성한 다음, 식각 공정 없이 도전물을 매립하는 방식을 이용하고 있기 때문에, 다양한 배선 재료를 이용할 수 있다.
한편, 배선 구조체를 형성하는 과정에서, 배선 구조체가 정상적으로 형성되었는 지를 검사하는 단계가 수행될 수 있다. 일반적으로, 동일 로트(lot)에서 제작되는 웨이퍼 중 하나가 선택되고, 선택된 웨이퍼에 콘택 패턴을 형성한다. 그후, 콘택 패턴이 하부의 도전 패턴과 접촉 여부를 검사하여 콘택 불량을 모니터링할 수 있다. 이러한 일련의 공정을 웨이퍼 리젝(wafer reject) 공정 이라 불리우며, 상기 리젝된(선택된) 웨이퍼는 이후 폐기될 수 있다.
그런데, 상기 다마신 구조체는 콘택 패턴과 배선이 동시에 형성되기 때문에, 각 콘택 패턴의 불량을 검사하는 데 어려움이 있다.
본 발명의 실시예들은 다마신 구조체의 불량을 효과적으로 모니터링할 수 있는 테스트 더미 패턴을 갖는 반도체 장치, 그것의 제조방법 및 테스트 더미 패턴을 이용한 불량 검사 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 임계 거리만큼 이격되어 배치되는 메인 더미 패턴 및 테스트 더미 패턴을 구비하는 반도체 장치로서, 상기 메인 더미 패턴은 제 1 선폭을 갖는 비아 패턴 및 상기 제 1 선폭보다 큰 제 2 선폭을 가지며 상기 비아 패턴 상부에 형성되는 배선 패턴을 포함하는 다마신 배선 구조를 갖고, 상기 테스트 더미 패턴은 상기 제 1 선폭을 가지며 상기 비아 패턴의 저면부와 동일선상에 위치된 저면부 및 상기 배선 패턴의 상부면과 동일 선상에 위치되는 상면부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 하부 배선 구조체가 형성된 반도체 기판; 상기 하부 배선 구조체 상부에 형성되는 하부 층간 절연막; 상기 하부 층간 절연막 상부에 형성되는 상부 층간 절연막; 상기 하부 층간 절연막내에 형성되는 제 1 선폭의 비아 패턴, 및 상기 비아 패턴 상부면으로부터 연장되며 상기 상부 층간 절연막내에 상기 제 1 선폭보다 큰 제 2 선폭으로 형성되는 배선 패턴으로 구성되는 메인 더미 패턴; 상기 하부 층간 절연막 및 상기 상부 층간 절연막을 관통하도록 형성되며 상기 제 1 선폭을 갖도록 형성되는 테스트 더미 패턴을 포함하며, 상기 테스트 더미 패턴은 상기 메인 더미 패턴의 불량을 포함한다.
예시적으로, 상기 테스트 더미 패턴의 저면은 상기 비아 패턴의 저면부와 동일선상에 위치되고, 상기 테스트 더미 패턴의 상면은 상기 배선 패턴의 상면 및 상기 상부 층간 절연막의 상면과 동일선상에 위치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 하부 배선 구조체를 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 하부 층간 절연막을 형성하는 단계; 상기 하부 층간 절연막 상부에 상부 층간 절연막을 형성하는 단계; 상기 상부 층간 절연막 및 상기 하부 층간 절연막을 상기 하부 배선 구조체가 각각 노출될 수 있도록 식각하여 제 1 선폭을 갖는 제 1 비아홀 및 제 2 비아홀을 형성하는 단계; 상기 제 1 비아홀이 형성된 상기 상부 층간 절연막을 상기 제 1 선폭보다 큰 제 2 선폭을 갖도록 선택적으로 식각하여, 상기 상부 층간 절연막내에 상기 제 1 비아홀과 연통되는 배선홀을 형성하는 단계; 및 상기 배선홀 및 제 1 비아홀, 및 상기 제 2 비아홀에 도전층을 매립하여 동일한 높이를 갖는 메인 더미 패턴 및 테스트 더미 패턴을 형성하는 단계를 포함한다.
예시적으로, 상기 메인 더미 패턴 및 상기 테스트 더미 패턴을 형성하는 단계는 상기 상부 층간 절연막 상부에 상기 제 1 비아홀, 상기 배선홀 및 상기 제 2 비아홀이 충진되도록 도전층을 증착하는 단계; 및 상기 도전층을 상기 상부 층간 절연막 상면이 노출되도록 화학적 기계적 연마를 진행하는 단계를 포함한다.
예시적으로, 상기 제 1 및 제 2 비아홀을 형성하는 단계는, 상기 상부 층간 절연막 상부에 상기 제 1 선폭의 노출 구경을 갖는 제 1 식각 마스크를 형성하는 단계; 및 상기 제 1 식각 마스크를 이용하여, 상기 상부 층간 절연막 및 상기 하부 층간 절연막을 동일 식각 조건으로 식각하는 단계를 포함한다.
예시적으로, 상기 배선홀을 형성하는 단계는 상기 제 1 비아홀이 노출되도록 상기 상부 층간 절연막 상부에 제 2 식각 마스크를 형성하는 단계; 및 상기 제 1 식각 마스크를 이용하여 상기 상부 층간 절연막을 식각하는 단계를 포함한다.
본 발명의 일 실시예에 따른 불량 검사 방법은, 하부 배선 구조체를 형성하는 단계; 상기 하부 배선 구조체 상부에, 비아 패턴 및 상기 비아 패턴보다 큰 선폭의 배선 패턴을 포함하는 메인 더미 패턴 및 상기 메인 더미 패턴과 임계 거리 이상 이격된 위치에 상기 비아 패턴과 동일한 선폭을 가지며 상기 메인 더미 패턴과 동일한 높이를 갖는 테스트 더미 패턴을 형성하는 단계; 및 상기 테스트 더미 패턴을 테스트하여, 상기 테스트 더미 패턴의 불량 여부로 부터 상기 메인 더미 패턴의 불량을 예측하는 단계를 포함한다.
상기 테스트 더미 패턴을 테스트하는 단계는 상기 테스트 더미 패턴에 광을 조사하는 단계; 및 상기 테스트 더미 패턴으로부터 반사되는 광을 획득하여, 상기 테스트 더미 패턴의 반사광의 세기로부터 콘택 불량을 판단하는 단계를 포함한다.
상기 메인 더미 패턴의 콘택 불량을 예측하는 단계 이후, 상기 메인 더미 패턴의 콘택 불량 여부에 따라, 상기 메인 더미 패턴 및 상기 테스트 더미 패턴의 공정 조건을 재설정하는 단계를 더 포함한다.
다마신 형태의 메인 더미 패턴의 콘택 불량을 검출하기 위하여, 메인 더미 패턴과 임계 거리만큼 이격된 위치에 비아 패턴의 형태로 테스트 더미 패턴을 형성한다. 테스트 더미 패턴의 콘택 불량 여부를 검사하여, 메인 더미 패턴의 콘택 불량을 예측할 수 있다. 이에 따라, 별도의 웨이퍼 리젝 공정이 요구되지 않으므로, 불필요한 웨이퍼 낭비를 방지할 수 있고, EBI 방식으로 검사하기 어렵던 다마신 배선 구조의 콘택 불량을 정확히 예측할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 더미 영역을 보여주는 평면도이다.
도 5는 도 3 및 도 4의 a-a'선을 따라 절단한 단면도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 불량 검사용 테스트 더미 패턴을 포함하는 더미 영역 형성 방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 불량 검사 방법을 설명하기 위한 플로우 챠트이다.
도 11은 본 발명의 일 실시예에 따른 EBI 테스트 동작을 설명하기 위한 플로우 챠트이다.
도 12는 본 발명의 일 실시예에 따른 전자빔 장치를 보여주는 개략적인 블록도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 반사광의 2차 전자 신호의 세기를 이미지화한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 때때로 상호 교환가능하게 사용된다. 그러나, 용어 "기판"은 반도체 웨이퍼를 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 분해 사시도이다.
도 1을 참조하면, 반도체 칩(10)은 예를 들어 주변/코어 영역(110) 및 메모리 셀 영역(110)을 포함할 수 있다.
주변/코어 영역(110)은 상기 메모리 셀 영역(110)의 동작을 제어하는 역할을 하는 다양한 회로 소자들이 배치될 수 있다. 주변/코어 영역(110)은 반도체 기판(100) 상부에 배치될 수 있다. 여기서, 반도체 기판(100)은 실리콘(Si) 기판, 갈륨 저머늄(GaAs) 기판, 화합물 반도체 기판 또는 SOI(Silicon on insulator) 기판외에 다양한 재료의 기판이 여기에 이용될 수 있다.
메모리 셀 영역(120)은 다수의 메모리 셀들을 포함할 수 있다. 메모리 셀 영역(120)은 예를 들어, 주변/코어 영역(110) 상부에 위치될 수 있다. 메모리 셀 영역(120)은 반도체 기판(100) 표면에 대해 수직으로 연장되는 배선 구조체들을 통해 주변/코어 영역(110)과 전기적으로 연결될 수 있다. 메모리 셀 영역(120)은 적어도 하나가 적층된 구조로 형성될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2를 참조하면, 주변/코어 영역(110) 및 메모리 셀 영역(120)은 반도체 기판(도시되지 않음)의 동일 평면 상에 배치될 수도 있다. 동일 평면에 주변/코어 영역(110) 및 메모리 셀 영역(120)에 배치되는 경우, 상기 주변/코어 영역(120)은 상기 메모리 셀 영역(110)의 외주에 배치될 수 있다.
도 1 및 도 2를 참조하면, 상기 주변/코어 영역(110)의 소정 부분에 더미 영역(200)이 더 구비될 수 있다. 더미 영역(200)은 메모리 셀 영역(120)에 형성될 배선 구조체들이 더미 형태로 형성될 수 있다. 나아가, 더미 영역(200)은 메모리 셀 영역(120)에 형성되는 각종 소자들이 더미 소자의 형태로 형성될 수도 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 더미 영역을 보여주는 평면도이다. 도 5는 도 3 및 도 4의 a-a'선을 따라 절단한 단면도이다.
도 3을 참조하면, 더미 영역(200)은 메인 더미 패턴(MP) 및 테스트 더미 패턴(TP)을 포함할 수 있다. 메인 더미 패턴(MP)은 테스트 대상인 다마신 배선 구조를 포함할 수 있다. 테스트 더미 패턴(TP)은 상기 메인 더미 패턴(MP)과 일정 거리(d)만큼 이격 배치될 수 있다.
테스트 더미 패턴(TP)의 위치는 상기 더미 영역(200)상에서 특정되지는 않지만, 테스트 대상인 메인 더미 패턴(MP)과 임계 거리(d) 이상을 이격시킬 것이 요구된다.
현재 반도체 장치의 집적 밀도가 증대됨에 따라, 배선들 및 콘택들이 밀집되어 배치되고 있다. 밀집 영역의 경우, 배선 및 콘택이 예를 들어, 최소 피치(pitch)로 배치되기 때문에, 정밀한 제조 공정이 요구된다. 그러므로, 대부분의 반도체 장치의 제조 공정은 상기 밀집 영역에 형성되는 배선 또는 콘택을 기준으로 조건들이 설정될 수 있다. 그렇다 보니, 실제 배선 및 콘택 불량은 밀집 영역에서보다 패턴 희소 영역에서 더 많이 발생되는 것이 관찰되었다.
이에 따라, 본 실시예의 메인 더미 패턴(MP)은 상기 밀접 영역의 다마신 배선을 모델링한 것일 수 있고, 상기 테스트 더미 패턴(TP)은 상기 패턴 희소 영역의 도전 패턴(혹은 다마신 패턴)을 모델링한 것일 수 있다. 그러므로, 상기 메인 더미 패턴(MP)과 테스트 더미 패턴(TP)간의 임계 거리(d)는 밀접 영역과 패턴 희소 영역간의 최소 거리로도 해석할 수 있을 것이다.
이에 따라, 테스트 더미 패턴(TP)은 도 4에 도시된 바와 같이, 메인 더미 패턴(MP)과 임계 거리(d) 이상(d1,d2,d3??) 이격된 곳이라면 어느 영역이든지 형성될 수 있다.
메인 더미 패턴(MP)은 도 5에 도시된 바와 같이, 절연막(102) 내에 다마신 구조를 갖도록 형성될 수 있다. 메인 더미 패턴(MP)은 제 1 선폭을 갖는 비아 콘택부(CT) 및 제 1 선폭 보다 큰 제 2 선폭을 갖는 트렌치 배선 패턴(Tr)을 포함할 수 있다. 트렌치 배선 패턴(Tr)은 상기 비아 콘택부(CT)와 경계 없이 형성될 수 있다.
알려진 바와 같이, 다마신 구조는 트렌치 패턴(Tr)과 콘택부(CT)가 동시에 연속적으로 형성되기 때문에, 트렌치 배선 패턴(Tr)과 비아 콘택부(CT)는 경계면이 존재하지 않을 수 있다. 그런데, 트렌치 배선 패턴(Tr)과 비아 콘택부(CT)가 경계 없이 연속 형성됨에 따라, 상기 비아 콘택부가 정상적으로 형성되었는지, 검사하기 어렵다.
비어 콘택부(CT, 혹은 일반적인 콘택 구조체)는 형성 후, EBI(Electron Beam Inspection) 방식을 통해 불량이 발생되었는지 검사되고 있다. 상기 EBI 방식은 반도체 칩(10)의 타겟 영역(예를 들어, 더미 영역의 소정 부분)에 전자 빔을 조사하고, 상기 타겟 영역에서 반사되는 2차 전자 신호(secondary electron signal)의 세기를 검출하여 타겟 영역의 불량을 검출할 수 있다.
그런데, 상술한 바와 같이 다마신 구조로 된 메인 더미 패턴(MP)의 경우, 트렌치 배선 패턴(Tr)이 비아 콘택부(CT)와 다른 형상을 갖도록 형성되므로 비아 콘택부(CT) 자체의 불량을 EBI 방식으로 검출하기 어렵다.
이에, 본 실시예에서는 메인 더미 패턴(MP)과 임계 거리(d)만큼 이격된 불량 확률이 높은 영역에, 상기 비어 콘택부(CT)와 동일한 제 1 선폭을 갖도록 테스트 더미 패턴(TP)을 형성한다. 메인 더미 패턴(MP)의 비어 콘택부(CT)의 불량을 체크하는 대신, 테스트 더미 패턴(TP)의 불량을 체크하여, 메인 더미 패턴(MP)의 불량 여부를 예측할 수 있다. 테스트 더미 패턴(TP)은 트렌치 패턴(Tr)의 구비 없이, 전체 높이에 대해 동일한 제 1 선폭을 갖도록 구성됨으로써, 이것의 EBI 결과에 따라, 메인 더미 패턴(MP)의 불량을 예측할 수 있다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 불량 검사용 테스트 더미 패턴을 포함하는 더미 영역 형성 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 더미 영역(200)에 해당하는 반도체 기판(205)의 소정 부분에 소자 분리막(210)이 형성된다. 소자 분리막(210)은 예를 들어, STI(Shallow trench isolation) 구조를 가질 수 있으며, 다양한 형태로 제작될 수 있다. 소자 분리막(210)이 형성된 반도체 기판(201) 상부에 메인 더미 패턴(MP)의 콘택부(225a) 및 테스트 더미 패턴(TP)의 콘택부(225a-1)를 포함하는 제 1 층간 절연막(215)이 형성된다. 상기 콘택부들(225a, 225a-1)은 상기 임계 거리(d) 이상 이격될 수 있다. 또한, 도 6에서 콘택부들(225a, 225a-1)이 소자 분리막(210) 상부에 형성되는 것으로 보여지지만, 여기에 한정되는 것 만은 아니다.
제 1 층간 절연막(215) 상부에 메인 더미 패턴 및 테스트 더미 패턴을 구성하는 트렌치 패턴(225b, 225b-1)을 포함하는 제 2 층간 절연막(220)이 형성된다. 상기 트렌치 패턴(225b, 225b-1)은 상기 콘택부들(225a, 225a-1)의 선폭보다 큰 선폭을 갖도록 형성될 수 있다. 트렌치 패턴(225b, 225b-1)은 상기 콘택부(225a, 225a-1) 상부에 선택적으로 형성되어, 예비 메인 더미 패턴(225M) 및 예비 테스트 더미 패턴(225D)을 형성할 수 있다.
본 실시예에서, 상기 예비 메인 더미 패턴(225M) 및 예비 테스트 더미 패턴(225D)의 콘택부 및 트렌치 패턴은 예를 들어 다마신 방식으로 형성될 수도 있고, 일반적인 콘택 구조로 형성될 수도 있다.
도 7을 참조하면, 제 2 층간 절연막(220) 상부에 제 3 층간 절연막(230)이 형성된다. 상기 제 3 층간 절연막(230)은 예를 들어, 제 2 층간 절연막(220)과 식각 선택비를 갖는 물질이 이용될 수 있다. 예를 들어, 제 3 층간 절연막(230)은 상기 제 1 층간 절연막(215)과 동일한 물질일 수 있다.
제 3 층간 절연막(230) 상부에 제 4 층간 절연막(235)이 형성된다. 제 4 층간 절연막(235)은 상기 제 3 층간 절연막(230)과 상이한 식각 선택비를 갖는 막이 이용될 수 있다. 제 4 층간 절연막(235)은 상기 제 2 층간 절연막(220)과 실질적으로 동일한 물질일 수 있다.
제 4 층간 절연막(235) 및 제 3 층간 절연막(230)의 소정 부분에 제 1 식각 마스크(도시되지 않음)를 이용하여 동일 식각 조건하에서 식각을 진행하여 제 1 및 제 2 비아홀(H1,H2)을 형성한다. 예를 들어, 상기 제 1 식각 마스크는 제 1 선폭에 해당하는 노출 구경을 가짐으로써, 상기 제 1 및 제 2 비아홀(H1, H2)은 제 1 선폭을 갖도록 형성될 수 있다. 이와 같은 제 1 및 제 2 비아홀(H1, H2)은 상기 예비 메인 더미 패턴(225M) 및 예비 테스트 더미 패턴(225D) 상부에 형성될 수 있다. 여기서, H1은 예비 메인 더미 패턴(225M) 상부에 위치되는 제 1 비아홀을 지시하고, H2는 예비 테스트 더미 패턴(225D) 상부에 위치되는 제 2 비아홀을 지시할 수 있다.
그 후, 도 8을 참조하여, 제 2 식각 마스크(도시되지 않음)를 이용하여, 상기 제 4 층간 절연막(235)의 선택된 위치에 배선홈(T1)를 형성한다. 상기 제 2 식각 마스크는 상기 제 1 선폭보다 큰 제 2 선폭에 해당하는 노출 구경을 가질 수 있다. 이때, 상기 제 2 식각 마스크는 상기 제 1 비아홀(H1)은 노출시키고, 제 2 비아홀(H2)은 차폐하도록 형성될 수 있다. 이에 따라, 상기 제 2 식각 마스크에 의해 한정되는 배선홈(T1)은 상기 제 1 비아홀(H1)과 연통되도록 형성된다.
본 실시예의 배선홈(T1)는 예비 메인 더미 패턴(225M) 상부의 비아홀(H1)과 연통되도록 제 4 층간 절연막(235)에 형성될 수 있다. 이에 따라, 메인 더미 패턴 및 테스트 더미 패턴을 형성하기 위한 템플릿(template)이 상기 제 3 및 제 4 층간 절연막(230,235)내에 형성될 수 있다.
도 9를 참조하면, 제 4 층간 절연막(235) 상부에 비아홀(H1,H2) 및 배선홈(T1)가 매립되도록 도전층을 증착한다. 상기 도전층은 예를 들어, 매립 특성이 우수한 텅스텐 물질층이 이용될 수 있다. 제 4 층간 절연막(235) 상부에 잔류하는 상기 도전층은 CMP(chemical mechanical polishing) 방식으로 제거한다. 이에 따라, 제 3 및 제 4 층간 절연막(230, 235)내에, 비아 패턴(240a) 및 배선 패턴(240b)로 구성되는 메인 더미 패턴(MP) 및 연장된 비아 패턴(240c)으로 구성된 테스트 더미 패턴(TP)이 형성된다.
본 실시예의 테스트 더미 패턴(TP)은 메인 더미 패턴(MP)을 구성하는 비아 패턴(240a)의 저면과 동일선상에 위치되는 저면부를 갖고, 상기 메인 더미 패턴(MP)을 구성하는 배선 패턴(240b)의 상부면과 동일선상에 위치되는 상면부를 갖도록 형성된다. 아울러, 본 실시예의 테스트 더미 패턴(TP)은 상기 비아 패턴(240a)과 동일한 선폭을 같는 연장된 길이의 비아 패턴(240c) 구조를 갖는다. 그러므로, 테스트 더미 패턴(TP)이 다마신 구조를 갖는 메인 더미 패턴(MP)의 비아 패턴(240a)과 저면 및 하부 영역의 구조가 실질적으로 동일하기 때문에, EBI 테스트 결과를 통해, 메인 더미 패턴(MP), 즉, 다마신 패턴들의 콘택 불량을 예측할 수 있다.
이에 대해 자세히 설명하면, 비록, 메인 더미 패턴(MP)과 테스트 더미 패턴(TP)의 형태가 상이하다고 할지라도, 비아 패턴(240a)의 템플릿을 제공하는 비아홀(H1)과 테스트 더미 패턴(TP)의 템플릿을 제공하는 비아홀(H2)이 같은 조건에서 동시에 형성된다. 그러므로, 비아홀(H2) 및 테스트 더미 패턴(TP)으로부터 얻어지는 테스트 결과로부터, 비아홀(H1) 및 메인 더미 패턴(MP)의 콘택 낫오픈(not-open) 불량 등을 정확히 예측할 수 있다. 상기 불량 예측 방법에 대해서는 하기에서 보다 자세히 설명할 것이다.
도 10은 본 발명의 일 실시예에 따른 불량 검사 방법을 설명하기 위한 플로우 챠트이다. 도 11은 본 발명의 일 실시예에 따른 EBI 테스트 동작을 설명하기 위한 플로우 챠트이다.
도 5 내지 도 10을 참조하면, 더미 영역(200) 상에 하부 배선 구조체를 형성한다(S1). 하부 배선 구조체는 예비 메인 더미 패턴(225M) 및 예비 테스트 더미 패턴(225D)을 포함할 수 있다. 상기 도면들에서, 상기 예비 메인 더미 패턴(225M) 및 예비 테스트 더미 패턴(225D)은 다마신 방법으로 형성될 수도 있고 그외의 일반 콘택 및 배선 형성방법으로 형성될 수도 있다.
상기 도 5 내지 도 9에 도시된 일련의 공정을 통해, 상기 예비 메인 더미 패턴(225M) 상에 비아 패턴(240a) 및 배선 패턴(240b)을 형성하여, 메인 더미 패턴(MP)을 형성한다. 동시에, 상기 예비 테스트 더미 패턴(225D) 상부에 연장된 비아 패턴(240c)을 형성하여 테스트 더미 패턴(TP)을 형성한다(S2).
그 후, 테스트 더미 패턴(TP)을 EBI 테스트한다(S3).
도 12는 본 발명의 일 실시예에 따른 전자빔 장치를 보여주는 개략적인 블록도이다.
도 12를 참조하면, 전자빔 장치(300)는 광원부(310), 광학계(320) 및 검출부(330)를 포함할 수 있다.
광원부(310)는 예를 들어, 전자빔을 발생시키는 전자총일 수 있다.
광학계(320)는 광원부(310)로부터 발생된 전자빔을 집속하여 상기 반도체 기판(205)의 테스트 더미 패턴(TP)에 조사한다. 상기 광학계(320)는 예를 들어, 집광 렌즈와 같은 복수의 광학 소자들로 구성될 수 있다.
검출부(330)는 상기 테스트 더미 패턴(TP)으로부터 반사되는 광을 입력받아, 테스트 더미 패턴(TP)의 불량 여부를 검출할 수 있다. 본 실시예의 검출부(300)는 상기 테스트 더미 패턴(TP)에서 반사되는 반사광의 2차 전자 신호를 검출하고, 검출된 2차 전자 신호의 세기를 이미지화할 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 반사광의 2차 전자 신호의 세기를 이미지화한 도면들이다.
예를 들어, 제 3 및 제 4 층간 절연막(230,235)내에 예비 테스트 더미 패턴(255D)이 완벽히 노출되도록 비아홀(H2)이 형성되는 경우, 테스트 더미 패턴(TP)과 상기 예비 테스트 더미 패턴(255D)가 콘택되어, 정상적으로 테스트 더미 패턴(TP)이 형성된다. 정상적으로 형성된 테스트 더미 패턴(TP)에 입사된 전자빔은 상기 테스트 더미 패턴(TP)에 의해 대부분 흡수되어, 상기 테스트 더미 패턴(TP)으로부터 반사되는 2차 전자 신호 성분은 매우 소량일 수 있다. 그러므로, 도 13에 도시된 바와 같이, 정상적인 테스트 더미 패턴(TP)에서 반사된 2차 전자 신호는 거의 0에 가깝게 되어, 솔리드(solid) 형태로 이미지화된다. 도면에서 TP1은 정상적인 테스트 더미 패턴(TP)을 이미지화한 도면이다.
한편, 제 3 및 제 4 층간 절연막(230,235)내에 예비 테스트 더미 패턴(255D)이 노출되지 않도록 비아홀(H2)이 형성되는 경우, 상기 테스트 더미 패턴(TP)과 상기 예비 테스트 더미 패턴(255D)이 콘택되지 않아 콘택 불량이 발생된다. 이와 같이, 콘택 불량이 발생된 테스트 더미 패턴(TP)에 조사된 전자빔은 상기 예비 테스트 더미 패턴(255D)과 상기 비아홀(H2) 사이에 잔류하는 제 4 층간 절연막(235)에 의해 반사되어, 정상적인 테스트 더미 패턴(TP)에 비해 상대적으로 큰 2차 전자 신호가 발생된다. 이에 따라, 도 14에 도시된 바와 같이, 콘택 불량이 발생된 테스트 더미 패턴(TP)의 이미지(TP2)는 정상 테스트 더미 패턴의 이미지(TP1) 보다 더 밝은 형태로 표시될 수 있다. 일예로서, 상기 테스트 더미 패턴(TP1,TP2)의 이미지는 SEM(Scanning Electron Microscope)로부터 얻어질 수 있다. 도 12에 도시되지 않았지만, 본 실시예의 전자빔 장치는 제어 블록(도시되지 않음)을 더 포함할 수 있다. 상기 제어 블록은 상기 검출부(330)로부터 제공된 테스트 더미 패턴(TP)의 이미지 정보(TP1,TP2)로부터 콘택 불량이 발생되었는지 판단할 수 있다(S4).
테스트 더미 패턴(TP)에 콘택 불량이 발생되지 않은 경우, 후속 공정을 진행할 수 있다(S5).
반면, 테스트 더미 패턴(TP)에 콘택 불량이 발생된 경우, 해당 기판은 콘택 불량으로 판정한 후, 폐기할 수 있다 (S6). 아울러, 본 실시예에서는 상기 콘택 불량 정보를 근거하여, 비아홀(H1,H2)의 식각 조건을 재설정하는 공정을 포함할 수 있다. 이에 따라, 후속에 형성될 다마신 배선 공정에서 비아홀(H1,H2)의 낫 오픈(not-open)을 방지할 수 있다.
본 발명의 실시예에 따르면, 다마신 형태의 메인 더미 패턴의 콘택 불량을 검출하기 위하여, 메인 더미 패턴과 임계 거리만큼 이격된 위치에 비아 패턴의 형태로 테스트 더미 패턴을 형성한다. 테스트 더미 패턴의 콘택 불량 여부를 검사하여, 메인 더미 패턴의 콘택 불량을 예측하고, 이에 대해 리페어 공정을 진행할 수 있다. 이에 따라, 별도의 웨이퍼 리젝 공정이 요구되지 않으므로, 불필요한 웨이퍼 낭비를 방지할 수 있고, EBI 방식으로 검사하기 어렵던 다마신 배선 구조의 콘택 불량을 정확히 예측할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100, 205 : 반도체 기판 110 : 주변/코어 영역
120 : 메모리 셀 영역 200 : 더미 영역
215 : 제 1 층간 절연막 220 : 제 2 층간 절연막
225a, 225a-1 : 콘택부 225b, 225b-1: 트렌치 패턴
225M : 예비 메인 더미 패턴 225D : 예비 테스트 더미 패턴
230 : 제 3 층간 절연막 235 : 제 4 층간 절연막
240a : 비아 패턴 240b : 배선 패턴
240c : 연장된 비아 패턴

Claims (17)

  1. 임계 거리만큼 이격되어 배치되는 메인 더미 패턴 및 테스트 더미 패턴을 구비하는 반도체 장치로서,
    상기 메인 더미 패턴은 제 1 선폭을 갖는 비아 패턴 및 상기 제 1 선폭보다 큰 제 2 선폭을 가지며 상기 비아 패턴 상부에 형성되는 배선 패턴을 포함하는 다마신 배선 구조를 갖고,
    상기 테스트 더미 패턴은 상기 제 1 선폭을 가지며, 상기 비아 패턴의 저면부와 동일선상에 위치된 저면부 및 상기 배선 패턴의 상부면과 동일 선상에 위치되는 상면부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 비아 패턴 및 상기 배선 패턴은 경계 없이 일체로 형성되고, 상기 테스트 더미 패턴은 상기 비아 패턴 및 상기 배선 패턴과 동일한 물질로 형성되는 반도체 장치.
  3. 제 1 항에 있어서,
    메모리 셀 영역 및 상기 메모리 셀 영역을 제어하는 회로 소자가 구비된 주변/코어 영역을 더 포함하고,
    상기 메인 더미 패턴 및 상기 테스트 더미 패턴 상기 주변/코어 영역내의 더미 영역에 배치되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 비아 패턴 및 상기 테스트 더미 패턴의 하부 영역 사이에 위치되는 하부 층간 절연막; 및
    상기 배선 패턴 및 상기 테스트 더미 패턴의 상부 영역 사이에 위치되는 상부 층간 절연막을 더 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 비아 패턴 및 상기 더미 패턴 구조체의 하부에, 상기 비아 패턴 및 상기 더미 패턴 구조체와 전기적으로 연결될 수 있는 위치에 배치되는 하부 배선 구조체를 더 포함하는 반도체 장치.
  6. 하부 배선 구조체가 형성된 반도체 기판;
    상기 하부 배선 구조체 상부에 형성되는 하부 층간 절연막;
    상기 하부 층간 절연막 상부에 형성되는 상부 층간 절연막;
    상기 하부 층간 절연막내에 형성되는 제 1 선폭의 비아 패턴, 및 상기 비아 패턴 상부면으로부터 연장되며 상기 상부 층간 절연막내에 상기 제 1 선폭보다 큰 제 2 선폭으로 형성되는 배선 패턴으로 구성되는 메인 더미 패턴;
    상기 하부 층간 절연막 및 상기 상부 층간 절연막을 관통하도록 형성되며 상기 제 1 선폭을 갖도록 형성되는 테스트 더미 패턴을 포함하며,
    상기 테스트 더미 패턴은 상기 메인 더미 패턴의 불량을 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 테스트 더미 패턴의 저면은 상기 비아 패턴의 저면부와 동일선상에 위치되고,
    상기 테스트 더미 패턴의 상면은 상기 배선 패턴의 상면 및 상기 상부 층간 절연막의 상면과 동일선상에 위치되는 반도체 장치.
  8. 하부 배선 구조체를 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막 상부에 상부 층간 절연막을 형성하는 단계;
    상기 상부 층간 절연막 및 상기 하부 층간 절연막을 상기 하부 배선 구조체가 각각 노출될 수 있도록 식각하여 제 1 선폭을 갖는 제 1 비아홀 및 제 2 비아홀을 형성하는 단계;
    상기 제 1 비아홀이 형성된 상기 상부 층간 절연막을 상기 제 1 선폭보다 큰 제 2 선폭을 갖도록 선택적으로 식각하여, 상기 상부 층간 절연막내에 상기 제 1 비아홀과 연통되는 배선홀을 형성하는 단계; 및
    상기 배선홀 및 제 1 비아홀, 및 상기 제 2 비아홀에 도전층을 매립하여 동일한 높이를 갖는 메인 더미 패턴 및 테스트 더미 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 하부 층간 절연막과 상기 상부 층간 절연막은 식각 선택비가 상이한 물질인 반도체 장치를 이용한 반도체 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 메인 더미 패턴 및 상기 테스트 더미 패턴을 형성하는 단계는,
    상기 상부 층간 절연막 상부에 상기 제 1 비아홀, 상기 배선홀 및 상기 제 2 비아홀이 충진되도록 도전층을 증착하는 단계; 및
    상기 도전층을 상기 상부 층간 절연막 상면이 노출되도록 화학적 기계적 연마를 진행하는 단계를 포함하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 비아홀을 형성하는 단계는,
    상기 상부 층간 절연막 상부에 상기 제 1 선폭의 노출 구경을 갖는 제 1 식각 마스크를 형성하는 단계; 및
    상기 제 1 식각 마스크를 이용하여, 상기 상부 층간 절연막 및 상기 하부 층간 절연막을 동일 식각 조건으로 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 배선홀을 형성하는 단계는,
    상기 제 1 비아홀이 노출되도록 상기 상부 층간 절연막 상부에 제 2 식각 마스크를 형성하는 단계; 및
    상기 제 1 식각 마스크를 이용하여 상기 상부 층간 절연막을 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 하부 배선 구조체를 형성하는 단계;
    상기 하부 배선 구조체 상부에, 비아 패턴 및 상기 비아 패턴보다 큰 선폭의 배선 패턴을 포함하는 메인 더미 패턴 및 상기 메인 더미 패턴과 임계 거리 이상 이격된 위치에 상기 비아 패턴과 동일한 선폭을 가지며 상기 메인 더미 패턴과 동일한 높이를 갖는 테스트 더미 패턴을 형성하는 단계; 및
    상기 테스트 더미 패턴을 테스트하여, 상기 테스트 더미 패턴의 불량 여부로 부터 상기 메인 더미 패턴의 불량을 예측하는 단계를 포함하는 불량 검사 방법.
  14. 제 13 항에 있어서,
    상기 테스트 더미 패턴을 테스트하는 단계는,
    상기 테스트 더미 패턴에 광을 조사하는 단계; 및
    상기 테스트 더미 패턴으로부터 반사되는 광을 획득하여, 상기 테스트 더미 패턴의 반사광의 세기로부터 콘택 불량을 판단하는 단계를 포함하는 불량 검사 방법.
  15. 제 14 항에 있어서,
    상기 테스트 더미 패턴에 조사되는 광은 전자빔인 불량 검사 방법.
  16. 제 14 항에 있어서,
    상기 테스트 더미 패턴으로부터 반사되는 광의 2차 전자 신호 성분을 획득하여, 상기 2차 전자 신호 성분의 세기로부터 상기 콘택 불량을 판단하는 불량 검사 방법.
  17. 제 13 항에 있어서,
    상기 메인 더미 패턴의 콘택 불량을 예측하는 단계 이후,
    상기 메인 더미 패턴의 콘택 불량 여부에 따라, 상기 메인 더미 패턴 및 상기 테스트 더미 패턴의 공정 조건을 재설정하는 단계를 더 포함하는 불량 검사 방법.
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