KR100807044B1 - 반도체 장치 제조 공정 검사 방법 - Google Patents

Abstract

공정 기판 가공을 위한 특정 공정에서 스크라이브 레인(Scribe lane:scribe line)에 칩 영역에서와 같은 구조를 형성하는 단계, 상기 구조 주변에 대한 일부 제거를 실시하는 단계, 일부 제거된 상기 구조 주변을 관찰 수단을 통해 상태 확인을 하는 단계를 구비하여 이루어지는 반도체 장치 제조 공정 검사 방법이 개시된다. 본 발명의 검사 방법에서 공정 기판 가공을 위한 특정 공정에서 스크라이브 레인(Scribe lane)에 칩 영역에서와 같은 구조를 형성하는 단계에 이어 구조 주변 일부를 제거하기 전에 이들 구조 및 주변에 대해 비과괴 검사를 실시하는 단계가 더 구비될 수 있다.

본 발명에 따르면, 반도체 장치 제조용 특정 공정에서 공정 기판의 칩 영역에서 회로 일부를 파괴하지 않으면서 노광 공정이나 에칭 공정 등의 이상 유무를 쉽고 빠르게 그리고 정확히 확인할 수 있게 된다. 또한, FIB와 같은 부분적 제거를 통해 해당 부위를 직접 검사할 수 있는 검사 장비가 갖추어지지 않은 경우에도 공정이 이루어진 결과를 정확히 확인할 수 있게 하여 장비 운용의 부담을 줄일 수 있다.

Description

반도체 장치 제조 공정 검사 방법{Method of examining process for semiconductor device fabrication}

도1은 본 발명의 일 실시예에 따라 공정 기판의 스크라이브 레인에 높은 밀도의 콘택 패턴 및 이격된 콘택 패턴이 형성된 상태를 나타내는 평면도,

도2는 도1과 같이 스크라이브 레인에 형성된 콘택 패턴들이 정상적으로 이루어졌는 가를 판단하기 위해 이들 패턴 각각의 일부씩만을 노출시키는 포토레지스트 패턴을 형성한 상태를 나타내는 평면도,

도3은 도2의 단계에 층간 절연막 식각이 이루어져 FF선에 의한 절개면이 형성된 상태를 나타내는 사시도이다.

본 발명은 반도체 장치 제조 공정 검사 방법에 관한 것으로, 보다 상세하게는 공정 기판에 형성된 칩을 손상시키지 않고 특정 공정의 완성도를 평가할 수 있도록 하는 공정 검사 방법에 관한 것이다.

반도체 장치는 반도체 기판에 도체나, 반도체, 절연체 막을 적층하고, 패터 닝하여 전자 회로를 이루도록 소자 및 배선을 형성하여 이루어진 장치이다. 이 반도체 장치는 매우 복잡하고 정밀한 구조를 가지며 소자 고집적화, 다층 배선화 경향에 따라 그 복잡성은 더 증대되고 있다.

이런 복잡한 장치 형성을 위해 매우 많고 다양한 공정이 이루어져야 한다. 가령, 화학기상증착(CVD)이나 물리적 증착(PVD), 확산, 이온주입, 포토리소그래피 등의 정밀성을 요하는 공정이 반복적으로 요청된다. 그리고, 이들 공정 가운데 하나만 적절히 이루어지지 않을 경우에도 정상적인 기능을 하는 반도체 장치를 얻을 수 없게 된다.

따라서, 반도체 장치의 제조 공정에 대해서 개개의 혹은 한 세트의 일련의 공정이 높은 완성도로 이루어지고 있는 가를 확인하는 것은 공정 전체를 운영함에 있어서 매우 중요한 일이 된다.

반도체 장치 제조 공정에 대한 확인, 검사는 결과물이 공정 기판을 파괴하면서 이루어지는 것과, 파괴하지 않은 상태로 이루어지는 두 가지로 분류될 수 있다. 파괴 검사는 공정의 적절성을 가장 확실히 판단할 수 있는 방법이므로 중요한 검사 방법이나, 파괴 검사의 대상이 되는 기판, 칩은 결과적으로 반도체 장치를 형성할 수 없게 되므로 높은 빈도로 이루어지는 것은 바람직하지 않다.

그러나, 비파괴 검사로는 공정 적절성을 확실하게 판단할 수 없는 경우가 많아 불가피하게 파괴 검사는 사용되고 있다. 가령, 콘택 플러그를 형성하기 이해 콘택 홀을 형성하는 경우, 홀 불량은 일반적인 다크필드(dark field), 브라이트 필드(bright field) 검사장비에서의 외관이나 외형을 이용하여 검출하기가 매우 어렵 다. 그리고, 공정상의 불량 요소가 검출되어도 그 불량의 진위 여부를 확인하기 위해서는 결국 웨이퍼를 잘라 그 단면을 전자 현미경 등으로 확인하는 등의 파괴 검사를 하여야만 하는 문제점이 있다.

본 발명은 상술한 종래 검사 방법의 문제점을 해결하기 위한 것으로,

가령, 콘택 홀 형성시에 홀 불량 여부를 판정할 때, 공정 기판의 칩 영역에서 회로 일부를 파괴하지 않으면서 노광 공정이나 에칭 공정의 이상 유무를 쉽고 빠르게 그리고 정확히 확인할 수 있는 방법을 제공하는 것을 목적으로 한다.

본 발명은 또한, FIB와 같은 부분적 제거를 통해 해당 부위를 직접 검사할 수 있는 검사 장비가 갖추어지지 않은 경우에도 공정이 이루어진 결과를 정확히 확인할 수 있는 검사 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 검사 방법은,

공정 기판 가공을 위한 특정 공정에서 스크라이브 레인(Scribe lane:scribe line)에 칩 영역에서와 같은 구조를 형성하는 단계, 상기 구조 주변에 대한 일부 제거를 실시하는 단계, 일부 제거된 상기 구조 주변을 관찰 수단을 통해 상태 확인을 하는 단계를 구비하여 이루어진다.

본 발명의 검사 방법에서 공정 기판 가공을 위한 특정 공정에서 스크라이브 레인(Scribe lane)에 칩 영역에서와 같은 구조를 형성하는 단계에 이어 구조 주변 일부를 제거하기 전에 이들 구조 및 주변에 대해 비과괴 검사를 실시하는 단계가 더 구비될 수 있다.

본 발명에서 비파괴 검사로는 E빔 조사 장비를 이용하여 전자 빔을 기판에 조사하고 원하는 패턴 영역에서 대전 상태를 확인하는 E빔 검사가 사용될 수 있다.

본 발명에서 구조 주변의 일부 제거 혹은 파괴는 FIB 검사 장비의 레이져빔을 이용하여 수행될 수 있다. 혹은, 대상을 노출시키는 포토레지스트 패턴을 기판에 형성하되 그 경계가 구조 영역에 걸쳐 형성되도록 하고, 포토레지스트 패턴을 식각 마스크로 이용하여 기판의 노출된 부분을 식각하여 특정 구조 주변의 일부 제거 혹은 파괴를 실시할 수 있다. 이들 방법을 통해 대상 구조와 주변 구조의 차별화가 이루어질 수 있다.

이런 부분 파괴에 이어서 상태 확인을 하도록 하는 관찰 수단으로는 SEM(Scanning electron microscope) 등 전자 현미경이 사용될 수 있다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.

도1은 본 발명의 일 실시예에 따라 공정 기판의 스크라이브 레인에 높은 밀도의 콘택 패턴 및 이격된 콘택 패턴이 형성된 상태를 나타내는 평면도이다.

이런 패턴을 형성하기 위해 스크라이브 레인(20) 영역에 층간 절연막 적층과 층간 절연막에 대한 패터닝 작업을 실시한다. 따라서 칩 회로 영역(10)에 형성되는 것과 같은 콘택 홀이 스크라이브 레인 영역에 형성된다. 패터닝 식각은 통상 효율 이 높은 반응성 이온 식각(RIE)으로 이루어질 수 있다.

높은 밀도의 콘택 패턴(31)과 이격된 콘택 패턴(33)을 모두 스크라이브 레인(20)에 형성하는 것은 실제로 칩 영역에 회로를 구성할 때에도 콘택이 높은 밀도로 형성되는 부분과 낮은 밀도로 형성되는 부분이 있기 때문이다. 콘택 형성의 밀도 차이가 있는 경우, 마이크로 로딩 효과에 의해 콘택 홀 형성이 불균일하게 될 수 있으며, 이런 모든 경우에 대해 콘택 홀이 정상적으로 형성되는 것을 확인하기 위해 서로 다른 밀도의 콘택 패턴을 형성하는 것이 바람직하다.

이어서, 패터닝에 사용된 포토레지스트 패턴이 기판에서 제거되고, 기판 전체에 플러그 금속 증착이 이루어진다. 플러그 금속층으로는 텅스텐이나 구리, 알미늄, 폴리실리콘 등의 다양하게 사용될 수 있다. 증착 방법으로는 스퍼터링 같은 물리적 기상 증착(PVD)와 화학적 기상 증착(CVD)이 사용될 수 있다. 홀의 종횡비가 큰 경우 오버 행과 보이드 등의 문제를 막기 위해 갭 필(GAP FILL) 능력이 우수한 텅스텐 CVD가 사용되는 것이 바람직하다. 플러그 금속층 적층 전에 베리어 메탈층이 얇게 기판에 형성될 수 있다.

도2는 도1과 같이 스크라이브 레인(20)에 형성된 콘택 패턴(31,33)들이 정상적으로 이루어졌는 가를 판단하기 위해 이들 패턴 각각의 일부씩만을 노출시키는 포토레지스트 패턴(40)을 형성한 상태를 나타낸다.

따라서, 포토레지스트 패턴(40)의 경계는 콘택 패턴(31,33)의 중간을 가로지르도록 형성된다. 노출되는 패턴들에는 높은 밀도로 형성된 일군의 콘택 패턴(31)과 이들과 이격되어 형성된 콘택 패턴(33)이 포함된다.

포토레지스트 패턴(40)을 식각 마스크로 층간 절연막에 대한 이방성 RIE 식각을 실시한다. 식각의 조건은 층간 절연막에 콘택 홀을 형성할 때와 같은 조건을 적용하여 콘택 홀의 저면까지 드러나도록 한다.

도3은 도2의 단계에 의해서 층간 절연막(50) 식각이 이루어진 결과를 나타낸다. 포토레지스트 패턴의 폭에 의해 외측에서도 콘택 패턴들(31,33)에 해당하는 콘택 플러그가 형성된 상태를 파악할 수 있고, 이를 통해 콘택 홀이 형성된 상태로 파악할 수 있다.

본 실시예의 도면에서는 고밀도로 형성된 콘택 패턴 가운데 하나의 콘택 패턴(31')에서 콘택 홀이 완전하게 형성되지 못하고, 하부 패턴과 연결되지 못하는 형태가 드러나 있다.

이상 실시예에서는 스크라이브 레인에 대한 부분적인 식각을 통해 FIB 장비에서와 같은 일부 파괴 검사의 효과를 누릴 수 있다. 즉, 콘택 홀 형성이나, 콘택 플러그 채움 과정에서 실제로 문제가 있는 지를 확실하게 파악할 수 있다. 비록 부분적인 제거 혹은 파괴가 있지만 이 부분은 칩의 반도체 장치에서 실제로 작용하는 회로 부분이 아니므로 향후 완성되는 칩의 기능에는 아무런 문제가 없다.

본 발명은 이상의 실시예와 같이 공정으로 얻어지는 구조물을 주변을 일부 제거함에 의해 직접적으로 확인하는 것에 가치가 있지만 항상 부분적인 제거가 동반되는 것은 아니다. 또한, 부분적인 제거가 있기 전에 비파괴 형식의 검사가 선행되고 그 결과와 부분적인 파괴, 제거 형식의 검사가 속행될 수도 있다.

비파괴 형식의 검사가 공정에 대해 주기적 지속적으로 이루어지고, 더욱 긴 주기로 부분적인 파괴 검사가 스크라이브 레인에 형성된 패턴을 이용하여 이루어질 수 있다면 본 발명의 검사 방법은 비파괴형 검사의 정확성을 담보하는 수단으로 이용될 수도 있다.

가령, 도1과 같은 패턴이 형성된 상태에서 이들 패턴이 형성된 영역에 E 빔을 주사하는 E 빔 검사가 이루어질 수 있다. 콘택 플러그 형성 전에 하부 막에 공통 접지용 대형 도체 패턴을 형성한 경우, 콘택 플러그가 하층과 완전히 연통되도록 형성된 부분에서는 전자의 축적이 없으므로 검사 장비 디스플레이에 밝은 부분으로 나타날 수 있다. 반대로 콘택 홀이 충분히 형성되지 않거나, 콘택 플러그가 충분히 채워지지 않은 패턴에서는 패턴이 고립되어 E빔의 전자가 축적되므로 검사 장비의 디스플레이 화면에 어두운 부분으로 나타날 수 있다.

이런 디스플레이 검사가 확연하다면 굳이 해당 패턴 주변을 부분적으로 제거하지 않고도 패턴 형성 공정의 완성도를 판단할 수 있다. 그리고, 비파괴 검사 후 부분적 파괴 검사가 동반될 경우, 그 공정에서의 비파괴 검사의 신뢰성을 제고하는 데이타를 축적하는 근거가 될 수 있다.

이상 실시예의 어느 경우나, 칩의 회로 영역에는 아무런 손상이 없으므로 부분적 파괴, 제거에 의한 공정 수율의 저하나, 검사 비용의 상승, 공정 부담의 증가는 최소화한 상태에서 공정의 신뢰성을 높일 수 있게 된다.

본 발명에 따르면, 반도체 장치 제조용 특정 공정에서 공정 기판의 칩 영역 에서 회로 일부를 파괴하지 않으면서 노광 공정이나 에칭 공정 등의 이상 유무를 쉽고 빠르게 그리고 정확히 확인할 수 있게 된다.

본 발명은 또한, FIB와 같은 부분적 제거를 통해 해당 부위를 직접 검사할 수 있는 검사 장비가 갖추어지지 않은 경우에도 공정이 이루어진 결과를 정확히 확인할 수 있게 하여 장비 운용의 부담을 줄일 수 있다.

결과적으로 본 발명에 따르면 공정의 신뢰성이 제고되고, 해당 공정으로 인한 불량율을 감소시켜 공정 비용을 줄이고, 공정 효율을 높이는 효과를 가진다.

Claims (4)

1. 공정 기판 가공을 위한 특정 공정에서 스크라이브 레인(Scribe lane:scribe line)에 칩 영역에서와 같은 구조를 형성하는 단계,

   상기 구조 주변에 대한 일부 제거를 실시하는 단계,

   일부 제거된 상기 구조 주변을 관찰 수단을 통해 상태 확인을 하는 단계를 포함하고,

   상기 구조 주변에 대한 일부 제거를 실시하는 단계는 대상 구조를 노출시키는 포토레지스트 패턴을 기판에 형성하되 그 경계가 상기 구조가 형성된 영역에 걸쳐 형성되도록 하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 기판의 노출된 부분을 식각하는 방법으로 이루어지는 것을 특징으로 하는 반도체 장치 제조 공정 검사 방법.
2. 제 1 항에 있어서,

   상기 특정 공정에서 스크라이브 레인(Scribe lane)에 칩 영역에서와 같은 구조를 형성하는 단계에 이어 상기 구조 주변 일부 제거를 실시하는 단계 전에 상기 구조 및 상기 구조 주변에 대한 비파괴 검사를 실시하는 단계가 구비되며,

   상기 비파괴 검사를 실시하는 단계는 상대적으로 짧은 주기로 실시하고,

   상기 구조 주변에 대한 일부 제거를 실시하는 단계와 상기 일부 제거된 상기 구조 주변을 관찰 수단을 통해 상태 확인을 하는 단계는 상대적으로 긴 주기로 실시하는 것을 특징으로 하는 반도체 장치 제조 공정 검사 방법.
3. 제 1 항에 있어서,

   상기 비파괴 검사로는 대상이 되는 구조에 전자 빔을 조사하고 조사된 영역의 전기적 상태를 측정하는 E빔 검사가 사용되는 것을 특징으로 하는 반도체 장치 제조 공정 검사 방법.
4. 삭제

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