KR20070081640A

KR20070081640A - 반도체 소자 및 그 제조 방법

Info

Publication number: KR20070081640A
Application number: KR1020060013742A
Authority: KR
Inventors: 박원모
Original assignee: 삼성전자주식회사
Priority date: 2006-02-13
Filing date: 2006-02-13
Publication date: 2007-08-17

Abstract

신뢰성 불량을 조기 검출할 수 있는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 제 1 층간 절연막 상에 소정 간격 이격되어 형성된 다수의 퓨즈들, 다수의 퓨즈들 둘레에 형성된 가드링, 다수의 퓨즈들과 동일층에 위치하며, 가드링 둘레에 형성된 테스트 패턴, 테스트 패턴 상부에 위치하며 테스트 패턴의 양단에 각각 연결된 제 1 및 제 2 패드 및 제 1 층간 절연막 상에 위치하며, 제 1 및 제 2 패드를 노출시키는 패드 윈도우와 다수의 퓨즈들을 노출시키는 퓨즈 윈도우가 형성된 제 2 층간 절연막을 포함한다.

퓨즈 윈도우, 가드링, 테스트 패턴

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}

도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략도이다.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이며, 도 1의 퓨즈 영역 및 패드 영역을 상세히 나타낸 도면이다.

도 3a 및 도 3b는 도 2의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.

도 4는 도 2의 Ⅳ-Ⅳ' 선을 따라 자른 단면도이다.

도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 순서대로 나타낸 도면이다.

<도면의 주요 부분에 관한 부호의 설명>

10: 셀 어레이 영역 20: 퓨즈 영역

30: 패드 100: 반도체 기판

110: 제 1 층간 절연막 112: 퓨즈

116: 테스트 패턴 120: 제 2 층간 절연막

125: 가드링 126a, 126b: 제 1 및 제 2 패드

130: 제 3 층간 절연막 140: 패시베이션막

145: 마스크 152: 퓨즈 윈도우

154: 패드 윈도우

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 신뢰성 불량을 조기 검출할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.

일반적으로 반도체 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.

그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행하며, 각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 소자의 수율을 향상시킬 수 있다.

이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 배선을 컷팅함으로써 수행될 수 있다. 이 때, 레이저 빔에 의해 컷팅되는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들이 밀집된 부분을 퓨즈 영역이라 한다. 그리고 퓨즈 영역에는 퓨즈를 보다 효과적으로 컷팅하기 위해 절연막들 하부에 위치한 퓨 즈를 오픈시키는 퓨즈 윈도우(fuse window)가 형성된다.

이 때, 퓨즈 윈도우를 통해 퓨즈들뿐만 아니라 다수의 층간 절연막들이 노출되며, 노출된 층간 절연막들을 통해 셀 어레이 영역으로 수분이 침투할 수 있다. 이에 따라 퓨즈 윈도우 둘레에는 금속 물질로 형성된 가드링을 형성하여 수분 침투를 방지하고 있다.

그러나, 퓨즈 윈도우 형성시 퓨즈 윈도우의 크기가 가드링의 크기보다 커지거나 마스크 패턴이 미스얼라인(misalign)되는 경우 셀 어레이 영역의 내부 배선들이 대기에 노출되거나, 셀 어레이 영역으로 수분이 침투할 수 있다.

이와 같이 내부 배선들이 대기에 노출될 경우 내부 배선들이 산화되어 다층의 층간 절연막에 크랙(crack)이 발생할 수 있다. 따라서 반도체 소자의 신뢰성을 저하시키게 된다.

본 발명이 이루고자 하는 기술적 과제는 신뢰성 불량을 조기 검출할 수 있는 반도체 소자를 제공하는데 있다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 소자 제조 방법을 제공하는데 있다.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 제 1 층간 절연막 상에 소정 간격 이격되어 형성된 다수의 퓨즈들, 다수의 퓨즈들 둘레에 형성된 가드링, 다수의 퓨즈들과 동일층에 위치하며, 가드링 둘레에 형성된 테스트 패턴, 테스트 패턴 상부에 위치하며 테스트 패턴의 양단에 각각 연결된 제 1 및 제 2 패드 및 제 1 층간 절연막 상에 위치하며, 제 1 및 제 2 패드를 노출시키는 패드 윈도우와 다수의 퓨즈들을 노출시키는 퓨즈 윈도우가 형성된 제 2 층간 절연막을 포함한다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 제 1 층간 절연막 상에 다수의 퓨즈들, 다수의 퓨즈들 둘레에 위치하는 제 1 가드링 패턴 및 제 1 가드링 패턴 둘레에 위치하는 테스트 패턴을 형성하고, 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하고, 제 2 층간 절연막 상에 제 1 가드링 패턴과 가드링 콘택을 통해 연결되는 제 2 가드링 패턴 및 테스트 패턴과 연결되는 제 1 및 제 2 패드를 형성하고, 제 2 층간 절연막 상에 제 3 층간 절연막 및 패시베이션막을 형성하고, 제 2 및 제 3 층간 절연막 및 패시베이션막을 부분 식각하여 제 1 및 제 2 패드를 노출시키는 패드 윈도우 및 다수의 퓨즈들을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명 은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해 상세히 설명한다.

먼저, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 구성을 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략도이다.

도 1에 도시된 바와 같이, 반도체 소자는 셀 어레이 영역(10)들과 셀 어레이 영역(10)의 주변에 배치된 퓨즈 영역(20) 및 퓨즈 영역(20)들 사이에 배치되는 패드 영역을 포함한다.

상세히 설명하면, 셀 어레이 영역(10)에는 데이터들을 저장하는 메모리 셀들이 형성되어 있으며, 셀 어레이 영역(10)의 가장자리에는 불량 셀 발생시 레이저 빔에 의해 컷팅되는 퓨즈(도 2의 112 참조)들이 밀집된 퓨즈 영역(20)이 위치한다.

그리고 패드 영역은 셀 어레이 영역(10)들 사이에 위치하며, 각각의 셀 어레이 영역(10)의 둘레에 다수의 패드(30)들이 일렬로 배치될 수 있다. 이와 같은 패드(30)들은 셀 어레이 영역(10) 내의 셀들 및 퓨즈 영역(20) 내의 테스트 패턴(도 2의 116 참조)과 연결되어 있어 반도체 소자의 동작을 테스트할 때, 전원 전압, 접지 전압, 제어 신호들, 어드레스 및 데이터를 입출력하는데 이용된다.

이하, 도 2 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대해 상세히 설명한다. 도 3a 및 도 3b는 도 2의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다. 도 4는 도 2의 Ⅳ-Ⅳ' 선을 따라 자른 단면도이다.

도 2 내지 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 셀 어레이 영역(도 1의 10 참조) 둘레에 다수의 퓨즈(112)들이 형성된 퓨즈 영역(도 1의 20 참조)이 위치하며, 각각의 셀 어레이 영역(도 1의 10 참조) 외곽에는 각 셀 어레이 영역(도 1의 10 참조) 및 테스트 패턴(116)과 연결되는 다수의 패드(126a, 126b)들이 일렬로 배치된 패드 영역이 위치한다.

상세히 설명하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 위치하며, 셀 어레이 영역(도 1의 10 참조)의 제 1 층간 절연막(110) 내에는 게이트 라인(미도시), 비트 라인(102) 및 캐패시터(미도시)들이 형성되어 있다.

그리고 제 1 층간 절연막(110) 상에는 셀 어레이 영역(도 1의 10 참조) 내의 비트 라인(102)과 연결되어 있으며, 불량 셀 발생시 레이저 빔에 의해 컷팅되는 다수의 퓨즈(112)들이 형성되어 있다. 다수의 퓨즈(112)들은 금속 물질로 형성되어 있으며, 소정 간격 이격되어 서로 평행하게 배치되어 있다. 이러한 다수의 퓨즈(112)들은 제 2 층간 절연막(110)에 둘러싸여 있으며, 리페어 공정시 보다 효과적으로 퓨즈(112)를 컷팅하기 위해 퓨즈 윈도우(152)에 의해 퓨즈(112)들 상부가 노출되어 있다. 이러한 퓨즈(112)들은 셀 어레이 영역(도 1의 10 참조)의 금속 배선(미도시)과 동일층에 형성될 수 있다.

다수의 퓨즈(112)들을 노출시키는 퓨즈 윈도우(152)는 제 1 층간 절연막 (110) 상부에 적층된 제 2 및 제 3 층간 절연막(120, 130)과 패시베이션막(140)에 형성되어 있다. 그리고 퓨즈 윈도우(152)의 둘레에는 퓨즈 윈도우(152)를 통해 반도체 소자 내부로 수분이 침투하는 것을 방지하기 위한 가드링(125)이 형성되어 있다.

이 때, 가드링(125)은 퓨즈(112)와 동일하게 금속 물질로 형성되어 있으며, 다수의 층간 절연막(120, 130)에 걸쳐 형성될 수 있다. 즉, 가드링(125)은 가드링 패턴(114, 124)들이 수직으로 배열되며 가드링 패턴(114, 124)들이 가드링 콘택(122)을 통해 연결된다. 예를 들어, 제 1 층간 절연막(110) 상의 제 1 가드링 패턴(114)과 제 2 층간 절연막(120) 상의 제 2 가드링 패턴(124) 및 제 1 및 제 2 가드링 패턴(114, 124)을 연결하는 가드링 콘택(122)으로 이루어질 수 있다.

그리고 다수의 퓨즈(112)들과 동일층에 위치하는 제 1 가드링 패턴(114)의 둘레에는 퓨즈 윈도우(152)의 사이즈 변동이나 오정렬로 인한 신뢰성 불량을 테스트할 수 있는 테스트 패턴(116)이 형성되어 있다. 테스트 패턴(116)은 퓨즈(112)와 같은 금속 물질로 형성되어 있으며, 제 1 가드링 패턴(114)과는 매우 인접하게 이격되어 있다. 그리고 제 1 가드링 패턴(114) 상부에 위치하는 제 2 가드링 패턴(124)과는 오버랩되도록 위치한다.

따라서 도 3b에 도시된 바와 같이, 퓨즈 윈도우(152')가 가드링(125)을 벗어날 경우, 즉 제 2 가드링 패턴(124)을 벗어날 경우 테스트 패턴(116)이 식각되어 테스트 패턴(116)의 저항이 변하게 된다. 이와 같은 테스트 패턴(116)의 단축 폭(W2)은 디자인 룰에 따른 최소 사이즈로 형성되어 있어 테스트 패턴의 저항을 보다 민감하게 측정할 수 있으며, 테스트 패턴(116)의 장축 폭(W1)은 디자인 룰에 따른 최대 사이즈로 형성되어 있다.

그리고, 테스트 패턴(116) 상에는 제 2 층간 절연막(120)이 위치하며, 제 2 층간 절연막(120) 상에는 테스트 패턴(116)의 양단과 각각 전기적으로 연결되는 제 1 및 제 2 패드(126a, 126b)가 형성되어 있다.

제 1 및 제 2 패드(126a, 126b)는 반도체 소자의 동작을 테스트할 때, 전원 전압, 접지 전압, 제어 신호들, 어드레스 또는 데이터를 입/출력하는데 사용된다. 그리고 퓨즈 윈도우(152)의 사이즈 변동이나 오정렬을 위한 테스트 패턴(116)의 저항 측정시 전원 전압 및 접지 전압이 각각 인가된다.

이와 같은 제 1 및 제 2 패드(126a, 126b)는 제 3 층간 절연막(130) 및 패시베이션막(140)에 형성된 패드 윈도우(154)에 의해 표면이 노출되어 있다. 따라서 테스트 패턴(116)의 저항 측정시 프로브 핀(미도시)이 접촉될 수 있다.

이하, 도 3a 및 도 5 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다. 도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 순서대로 나타낸 도면이다.

먼저, 도 5에 도시된 바와 같이, 제 1 층간 절연막(110) 상에 금속 물질을 증착한 다음 패터닝하여 퓨즈 영역에 다수의 퓨즈(112)들과, 제 1 가드링 패턴(114) 및 테스트 패턴(116)을 형성한다. 이 때, 다수의 퓨즈(112)들은 소정 간격 이격되어 서로 평행하게 배치되도록 형성한다. 그리고 다수의 퓨즈(112)들 둘레에는 링 형상으로 제 1 가드링 패턴(114)을 형성하고, 제 1 가드링 패턴(114) 외측에 서 제 1 가드링 패턴(114)과 매우 인접하게 이격되도록 제 1 가드링 패턴(114)의 둘레를 따라 테스트 패턴(116)을 형성한다. 이와 같은 테스트 패턴(116)을 형성할 때 장축 폭(W1)은 디자인 룰에 따른 최대 사이즈를 갖도록 형성하고, 단축 폭(W2)은 디자인 룰에 따른 최소 사이즈를 갖도록 형성한다.

이와 같은 퓨즈(112)들과, 제 1 가드링 패턴(114) 및 테스트 패턴(116)은 셀 어레이 영역의 금속 배선(미도시)과 함께 형성된다. 구체적으로, 퓨즈(112)들과 제 1 가드링 패턴(114) 및 테스트 패턴(116)은 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 질화 타탈륨(TaN), 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 중 선택된 어느 하나로 형성된 단일막이거나, 이들의 조합으로 형성된 다층막일 수 있다.

다음으로, 도 6에 도시된 바와 같이, 퓨즈(112)들, 제 1 가드링 패턴(114) 및 테스트 패턴(116)이 형성된 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)을 형성하고, 제 2 층간 절연막(120) 내에 제 1 가드링 패턴(114)과 연결되는 가드링 콘택(122)과 테스트 패턴(116)의 양단에 각각 연결되는 콘택을 형성한다.

그리고 나서, 제 2 층간 절연막(120)을 평탄화시킨 다음 금속 물질을 증착하고 패터닝하여 가드링 콘택(118)과 연결되는 제 2 가드링 패턴(122)과 테스트 패턴(116)의 양단과 각각 전기적으로 연결되는 제 1 및 제 2 패드(126a, 126b)를 형성한다. 이 때, 제 2 가드링 패턴(124)은 하부에 위치하는 테스트 패턴(116)과 소정 영역 오버랩되도록 형성한다.

다음으로, 도 7에 도시된 바와 같이, 제 2 가드링 패턴(124)과 제 1 및 제 2 패드(126a, 126b)가 형성된 제 2 층간 절연막(120) 상에 제 3 층간 절연막(130) 및 패시베이션막(140)을 순차적으로 형성한다. 이 때, 패시베이션막(140)은 질화물을 증착하여 형성할 수 있다.

이 후, 패시베이션막(140) 상에 퓨즈 윈도우(152) 및 패드 윈도우(154)를 형성하기 위한 마스크(145)를 형성한다. 이 때, 마스크(145)는 다수의 퓨즈(112)들과 제 1 및 제 2 패드(126a, 126b) 상부의 패시베이션막(140)을 노출시킨다.

그리고 나서, 마스크(145)를 이용하여 하부의 퓨즈(112)들과 제 1 및 제 2 패드(126a, 126b)가 노출될 때까지 제 2 내지 제 3 층간 절연막(110, 120, 130) 및 패시베이션막(140)을 순차적으로 식각한다. 이에 따라 도 3a에 도시된 바와 같은 퓨즈 윈도우(152) 및 패드 윈도우(154)가 형성된다. 이와 같이 퓨즈 윈도우(152) 및 패드 윈도우(154)를 형성할 때 과도 식각함으로써 퓨즈(112)들의 상부가 일부 식각될 수 있다.

이와 같이 반도체 소자를 완성하고 난 다음, 제 1 패드(126a)에 전원 전압을 인가하고, 제 2 패드(126b)에 접지 전압을 인가한다. 이에 따라 제 1 및 제 2 패드(126a, 126b)와 양단이 연결된 테스트 패턴(116)의 저항을 측정할 수 있다.

따라서, 퓨즈 윈도우(152) 형성시 도 3b에 도시된 바와 같이 퓨즈 윈도우(152')가 가드링(125) 외부로 벗어날 경우, 테스트 패턴(116)까지 식각되어 테스트 패턴(116)의 저항이 증가하게 된다. 이에 따라 퓨즈 윈도우(152)의 사이즈 변동 및 오정렬로 인한 반도체 소자의 신뢰성 불량을 조기에 검출할 수 있게 된다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 가드링 외측과 매우 인접하게 테스트 패턴을 퓨즈들과 동일층에 형성함으로써 퓨즈 윈도우 형성시 가드링을 벗어날 경우 테스트 패턴이 식각될 수 있다.

이에 따라 퓨즈 윈도우 형성 후, 테스트 패턴의 저항 변화를 측정함으로써 퓨즈 윈도우의 사이즈 변동 또는 오정렬 등의 문제를 검출할 수 있다. 그러므로 반도체 소자의 신뢰성 불량을 조기에 검출할 수 있게 된다.

Claims

제 1 층간 절연막 상에 소정 간격 이격되어 형성된 다수의 퓨즈들;

상기 다수의 퓨즈들 둘레에 형성된 가드링;

상기 다수의 퓨즈들과 동일층에 위치하며, 상기 가드링 둘레에 형성된 테스트 패턴;

상기 테스트 패턴 상부에 위치하며 상기 테스트 패턴의 양단에 각각 연결된 제 1 및 제 2 패드; 및

상기 제 1 층간 절연막 상에 위치하며, 상기 제 1 및 제 2 패드를 노출시키는 패드 윈도우와 상기 다수의 퓨즈들을 노출시키는 퓨즈 윈도우가 형성된 제 2 층간 절연막을 포함하는 반도체 소자.
제 1 항에 있어서,

상기 가드링은 가드링 패턴들과 상기 가드링 패턴들을 수직으로 연결하는 가드링 콘택으로 이루어진 반도체 소자.
제 1 항에 있어서,

상기 테스트 패턴에서 상기 다수의 퓨즈들과 수직을 이루는 축의 폭은 디자인 룰에 따른 최대 사이즈를 갖는 반도체 소자.
제 1 항에 있어서,

상기 테스트 패턴에서 상기 다수의 퓨즈들과 평행한 축의 폭은 디자인 룰에 따른 최소 사이즈를 갖는 반도체 소자.
제 1 항에 있어서,

상기 다수의 퓨즈들, 상기 가드링 및 상기 테스트 패턴은 금속 물질로 형성된 반도체 소자.
제 1 항에 있어서,

상기 테스트 패턴의 저항 측정시 상기 제 1 및 제 2 패드 각각에 접지 전압과 전원 전압이 인가되는 반도체 소자.
제 1 층간 절연막 상에 다수의 퓨즈들, 상기 다수의 퓨즈들 둘레에 위치하는 제 1 가드링 패턴 및 상기 제 1 가드링 패턴 둘레에 위치하는 테스트 패턴을 형성하고,

상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하고,

상기 제 2 층간 절연막 상에 상기 제 1 가드링 패턴과 가드링 콘택을 통해 연결되는 제 2 가드링 패턴 및 상기 테스트 패턴과 연결되는 제 1 및 제 2 패드를 형성하고,

상기 제 2 층간 절연막 상에 제 3 층간 절연막 및 패시베이션막을 형성하고,

상기 제 2 및 제 3 층간 절연막 및 상기 패시베이션막을 부분 식각하여 상기 제 1 및 제 2 패드를 노출시키는 패드 윈도우 및 상기 다수의 퓨즈들을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함하는 반도체 소자 제조 방법.
제 7 항에 있어서,

상기 다수의 퓨즈들, 상기 제 1 및 제 2 가드링 콘택 및 상기 테스트 패턴은 금속 물질로 형성하는 반도체 소자 제조 방법.
제 7 항에 있어서,

상기 테스트 패턴의 장축 폭은 디자인 룰에 따른 최대 사이즈로 형성하고, 상기 테스트 패턴의 단축 폭은 디자인 룰에 따른 최소 사이즈로 형성하는 반도체 소자 제조 방법.