KR20100002673A - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents
반도체 소자의 퓨즈 및 그 형성 방법 Download PDFInfo
- Publication number
- KR20100002673A KR20100002673A KR1020080062650A KR20080062650A KR20100002673A KR 20100002673 A KR20100002673 A KR 20100002673A KR 1020080062650 A KR1020080062650 A KR 1020080062650A KR 20080062650 A KR20080062650 A KR 20080062650A KR 20100002673 A KR20100002673 A KR 20100002673A
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- bit line
- forming
- layer
- pad
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000007664 blowing Methods 0.000 description 9
- 230000002950 deficient Effects 0.000 description 8
- 230000001678 irradiating effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 패드 형태의 퓨즈를 전기적으로 연결시키기 위한 퓨즈 배선층으로 도핑된 폴리실리콘층과 그 상부에 연결되는 비트라인 콘택을 사용함으로써, 퓨즈의 전체 저항을 감소시키는 기술을 개시한다.
Description
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다. 특히, 퓨즈 를 전기적으로 연결시키기 위하여 사용하는 퓨즈 배선층에 관한 것이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드 라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.
이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
이러한 퓨즈부는 다수의 퓨즈 세트를 구비하는데 하나의 퓨즈 세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈세트의 수는 메모리 장치에 구비된 예비 워드라인 또는 예비 비트라인의 수에 대응하여 정해진다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 및 그 형성 방법을 도시한 것으로, 도 1a (ⅰ) 및 도 1b는 평면도를 도시한 것이며, 도 1a (ⅱ)는 도 1a (ⅰ)의 X - X'에 따른 절단면을 도시한 단면도이다.
도 1a를 참조하면, 하부 구조가 구비된 반도체 기판(100)의 퓨즈 영역에 다수의 퓨즈(110)들이 패터닝되어 있다.
여기서, 퓨즈(110)는 셀 영역의 제 1 금속 배선(113) 형성 공정 시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈(110)가 바(Bar) 형태로 형성된다.
다음에, 퓨즈(110)가 구비된 반도체 기판(100) 상부에 제 1 절연막(115)을 형성하고, 제 1 절연막(115)을 식각한 후 매립하여 퓨즈(110) 및 제 1 금속 배선(113)과 접촉하는 제 1 콘택(120)를 형성한다.
그 다음, 제 1 콘택(120)를 연결하는 제 2 금속 배선(130)을 형성하고, 제 2 금속 배선(130)을 포함하는 전체 상부에 제 2 절연막(140)을 형성한다.
그 다음, 제 2 절연막(140) 및 제 1 절연막(115)을 선택적으로 식각하여 퓨즈 오픈 영역(150)을 형성한다. 이때, 퓨즈(110) 상부에는 일정 두께의 제 1 절연막(115)이 잔류되도록 하는 것이 바람직하다.
도 1b를 참조하면, 퓨즈 오픈 영역(150)에 레이저를 조사하여 'A'와 같이 특정 퓨즈를 컷팅(cutting)하는 블로윙 공정을 진행한다.
그런데, 상기와 같은 바 형태의 퓨즈는 블로윙 공정 시 레이저 에너지가 한 곳으로 모이지 못하고 분산되는 문제가 있다. 따라서, 퓨즈가 컷팅되지 못하거나, 인접한 퓨즈가 함께 컷팅되는 문제가 발생한다.
이러한 문제를 해결하기 위해, 최근에는 바 형태의 퓨즈 대신 독립된 패드(Pad) 형태의 퓨즈 구조가 제안되고 있다.
도 2는 패드 형태의 퓨즈 및 그 형성 방법을 도시한 평면도 및 단면도이다.
도 2(ⅱ)는 도 2(ⅰ)의 X - X'의 절단면에 따른 단면도를 도시한 것이며, 도 2(ⅲ)은 도 2(ⅰ)의 Y - Y'의 절단면에 따른 단면도를 도시한 것이다.
도 2를 참조하면, 소자분리막(205)이 구비된 반도체 기판(200) 상부에 제 1 절연막(210)을 형성한다. 그리고, 제 1 절연막(210)을 식각한 후 도전물질로 매립하여 반도체 기판(200)의 활성영역과 접속하는 비트라인 콘택(215)를 형성한다.
다음에, 제 1 절연막(210) 상부에 비트라인 콘택(215)와 접속하는 비트라인 패드(220)를 형성하고, 비트라인 패드(220)를 포함하는 전체 상부에 제 2 절연막(225)을 형성한다.
그 다음, 제 2 절연막(225)을 식각한 후 도전 물질로 매립하여 비트라인 패드(220)와 접속되는 제 1 콘택(230)를 형성한다.
그리고, 제 2 절연막(225)의 퓨즈 영역 상부에 두 개의 제 1 콘택(230)와 접속하는 패드 형태의 퓨즈(235)를 형성한다. 이때, 셀 영역의 제 2 절연막(225) 상부에는 제 1 콘택(230)와 접속하는 제 1 금속 배선(233)이 형성된다.
다음에, 패드 형태의 퓨즈(235)를 형성한 후 퓨즈(235)를 포함하는 전체 상부에 제 3 절연막(240)의 형성한다. 그 후, 제 3 절연막(240)을 식각한 후 도전 물질로 매립하여 제 1 금속 배선(233)과 접속하는 제 2 콘택(245)를 형성한다.
다음에, 제 3 절연막(240) 상부에 제 2 콘택(245)와 접속하는 제 2 금속 배선(250)을 형성하고, 제 2 금속 배선(250)을 포함하는 전체 상부에 제 4 절연막(255)을 형성한다. 그리고, 제 4 절연막(255) 및 제 3 절연막(240)을 선택적으로 식각하여 퓨즈 오픈 영역(260)을 형성한다.
이때, 제 3 절연막(240)은 퓨즈(235) 상부에 잔류되도록 식각하는 것이 바람직하다.
그 다음, 퓨즈 오픈 영역(260)에 레이저를 조사하여 특정 퓨즈를 컷팅(cutting)하는 블로윙 공정을 진행한다.
이와 같이, 활성영역을 퓨즈 배선층으로 사용하는 경우에는 활성영역의 저항 및 활성영역과 비트라인 콘택 간의 계면저항이 높기 때문에 바 형태의 퓨즈에 비해 전체 저항이 증가된다. 기본적으로 퓨즈의 컷팅 여부를 인식하는 방법은 컷팅된 퓨즈와 컷팅되지 않은 퓨즈 간의 저항 차이를 이용하여 인식하게 되는데, 상기와 같이 전체 저항이 수십 kΩ으로 매우 높은 경우에는 컷팅되지 않은 퓨즈를 컷팅된 퓨즈로 인식할 수 있는 문제점이 있다.
이러한 문제를 해결하기 위해, 비트라인을 퓨즈 배선층으로 사용하게 되면 비트라인이 금속 물질로 형성되어 있으므로 퓨즈를 컷팅하기 위한 레이저 조사 시 하부의 금속 성분에서도 에너지 흡수가 일어나면서 퓨즈 블로윙 시 비트라인도 함께 블로윙되어 단락이 발생하거나, 부피 팽창에 의한 크랙(Crack)이 유발될 수 있다.
본 발명은 퓨즈에서 사용되는 비트라인 콘택을 게이트 패턴의 금속층과 연결시킴으로써, 비트라인 콘택에서의 계면 저항을 감소시키고 이로 인해 퓨즈 전체의 저항을 감소시키는 것을 목적으로 한다.
또한, 퓨즈 오픈 영역 내부에 금속물질을 이용한 퓨즈 배선층이 없으므로, 블로윙 공정 시 퓨즈 배선층이 단락되거나 크랙이 발생하는 것을 방지하는 반도체 소자의 퓨즈 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은
반도체 기판을 식각하여 리세스를 형성하는 단계와, 상기 리세스를 폴리실리콘층으로 매립하는 단계와, 상기 폴리실리콘층 상부에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 상부에 게이트 패턴과 연결되는 비트라인 패드를 형성하는 단계와, 인접한 비트라인 패드를 연결하는 퓨즈 패드를 상기 비트라인 패드 상부에 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 비트라인 패드를 형성하는 단계는 상기 게이트 패턴을 포함하는 전체 상부에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 식각한 후 도전물질로 매립하여 상기 게이트 패턴과 연결되는 비트라인 콘택을 형성하는 단계와, 상기 제 1 절연막 및 상기 비트라인 콘택 상에 상기 도전막을 형성한 후 상기 도전막을 패터닝하는 단계로 진행된다.
그리고, 상기 퓨즈 패드를 형성하는 단계는 상기 비트라인 패드를 포함하는 제 1 절연막 상부에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 식각한 후 도전물질로 매립하여 상기 비트라인 패드와 연결되는 퓨즈 콘택을 형성하는 단계와, 상기 제 2 절연막 및 상기 퓨즈 콘택 상에 퓨즈 물질층을 형성한 후 상기 퓨즈 물질층을 패터닝하는 단계로 진행된다.
또한, 상기 리세스를 포함한 반도체 기판 전면에 산화막을 형성하는 단계를 더 포함할 수 있으며, 상기 폴리실리콘층은 도핑된 폴리실리콘인 것이 바람직하다.
또한, 상기 게이트 패턴은 게이트 금속층 및 게이트 하드마스크층의 적층 구조로 형성하며, 상기 비트라인 콘택은 상기 게이트 금속층과 연결된다.
그리고, 상기 퓨즈 패드는 두 개의 상기 퓨즈 콘택과 접속된다.
본 발명에 따른 반도체 소자의 퓨즈는
상부가 노출되도록 활성 영역의 내부에 형성된 폴리실리콘층과, 상기 폴리실리콘층 상부에 구비된 게이트 패턴과, 상기 게이트 패턴 상부에 형성되며 상기 게이트 패턴과 연결된 비트라인 패드와, 상기 비트라인 패드와 연결되는 퓨즈 패드를 포함하는 것을 특징으로 한다.
이때, 상기 폴리실리콘층은 도핑된 폴리실리콘이며, 상기 게이트 패턴은 게이트 금속층 및 게이트 하드마스크층의 적층 구조로 형성된다.
여기서, 상기 비트라인 콘택은 게이트 금속층과 연결되고, 상기 게이트 패턴은 상기 퓨즈 패드 하부에만 형성되도록 한다.
본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법은 퓨즈에서 사용되는 비트라인 콘택을 게이트 패턴의 금속층과 연결시킴으로써, 비트라인 콘택에서의 계면 저항을 감소시키고 이로 인해 퓨즈 전체의 저항을 감소시킬 수 있는 효과가 있다.
또한, 퓨즈 오픈 영역 내부에 금속물질을 이용한 퓨즈 배선층이 없으므로, 블로윙 공정 시 퓨즈 배선층이 단락되거나 크랙이 발생하는 것을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법을 도시한 평면도이다.
도 3을 참조하면, 하부 구조가 구비된 반도체 기판 상부에 패드 형태의 퓨즈 (이하, '퓨즈 패드'라 함)(460)가 구비되고, 퓨즈 오픈 영역(490)에 의해 퓨즈 패드(460)가 노출되도록 한다.
여기서, 퓨즈 패드(460)는 기존의 바 형태의 퓨즈와 달리 도 2에서와 같이 독립된 패드 형태로 구성되며, 인접한 퓨즈 패드와 나란하지 않고 엇갈리게 지그재그(Zig-Zag) 형태로 배치되도록 하는 것이 바람직하다.
도 4a 내지 도 4d는 도 3의 퓨즈를 형성하는 공정을 나타내는 공정 단면도이다. 특히, 도 4a (ⅰ) 내지 도 4d (ⅰ)은 도 3의 Y - Y'에 따른 절단면을 도시한 것이며, 도 4a (ⅱ) 내지 도 4d (ⅱ)는 도 3의 X - X'에 따른 절단면을 도시한 것이다.
도 4a를 참조하면, 소자분리막(505)에 의해 정의된 활성영역의 반도체 기판(500)을 식각하여 리세스(510)를 형성한다.
다음에, 리세스(510)를 포함한 전체 상부에 게이트 산화막(미도시)을 형성한다.
도 4b를 참조하면, 리세스(510)를 포함하는 전체 상부에 폴리실리콘층(513)을 형성한 후 반도체 기판(500)이 노출될때까지 평탄화한다. 이때, 폴리실리콘층(513)은 도핑된 폴리실리콘을 사용하는 것이 바람직하다.
다음에, 폴리실리콘층(513) 및 소자분리막(505)을 포함하는 전체 상부에 게이트 금속층(515) 및 게이트 하드마스크층(520)의 적층 구조를 형성한다.
여기서, 게이트 금속층(515)은 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성한다.
도 4c를 참조하면, 적층 구조를 식각하여 게이트 하드마스크 패턴(520a) 및 게이트 금속층 패턴(515a)으로 구성된 게이트 패턴(525)을 형성한다.
여기서, 게이트 패턴(525)은 퓨즈가 형성될 영역의 하부에만 형성되도록 하 며, 퓨즈 패드가 형성되지 않는 영역 하부에는 게이트 하드마스크층(520) 및 게이트 금속층(515)이 남겨지지 않도록 패터닝되는 것이 바람직하다. 퓨즈 패드가 형성되지 않은 영역의 하부에 게이트 패턴이 남겨지게 되면, 후속 블로윙 공정 시 게이트 패턴의 에너지 흡수가 일어나면서 퓨즈 패드와 같이 블로윙되어 단락이 유발되는 문제가 발생하게 된다.
도 4d를 참조하면, 게이트 패턴(525)을 포함하는 전체 상부에 제 1 절연막(530)을 형성한다.
다음에, 제 1 절연막(530)을 식각하여 게이트 패턴(525)의 게이트 금속층 패턴(515a)을 노출시키는 콘택홀(미도시)을 형성한다.
그리고, 콘택홀(미도시)을 매립하여 게이트 금속층 패턴(515a)과 접속되는 비트라인 콘택(535)을 형성한다. 이때, 비트라인 콘택(535)는 게이트 금속층 패턴(515a)을 통해 폴리실리콘층(513)과 연결된다.
즉, 본 발명에서는 게이트 금속층 패턴(515a)을 통해 폴리실리콘층(513)과 연결되도록 함으로써, 종래에 비트라인 콘택이 활성 영역의 실리콘 기판과 연결되면서 발생하던 계면 저항을 감소시킬 수 있다.
다음에, 비트라인 콘택(535)를 포함하는 제 1 절연막(530) 상부에 비트라인 콘택(535)와 연결되는 비트라인 패드(540)를 형성한다.
그 다음, 비트라인 패드(540)를 포함하는 전체 상부에 제 2 절연막(550)을 형성하고, 제 2 절연막(550)을 식각한 후 매립하여 비트라인 패드(540)와 접속되는 제 1 콘택(555)을 형성한다. 이때, 제 1 콘택(555)은 후술될 퓨즈 패드와 연결되는 퓨즈 콘택과 제 1 금속 배선(563)과 연결되는 콘택을 포함한다.
그리고, 제 1 콘택(555)를 포함하는 제 2 절연막(550) 전체 상부에 제 3 절연막(565)을 형성한다.
다음에, 제 3 절연막(565) 상부에 퓨즈 물질층(미도시)을 형성한다. 그리고, 퓨즈 물질층(미도시)을 패터닝하여 제 1 콘택(555)들 중 퓨즈 콘택과 연결되는 다수의 퓨즈 패드(560)를 형성한다.
여기서, 퓨즈 패드(560)는 패드 형태로 형성되며, 도 3에서와 같이 블로윙되는 영역을 지그재그(Zigzag) 형태로 배치되도록 하여 기존의 바 형태의 퓨즈에 비해서 단위 퓨즈 간의 간격을 줄일 수 있도록 한다.
이때, 퓨즈 패드(560) 형성 시 셀 영역에서는 제 1 금속 배선(563)이 형성된다.
다음에, 퓨즈 패드(560)를 포함하는 전체 상부에 제 3 절연막(565)을 형성하고, 제 3 절연막(565)을 식각한 후 매립하여 제 1 금속 배선(563)과 접속되는 제 2 콘택(570)를 형성한다.
그 다음, 제 3 절연막(565) 상부에 제 2 콘택(570)와 연결되는 제 2 금속 배선(580)을 형성한다.
그리고, 제 2 금속 배선(580)을 포함한 전체 상부에 제 4 절연막(585)을 형성한다. 다음에, 제 4 절연막(585) 및 제 3 절연막(565)을 선택적으로 식각하여 퓨즈 오픈 영역(590)을 형성한다.
이때, 퓨즈 오픈 영역(590)은 퓨즈 패드(560) 상부에 제 3 절연막(565)이 잔 류되도록 한다. 그 다음, 퓨즈 오픈 영역(590)에 레이저를 조사하여 특정 퓨즈를 컷팅(cutting)하는 블로윙 공정을 진행한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 및 그 형성 방법을 도시한 단면도 및 평면도.
도 2는 종래 기술에 따른 반도체 소자의 퓨즈 및 그 형성 방법을 도시한 단면도 및 평면도.
도 3, 도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법을 도시한 단면도 및 평면도.
< 도면의 주요 부분에 대한 부호 설명 >
500 : 반도체 기판 505 : 소자 분리막
510 : 리세스 513 : 폴리실리콘층
515 : 게이트 금속층 520 : 게이트 하드마스크층
525 : 게이트 패턴 530 : 제 1 절연막
535 : 비트라인 콘택 540 : 비트라인 패드
550 : 제 2 절연막 555 : 제 1 콘택
560 : 퓨즈 패드 565 : 제 3 절연막
563 : 제 1 금속 배선 570 : 제 2 콘택
580 : 제 2 금속 배선 590 : 퓨즈 오픈 영역
Claims (13)
- 반도체 기판을 식각하여 리세스를 형성하는 단계;상기 리세스를 폴리실리콘층으로 매립하는 단계;상기 폴리실리콘층 상부에 게이트 패턴을 형성하는 단계;상기 게이트 패턴 상부에 상기 게이트 패턴과 연결되는 비트라인 패드를 형성하는 단계; 및인접한 상기 비트라인 패드를 연결하는 퓨즈 패드를 상기 비트라인 패드 상부에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 비트라인 패드를 형성하는 단계는상기 게이트 패턴을 포함하는 전체 상부에 제 1 절연막을 형성하는 단계;상기 제 1 절연막을 식각한 후 도전물질로 매립하여 상기 게이트 패턴과 연결되는 비트라인 콘택을 형성하는 단계; 및상기 제 1 절연막 및 상기 비트라인 콘택 상에 도전막을 형성한 후 상기 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 2 항에 있어서,상기 퓨즈 패드를 형성하는 단계는상기 비트라인 패드를 포함하는 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계;상기 제 2 절연막을 식각한 후 도전물질로 매립하여 상기 비트라인 패드와 연결되는 퓨즈 콘택을 형성하는 단계; 및상기 제 2 절연막 및 상기 퓨즈 콘택 상에 퓨즈 물질층을 형성한 후 상기 퓨즈 물질층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 리세스를 포함한 반도체 기판 전면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 게이트 패턴은 게이트 금속층 및 게이트 하드마스크층의 적층 구조인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 6 항에 있어서,상기 비트라인 콘택은 상기 게이트 금속층과 연결되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 3 항에 있어서,상기 퓨즈 패드는 두 개의 상기 퓨즈 콘택과 접속되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 상부가 노출되도록 활성 영역의 내부에 형성된 폴리실리콘층;상기 폴리실리콘층 상부에 구비된 게이트 패턴;상기 게이트 패턴 상부에 형성되며 상기 게이트 패턴과 연결된 비트라인 패드; 및상기 비트라인 패드와 연결되는 퓨즈 패드를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 제 9 항에 있어서,상기 폴리실리콘층은 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 소자의 퓨즈.
- 제 9 항에 있어서,상기 게이트 패턴은 게이트 금속층 및 게이트 하드마스크층의 적층 구조인 것을 특징으로 하는 반도체 소자의 퓨즈.
- 제 11 항에 있어서,상기 비트라인 콘택은 게이트 금속층과 연결되는 것을 특징으로 하는 반도체 소자의 퓨즈.
- 제 9 항에 있어서,상기 게이트 패턴은 상기 퓨즈 패드 하부에만 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080062650A KR20100002673A (ko) | 2008-06-30 | 2008-06-30 | 반도체 소자의 퓨즈 및 그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080062650A KR20100002673A (ko) | 2008-06-30 | 2008-06-30 | 반도체 소자의 퓨즈 및 그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100002673A true KR20100002673A (ko) | 2010-01-07 |
Family
ID=41812677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080062650A KR20100002673A (ko) | 2008-06-30 | 2008-06-30 | 반도체 소자의 퓨즈 및 그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100002673A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8445989B2 (en) | 2010-07-02 | 2013-05-21 | Hynix Semiconductor Inc. | Semiconductor device |
-
2008
- 2008-06-30 KR KR1020080062650A patent/KR20100002673A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8445989B2 (en) | 2010-07-02 | 2013-05-21 | Hynix Semiconductor Inc. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100972917B1 (ko) | 반도체 소자 및 그 형성방법 | |
| KR20100002673A (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR100578224B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| US8242577B2 (en) | Fuse of semiconductor device and method for forming the same | |
| KR101177483B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR20100039038A (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR20060011634A (ko) | 효율적으로 결함셀을 리페어할 수 있는 반도체 메모리장치 및 그 제조방법 | |
| KR100967047B1 (ko) | 반도체 소자의 제조방법 | |
| KR101102048B1 (ko) | 반도체 소자의 퓨즈 및 그 제조 방법 | |
| KR100909755B1 (ko) | 반도체소자의 퓨즈 및 그 형성방법 | |
| US8441096B2 (en) | Fuse of semiconductor device and method for forming the same | |
| KR20090088678A (ko) | 퓨즈 및 그 제조 방법 | |
| KR101095826B1 (ko) | 반도체 소자의 퓨즈 및 그의 형성 방법 | |
| KR101033987B1 (ko) | 반도체 소자의 리페어 방법 | |
| KR101060714B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR100792442B1 (ko) | 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법 | |
| KR20100086845A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101110479B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR20090076132A (ko) | 반도체 소자의 제조방법 | |
| KR100689557B1 (ko) | 반도체 소자의 제조방법 | |
| KR20130006921A (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
| KR20100047608A (ko) | 반도체 소자의 제조 방법 | |
| KR20120003237A (ko) | 반도체 소자의 퓨즈 | |
| KR20080005720A (ko) | 반도체 소자의 퓨즈박스 형성 방법 | |
| KR20070079804A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |