KR101110479B1 - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

반도체 소자의 퓨즈 및 그 형성 방법 Download PDF

Info

Publication number
KR101110479B1
KR101110479B1 KR1020090061057A KR20090061057A KR101110479B1 KR 101110479 B1 KR101110479 B1 KR 101110479B1 KR 1020090061057 A KR1020090061057 A KR 1020090061057A KR 20090061057 A KR20090061057 A KR 20090061057A KR 101110479 B1 KR101110479 B1 KR 101110479B1
Authority
KR
South Korea
Prior art keywords
fuse
wiring
forming
type
insulating film
Prior art date
Application number
KR1020090061057A
Other languages
English (en)
Other versions
KR20110003674A (ko
Inventor
배병욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090061057A priority Critical patent/KR101110479B1/ko
Priority to US12/641,032 priority patent/US20110001211A1/en
Publication of KR20110003674A publication Critical patent/KR20110003674A/ko
Application granted granted Critical
Publication of KR101110479B1 publication Critical patent/KR101110479B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 Y타입 퓨즈 및 상기 Y타입 퓨즈를 'V'형태로 노출시키는 절연막을 포함함으로써, 고온고습의 환경하에서 이루어지는 신뢰성 검사에서도 Y타입의 퓨즈의 메탈 크랙이 유발되지 않도록 하여 반도체 소자의 신뢰성 및 경쟁력을 확보할 수 있는 효과를 제공한다.
Y형 퓨즈, 고온고습, 메탈 크랙

Description

반도체 소자의 퓨즈 및 그 형성 방법{Fuse of semiconductor device and method for forming the same}
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 보다 자세하게는 고온고습하에서도 신뢰성이 향상된 Y타입의 퓨즈 및 그 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다. 퓨즈는 하나의 퓨즈 박스 내에서 일회 블로잉 시키는 I타입 퓨즈와, 하나의 퓨즈 박스 내에서 이중 블로잉 시키는 Y타입의 퓨즈가 있다.
한편, 일반적인 반도체 소자는 전기적 검사를 완료하여 통과된 소자에 대하여 신뢰성 테스트를 수행한다. 여기서 신뢰성 테스트는 소자에 기본적은 DC 전원을 인가한 후, 고온고습의 환경 하에서 장시간 방치후 소자의 특성을 테스트 하는 것 이라 할 수 있다. 이때, 고온다습의 환경에 의해 Y 타입의 퓨즈에서만 메탈 크랙이 발생하는 문제가 발생하게 되었다.
보다 구체적으로 살펴보면, 일반적인 반도체 소자의 패키지(pakage) 공정에서 하드(hard)한 물질을 덮기 전에 점성이 높은 에폭시(epoxy) 물질을 먼저 도포하는데, 이때, 퓨즈는 점성이 높은 에폭시 물질로 뒤덮이게 된다. 에폭시 물질은 반액체 상태의 물질이기 때문에 고온고습하에서 습기와 온도에 의해 리플로우(reflow)가 발생하게 되는데, 이때 리플로우에 의한 스트레스가 그대로 퓨즈에 전달되므로 외부로 드러난 부분이 I타입의 퓨즈보다 약 2배정도 더 많은 Y타입의 퓨즈에 스트레스가 더 많이 가해지게 되어 메탈 크랙이 유발된다.
따라서, 실제로는 블로잉 하지 않은 퓨즈가 단선되어 블로잉된 것처럼 동작하는 불량이 다수 유발되는 문제가 있다.
본 발명은 고온고습의 환경 하에서 소자의 신뢰성 검사를 수행하는 경우 Y타입 퓨즈에서 메탈 크랙이 발생하여 블로잉이 이루어진 것처럼 동작하는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 Y타입 퓨즈 및 상기 Y타입 퓨즈를 'V'형태로 노출시키는 절연막을 포함하는 것을 특징으로 한다.
이때, 상기 'V'형태로 노출된 부분은 블로잉이 이루어지는 영역인 것을 특징으로 한다.
그리고, 상기 Y타입 퓨즈는 상부 퓨즈배선, 하부 퓨즈배선 및 상기 상부 퓨즈배선 하부와 상기 하부 퓨즈배선 상부에 접속되는 퓨즈콘택을 포함하는 것을 특징으로 한다.
이때, 상기 상부 퓨즈배선은 'V'형태이고, 상기 하부 퓨즈배선은 'I'형태인 것을 특징으로 한다.
그리고, 상기 상부 퓨즈배선은 'I'형태이고, 상기 하부 퓨즈배선은 'V'형태인 것을 특징으로 한다.
또한, 상기 하부 퓨즈배선과 동일 평면상에 하부배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 하부 퓨즈배선 하부에 금속배선을 더 포함하는 것을 특징으로 한다.
이때, 상기 하부 퓨즈배선 하부 및 상기 금속배선 상부에 구비된 제 1 하부콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 Y타입 퓨즈는 단차에 의해 돌출된 'V'형태의 영역 및 상기 돌출된 'V'형태의 영역보다 상기 단차만큼 낮은 'I'형태의 영역을 포함하는 것을 특징으로 한다.
이때, 상기 Y타입 퓨즈 하부에 구비된 금속배선을 더 포함하는 것을 특징으로 한다.
이때, 상기 Y타입 퓨즈 하부 및 상기 금속배선 상부에 접속되는 제 2 하부콘택을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 Y타입의 퓨즈를 형성하는 단계 및 상기 Y타입의 퓨즈 상에 상기 Y타입의 퓨즈를 'V'형태로 노출시키는 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 절연막을 형성하는 단계 이후 상기 'V'형태로 노출된 상기 Y타입의 퓨즈를 블로잉시키는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 Y타입의 퓨즈를 형성하는 단계는 하부 퓨즈배선을 형성하는 단계와 상기 하부 퓨즈배선 상에 퓨즈콘택을 형성하는 단계 및 상기 콘택 상부과 접속되는 상부 퓨즈배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 절연막을 형성하는 단계는 상기 상부 퓨즈배선을 'V'형태로 노출시키는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계는 상기 하부 퓨즈배선을 'V'형태로 노출시키는 것을 특징으로 한다.
그리고, 상기 하부 퓨즈배선을 형성하는 단계와 동시에 상기 하부 퓨즈배선과 동일 평면상에 하부배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이때. 상기 하부 퓨즈패턴을 형성하는 단계 이전 금속 배선을 형성하는 단계와 상기 금속 배선 상부에 상기 하부 퓨즈패턴 및 상기 하부배선과 접속되는 제 1 하부콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 Y타입의 퓨즈를 형성하는 단계는 단차가 구비된 층간절연막을 형성하는 단계 및 상기 층간절연막 상에 퓨즈배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 Y타입의 퓨즈를 형성하는 단계 이전 금속 배선을 형성하는 단계와 상기 금속 배선 상부에 상기 Y타입의 퓨즈와 접속되는 제 2 하부콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 고온고습의 환경하에서 이루어지는 신뢰성 검사에서도 Y타입의 퓨즈의 메탈 크랙이 유발되지 않도록 하여 반도체 소자의 신뢰성 및 경쟁력을 확보할 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a의 (ⅰ) 및 (ⅱ)는 본 발명에 따른 퓨즈의 일실시예 평면도 및 단면도이고, 도 1b 내지 도 1d는 본 발명에 따른 퓨즈의 형성 방법을 나타낸 단면도이며, 도 2a의 (ⅰ) 및 (ⅱ)는 본 발명에 따른 퓨즈의 다른 실시예 평면도 및 단면도이고, 도 2b 내지 도 2e는 본 발명에 따른 퓨즈의 다른 실시예 형성 방법을 나타낸 단면도이며, 도 3a의 (ⅰ) 및 (ⅱ)는 본 발명에 따른 퓨즈의 또 다른 실시예 평면도 및 단면도이고, 도 3b 내지 도 3d는 본 발명에 따른 퓨즈의 또 다른 실시예 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 본 발명에 따른 퓨즈는 퓨즈콘택을 포함하는 Y타입의 이중 퓨즈배선의 구조를 포함한다. 보다 구체적으로는 Y타입의 이중 퓨즈배선은 상부 퓨즈배선(16), 하부 퓨즈배선(10) 및 상부 퓨즈배선(16)과 하부 퓨즈배선(10)을 전기적으로 연결시키는 퓨즈콘택(14)을 포함한다. 이때, 상부 퓨즈배선(16)은 'V'형태를 가지고, 하부 퓨즈배선(10)은 'I'형태를 갖는 것이 바람직하다. 상부 퓨즈배선(16)은 실제 블로잉이 이루어지는 영역이 된다. 즉, 두 갈래로 갈라지는 'V' 영역(A)에만 레이져가 가해져 블로잉되므로 'I'형태의 하부 퓨즈배선(10)이 노출되지 않아도 블로잉 시 발생되는 문제는 없다. 따라서, 하부 퓨즈배선(10)은 상부 퓨즈배선(16)의 하부와 접속된 퓨즈콘택(14)과 접속됨으로써 전기적으로 연결되도록 하되, 상부 퓨즈배선(16)과 동일한 평면상에 위치하지 않도록 퓨즈콘택(14) 하부에 구비시켜 블로잉 시 하부 퓨즈배선(10)이 노출되지 않도록 한다(B). 이는 실제 블로잉이 이루어져야하는 상부 퓨즈배선(16)만이 노출되도록 하여 고온고습 하에 에폭시의 리플로우에 의한 스트레스를 받지 않도록 하여 금속 크 랙 발생과 같은 문제가 유발되지 않도록 한다. 결과적으로, 블로잉되는 영역은 종래와 동일하게되고, 퓨즈콘택(14)에 의해 전원이 인가되는 부분도 연결되어 종래의 Y타입 퓨즈와 동일하게 작동할 수 있으면서, 이중 배선 구조의 Y타입 퓨즈는 상부 퓨즈배선(16)만 노출되어 노출되는 길이가 반으로 줄게되므로 고온고습의 신뢰성 환경에서 강한 스트레스로 인해 메탈 크랙이 발생하는 현상을 방지할 수 있다.
상술한 본 발명의 반도체 소자의 퓨즈는 다음의 방법으로 형성되는 것이 바람직하다.
도 1b에 도시된 바와 같이, 반도체 기판(S) 상에 금속층을 형성한 후, 패터닝하여 하부 퓨즈배선(10)을 형성한다. 그 다음, 하부 퓨즈배선(10)을 포함하는 전체 상부에 층간절연막(11)을 형성한 후, 하부 퓨즈배선(10)이 노출되도록 층간절연막(11)에 평탄화 식각 공정을 수행한다. 그 다음, 전체 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)에 콘택홀(미도시)을 형성하고, 콘택홀(미도시)이 매립되도록 전체 표면에 도전물질(미도시)을 형성한 후, 층간절연막(12)이 노출되도록 도전물질(미도시)에 평탄화 공정을 수행하여 퓨즈콘택(14)을 형성한다.
도 1c에 도시된 바와 같이, 전체 표면에 상부 퓨즈금속(미도시)을 형성한 후, 상부 퓨즈금속(미도시) 상에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 상부 퓨즈금속(미도시)을 식각하여 상부 퓨즈배선(16)을 형성한다. 이때, 상부 퓨즈배선(16)은 퓨즈콘택(14)의 상부와 접속되도록 하는 것이 바람직하다.
도 1d에 도시된 바와 같이, 상부 퓨즈배선(16)을 포함하는 전체 표면에 절연막(18)을 형성한 후, 블로잉이 이루어져야하는 영역이 노출되도록 절연막(18)을 식 각하여 상부 퓨즈배선(16)을 노출시킨다. 이후, 도시되지는 않았지만, 상부 퓨즈배선(16)에 레이져를 가하여 블로잉이 이루어지도록 한다.
이상에서 서술한 바와 같이 본 발명의 목적을 달성하기 위하여 Y타입의 퓨즈가 고온고습의 환경하에서 신뢰성을 확보할 수 있도록 하는 것은 Y타입의 퓨즈 길이를 I타입의 퓨즈와 유사한 길이를 갖도록 하는 것이다. 따라서, 도 1a 내지 도 1d를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 및 그 형성 방법에 한정되지 않고, 여러 실시예로 본 발명의 목적을 달성할 수 있다. 이하에서는 다른 실시예로 본 발명의 반도체 소자의 퓨즈 및 그 형성 방법의 설명을 계속한다.
도 2a에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 퓨즈는 퓨즈콘택을 포함하는 Y타입의 이중 퓨즈배선의 구조를 포함한다. 보다 구체적으로는 Y타입의 이중 퓨즈배선은 상부 퓨즈배선(32), 하부 퓨즈배선(26) 및 상부 퓨즈배선(32)과 하부 퓨즈배선(26)을 전기적으로 연결시키는 퓨즈콘택(30)을 포함한다. 그리고, 하부 퓨즈배선(26)의 하부와 접속되는 하부콘택(24) 및 하부콘택(24) 하부와 접속되는 금속 배선(20)을 더 포함한다. 이때, 상부 퓨즈배선(32)은 'I'형태를 가지고, 하부 퓨즈배선(26)은 'V'형태를 갖는 것이 바람직하다. 여기서, 하부 퓨즈배선(26)은 실제 블로잉이 이루어지는 영역이 된다. 즉, 두 갈래로 갈라지는 'V' 영역(A')에만 레이져가 가해져 블로잉되므로 'I'형태의 상부 퓨즈배선(32)이 노출되지 않아도 블로잉 시 발생되는 문제는 없다. 따라서, 상부 퓨즈배선(32)은 하부 퓨즈배선(32)의 일측상부와 접속된 퓨즈콘택(30)과 접속됨으로써 전기적으로 연결되도록 하되, 하부 퓨즈배선(26)과 동일한 평면상에 위치하지 않도록 퓨즈콘택(30) 상부에 구비시켜 블로잉 시 상부 퓨즈배선(32)이 노출되지 않도록 한다(B'). 이는 실제 블로잉이 이루어져야하는 하부 퓨즈배선(26)만이 노출되도록 하여 고온고습 하에 에폭시의 리플로우에 의한 스트레스를 받지 않도록 하여 금속 크랙 발생과 같은 문제가 유발되지 않도록 한다. 결과적으로, 블로잉되는 영역은 종래와 동일하게되고, 하부퓨즈콘택(30)에 의해 전원이 인가되는 부분도 연결되어 종래의 Y타입 퓨즈와 동일하게 작동할 수 있으면서, 이중 배선 구조의 Y타입 퓨즈는 하부 퓨즈배선(26)만 노출되어 노출되는 길이가 반으로 줄게되므로 고온고습의 신뢰성 환경에서 강한 스트레스로 인해 메탈 크랙이 발생하는 현상을 방지할 수 있다.
상술한 본 발명의 반도체 소자의 퓨즈는 다음의 방법으로 형성되는 것이 바람직하다.
도 2b에 도시된 바와 같이, 반도체 기판(S1) 상에 금속층을 형성한 후, 패터닝하여 금속 배선(20)을 형성한다. 그 다음, 금속 배선(20)을 포함하는 전체 상부에 층간절연막(21)을 형성한 후, 금속 배선(20)이 노출되도록 층간절연막(21)에 평탄화 식각 공정을 수행한다. 그 다음, 전체 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)에 콘택홀(미도시)을 형성하고 콘택홀(미도시)이 매립되도록 전체 표면에 도전물질(미도시)을 형성한 후, 층간절연막(22)이 노출되도록 도전물질(미도시)에 평탄화 공정을 수행하여 하부콘택(24)을 형성한다.
도 2c에 도시된 바와 같이, 전체 표면에 하부 퓨즈금속(미도시)을 형성한 후, 하부 퓨즈금속(미도시) 상에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스 크로 하부 퓨즈금속(미도시)을 식각하여 하부 퓨즈배선(26) 및 하부배선(27)을 형성한다. 이때, 하부 퓨즈배선(26)의 일측 및 하부배선(27)은 하부콘택(24)과 접속되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 하부 퓨즈배선(26) 및 하부배선(27)을 포함하는 전체 표면에 절연막(28)을 형성한 후, 하부 퓨즈배선(26)의 타측 및 하부배선(27)과 접속되도는 콘택홀(미도시)을 형성한다. 그 다음, 콘택홀(미도시)을 포함하는 전체 표면에 도전물질을 형성한 후, 절연막(28)이 노출되도록 도전물질에 평탄화 식각공정을 수행하여 퓨즈콘택(30)을 형성한다.
도 2e에 도시된 바와 같이, 퓨즈콘택(30)을 포함하는 전체 표면에 상부 퓨즈금속(미도시)을 형성한 후, 상부 퓨즈금속(미도시) 상부에 형성된 감광막 패턴(미도시)을 식각마스크로 하여 상부 퓨즈금속(미도시)을 식각하여 일측과 타측이 퓨즈콘택(30)과 접속되는 상부 퓨즈배선(32)을 형성한다. 즉, 블로잉이 이루어져야하는 하부 퓨즈배선 상부에 구비되는 상부 퓨즈배선(32)이 제거되도록 한다. 그 다음, 절연막(34)을 형성한 후, 블로잉이 이루어져야 하는 영역이 노출되도록 절연막(34,28)을 식각하여 하부 퓨즈배선(26)을 노출시킨다. 이후, 도시되지는 않았지만, 노출된 하부 퓨즈배선(26)에 레이져를 가하여 블로잉이 이루어지도록 한다.
도 3a에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 퓨즈는 단차가 구비된 Y타입의 퓨즈 배선(58)을 포함한다. 그리고, 퓨즈 배선(58)의 일측 및 타측하부에는 하부콘택(54)이 구비되고, 하부콘택(54)의 하부에는 금속 배선(50)이 더 구비되는 것이 바람직하다. 이때, 단차가 구비된 퓨즈 배선(58)은 단차에 의해 돌 출된 영역(A'')과 돌출된 영역(A'')보다 낮아 절연막(60)에 의해 매립된 영역(B'')을 포함한다. 여기서, 돌출된 영역(A'')은 'V'형태를 가지고, 절연막(60)에 의해 매립된 영역(B'')은 'I'형태를 갖는 것이 바람직하다. 이때, 돌출된 영역(A'')은 노출되어 실제 블로잉이 이루어지는 영역이 된다. 따라서, 절연막(60)에 의해 매립된 영역(B'')은 노출되지 않아 고온고습 하에 에폭시의 리플로우에 의한 스트레스를 받지 않도록 하여 금속 크랙 발생과 같은 문제가 유발되지 않도록 한다. 결과적으로, 블로잉되는 영역은 종래와 동일하게되고, 단차에 의해 돌출된 영역(A'')만 노출되도록 하여 노출되는 길이가 반으로 줄게되므로 고온고습의 신뢰성 환경에서 강한 스트레스로 인해 메탈 크랙이 발생하는 현상을 방지할 수 있다.
상술한 본 발명의 반도체 소자의 퓨즈는 다음의 방법으로 형성되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 반도체 기판(S2) 상에 금속층을 형성한 후, 패터닝하여 금속 배선(50)을 형성한다. 그 다음, 금속 배선(50)을 포함하는 전체 상부에 층간절연막(51)을 형성한 후, 금속 배선(50)이 노출되도록 층간절연막(51)에 평탄화 식각공정을 수행한다. 그 다음, 전체 상부에 층간절연막(52)을 형성한 후, 층간절연막(52)에 콘택홀(미도시)을 형성하고 콘택홀(미도시)이 매립되도록 전체 표면에 도전물질(미도시)을 형성한 후, 층간절연막(52)이 노출되도록 도전물질(미도시)에 평탄화 공정을 수행하여 하부콘택(54)을 형성한다.
도 3c에 도시된 바와 같이, 층간절연막(52)의 일부를 노출하는 감광막 패턴(56)을 형성한 후, 이를 식각마스크로 층간절연막(52)을 소정 두께 식각하여 단 차(c)를 형성한다.
도 3d에 도시된 바와 같이, 전체 표면에 퓨즈 배선(58)을 형성한다. 여기서 퓨즈 배선(58)의 일측과 타측 하부는 하부콘택(54)과 접속되는 것이 바람직하다. 그 다음, 전체 표면에 절연막(60)을 형성한 후, 블로잉이 이루어져야 하는 영역이 노출되도록 절연막(60)을 식각하여 퓨즈 배선(58)을 노출시킨다. 이때, 퓨즈 배선(58)이 노출되는 부분은 층간절연막(52)에 형성된 단차(c)에 의해 돌출된 영역인 것이 바람직하다. 이후, 도시되지는 않았지만, 돌출된 퓨즈 배선(58)에 레이져를 가하여 블로잉이 이루어지도록 한다.
상술한 다양한 실시예를 통하여 Y타입의 퓨즈가 고온고습의 환경에서 퓨즈 주변에 구비되는 에폭시의 리플로우로 인해 과도한 스트레스를 받지 않도록 하여 메탈에 크랙이 발생하는 문제를 해결하여 정확하게 블로잉이 이루어지도록 하여 반도체 소자의 수율 및 특성을 향상시킬 수 있다.
도 1a의 (ⅰ) 및 (ⅱ)는 본 발명에 따른 퓨즈의 일실시예 평면도 및 단면도.
도 1b 내지 도 1d는 본 발명에 따른 퓨즈의 형성 방법을 나타낸 단면도.
도 2a의 (ⅰ) 및 (ⅱ)는 본 발명에 따른 퓨즈의 다른 실시예 평면도 및 단면도.
도 2b 내지 도 2e는 본 발명에 따른 퓨즈의 다른 실시예 형성 방법을 나타낸 단면도.
도 3a의 (ⅰ) 및 (ⅱ)는 본 발명에 따른 퓨즈의 또 다른 실시예 평면도 및 단면도.
도 3b 내지 도 3d는 본 발명에 따른 퓨즈의 또 다른 실시예 형성 방법을 나타낸 단면도.

Claims (20)

  1. 상부 퓨즈배선 및 하부 퓨즈배선을 포함하는 Y타입의 퓨즈를 구비하되, 상기 Y타입의 퓨즈는 상기 상부 퓨즈배선 및 상기 하부 퓨즈배선이 연결된 구조이며, 상기 상부 및 하부 퓨즈배선은 각각 다른 층에 구비되어 퓨즈콘택으로 서로 연결되며;
    상기 Y타입 퓨즈를 'V'형태로 노출시키는 절연막을 포함하되,
    상기 'V'형태로 노출된 부분은 블로잉이 이루어지는 영역인 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 상부 퓨즈배선은 'V'형태이고, 상기 하부 퓨즈배선은 'I'형태인 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 청구항 1에 있어서,
    상기 상부 퓨즈배선은 'I'형태이고, 상기 하부 퓨즈배선은 'V'형태인 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 청구항 5에 있어서,
    상기 하부 퓨즈배선과 동일 평면상에 하부배선을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  7. 청구항 6에 있어서,
    상기 하부 퓨즈배선 하부에 금속배선을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  8. 청구항 7에 있어서,
    상기 하부 퓨즈배선 하부 및 상기 금속배선 상부에 구비된 제 1 하부콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  9. 청구항 1에 있어서,
    상기 Y타입 퓨즈는
    단차에 의해 돌출된 'V'형태의 영역 및 상기 돌출된 'V'형태의 영역보다 상기 단차만큼 낮은 'I'형태의 영역을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  10. 청구항 9에 있어서,
    상기 Y타입 퓨즈 하부에 구비된 금속배선을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  11. 청구항 10에 있어서,
    상기 Y타입 퓨즈 하부 및 상기 금속배선 상부에 접속되는 제 2 하부콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  12. 상부 퓨즈배선 및 하부 퓨즈배선을 포함하는 Y타입의 퓨즈를 형성하되, 상기 상부 및 하부 퓨즈배선은 각각 다른 층에 형성되어 퓨즈콘택으로 서로 연결되며,
    상기 Y타입의 퓨즈 상에 상기 Y타입의 퓨즈를 'V'형태로 노출시키는 절연막을 형성하는 단계를 포함하되,
    상기 절연막을 형성하는 단계 이후,
    상기 'V'형태로 노출된 상기 Y타입의 퓨즈를 블로잉시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  13. 삭제
  14. 청구항 12에 있어서,
    상기 Y타입의 퓨즈를 형성하는 단계는
    하부 퓨즈배선을 형성하는 단계;
    상기 하부 퓨즈배선 상에 퓨즈콘택을 형성하는 단계; 및
    상기 콘택 상부과 접속되는 상부 퓨즈배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  15. 청구항 14에 있어서,
    상기 절연막을 형성하는 단계는
    상기 상부 퓨즈배선을 'V'형태로 노출시키는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  16. 청구항 14에 있어서,
    상기 절연막을 형성하는 단계는
    상기 하부 퓨즈배선을 'V'형태로 노출시키는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  17. 청구항 16에 있어서,
    상기 하부 퓨즈배선을 형성하는 단계와 동시에
    상기 하부 퓨즈배선과 동일 평면상에 하부배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  18. 청구항 17에 있어서,
    상기 하부 퓨즈패턴을 형성하는 단계 이전
    금속 배선을 형성하는 단계;
    상기 금속 배선 상부에 상기 하부 퓨즈패턴 및 상기 하부배선과 접속되는 제 1 하부콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  19. 청구항 12에 있어서,
    상기 Y타입의 퓨즈를 형성하는 단계는
    단차가 구비된 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 퓨즈배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 19에 있어서,
    상기 Y타입의 퓨즈를 형성하는 단계 이전
    금속 배선을 형성하는 단계;
    상기 금속 배선 상부에 상기 Y타입의 퓨즈와 접속되는 제 2 하부콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020090061057A 2009-07-06 2009-07-06 반도체 소자의 퓨즈 및 그 형성 방법 KR101110479B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090061057A KR101110479B1 (ko) 2009-07-06 2009-07-06 반도체 소자의 퓨즈 및 그 형성 방법
US12/641,032 US20110001211A1 (en) 2009-07-06 2009-12-17 Fuse for in use of a semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090061057A KR101110479B1 (ko) 2009-07-06 2009-07-06 반도체 소자의 퓨즈 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20110003674A KR20110003674A (ko) 2011-01-13
KR101110479B1 true KR101110479B1 (ko) 2012-01-31

Family

ID=43412178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090061057A KR101110479B1 (ko) 2009-07-06 2009-07-06 반도체 소자의 퓨즈 및 그 형성 방법

Country Status (2)

Country Link
US (1) US20110001211A1 (ko)
KR (1) KR101110479B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030080248A (ko) * 2001-03-15 2003-10-11 인피네온 테크놀로지스 아게 전기 접속 소자를 구비한 집적 회로
KR20040060001A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249038B1 (en) * 1999-06-04 2001-06-19 International Business Machines Corporation Method and structure for a semiconductor fuse
DE10231206B4 (de) * 2002-07-10 2014-10-30 Qimonda Ag Halbleitervorrichtung
US7701035B2 (en) * 2005-11-30 2010-04-20 International Business Machines Corporation Laser fuse structures for high power applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030080248A (ko) * 2001-03-15 2003-10-11 인피네온 테크놀로지스 아게 전기 접속 소자를 구비한 집적 회로
KR20040060001A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20110001211A1 (en) 2011-01-06
KR20110003674A (ko) 2011-01-13

Similar Documents

Publication Publication Date Title
KR101129772B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR101110479B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20120103982A (ko) 퓨즈 패턴 및 그 제조 방법
KR101095826B1 (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR100853478B1 (ko) 반도체 장치 및 그 제조방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR101060714B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100605599B1 (ko) 반도체 장치 및 그 제조방법
KR101096922B1 (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR20070079804A (ko) 반도체 소자의 제조방법
KR20110065658A (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR20100002673A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100833588B1 (ko) 반도체 소자의 제조방법
KR101087799B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20110076242A (ko) 반도체 소자 및 그 제조 방법
KR20080005720A (ko) 반도체 소자의 퓨즈박스 형성 방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR20070048404A (ko) 반도체 소자의 퓨즈
KR20110026756A (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR20110013931A (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR20050107844A (ko) 퓨즈 소자 및 그 제조 방법, 이를 구비하는 반도체 장치
KR20130050114A (ko) 반도체 소자의 안티퓨즈 및 그 형성 방법
KR20080029258A (ko) 반도체 소자의 퓨즈 및 그 형성방법
KR20130006921A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20100047608A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee