KR20110065658A - 반도체 소자의 퓨즈 및 그의 형성 방법 - Google Patents

반도체 소자의 퓨즈 및 그의 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 퓨즈는 반도체 기판 상에 구비되며 상부에 트렌치 가 형성된 층간절연막과, 상기 트렌치를 포함하는 상기 층간절연막 상부에 구비된 절연막과, 상기 절연막 상부에 형성된 금속배선과, 상기 금속배선 양측단부에 접속되는 콘택과, 상기 콘택 상부에 접속되는 퓨즈배선을 포함하여, 퓨즈패턴과 접속되는 콘택 하부에 보이드와 단차를 형성하여 블로잉 시 인가되는 레이져의 에너지가 보이드 또는 단차로 흡수되도록 하여 주변 패턴에 영향을 미치지 않도록 함으로써 불량을 방지하는 효과를 제공한다.
퓨즈배선, 블로잉, 보이드

Description

반도체 소자의 퓨즈 및 그의 형성 방법{Fuse of semiconductor device and method for forming using the same}
본 발명은 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 블로잉 마진 부족으로 오정렬되는 경우 하부 레이어의 손상을 방지할 수 있는 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 층간절연막(12)을 형성한다.
도 1b에 도시된 바와 같이, 층간절연막(12) 상에 배리어 메탈(14) 및 비트라 인 전극(16)을 형성한다.
도 1c에 도시된 바와 같이, 비트라인 전극(16)상에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 식각하여 비트라인 전극(16) 및 배리어 메탈(14)을 패터닝한다. 이어서, 전체 상부에 층간절연막(18)을 형성한다.
도 1d에 도시된 바와 같이, 비트라인 전극(16)이 노출되도록 층간절연막(18)을 식각하여 콘택(20)을 형성한다. 콘택(20)을 포함하는 층간절연막(18) 상부에 트렌치 질화막(22) 및 층간절연막(24)을 형성한다. 이어서, 콘택(20)이 노출되도록 층간절연막(24) 및 질화막(22)을 식각하여 트렌치(미도시)를 형성한 후, 트렌치 표면에 배리어 메탈(26)을 형성하고, 트렌치(미도시)가 매립되도록 퓨즈금속(28)을 형성한다. 그 다음, 다마신 질화막(30)을 형성한다.
도 1e에 도시된 바와 같이, 퓨즈금속(28)에 레이져를 인가하여 블로잉시킨다. 그런데, 블로잉 마진의 부족으로 퓨즈금속(28) 중앙부에 레이져가 인가되지 않고 콘택(20)과 접속되는 부분에 인가되는 경우(A)에는 레이져 에너지가 콘택(20)에 전달되어 콘택(20) 하부에 연결되어 있는 비트라인 금속(16)에 비트라인 금속(16)의 장축방향으로 어택(attack,B)을 유발하여 어택이 강한경우에는 비트라인의 단절로 이어져 DC 페일을 발생시킨다.
본 발명은 반도체 소자의 퓨즈를 컷팅하기 위해 레이져를 인가하여 블로잉시키는 경우 블로잉 마진 부족으로 인해 콘택을 통하여 레이져 에너지가 전달되는 경우 장축방향으로 비트라인 금속이 제거되어 불량을 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 퓨즈는 반도체 기판 상에 구비되며 상부에 트렌치 가 형성된 층간절연막과, 상기 트렌치를 포함하는 상기 층간절연막 상부에 구비된 절연막과, 상기 절연막 상부에 형성된 금속배선과, 상기 금속배선 양측단부에 접속되는 콘택과, 상기 콘택 상부에 접속되는 퓨즈배선을 포함하는 것을 특징으로 한다.
이때, 상기 트렌치는 슬릿 형태인 것을 특징으로 한다.
그리고, 상기 절연막은 스텝 커버리지(step coverage)가 낮은 물질인 것을 특징으로 한다.
그리고, 상기 절연막은 USG(Undoped silicate glass)인 것을 특징으로 한다.
그리고, 상기 금속배선은 비트라인 전극인 것을 특징으로 한다.
그리고, 상기 금속배선 중앙부 하부의 상기 층간절연막에 구비된 단차를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상에 구비되며, 상 부에 트렌치가 형성된 층간절연막을 형성하는 단계와, 상기 트렌치를 포함하는 상기 층간절연막 상부에 구비된 절연막을 형성하는 단계와, 상기 절연막 상부에 형성된 금속배선을 형성하는 단계와, 상기 금속배선 양측단부에 접속되는 콘택을 형성하는 단계, 및 상기 콘택 상부에 접속되는 퓨즈배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막을 형성하는 단계는 상기 층간절연막 상부에 슬릿 형태의 스페이스 패턴을 구비한 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막을 형성하는 단계는 상기 금속배선 중앙부 하부의 상기 층간절연막에 단차를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계는 스텝 커버리지(step coverage)가 낮은 물질을 사용하여 상기 트렌치 내부에는 형성되지 형성되지 않도록 하여 보이드를 형성하는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계는 USG(Undoped silicate glass)을 형성하는 것을 특징으로 한다.
본 발명은 퓨즈패턴과 접속되는 콘택 하부에 보이드와 단차를 형성하여 블로잉 시 인가되는 레이져의 에너지가 보이드 또는 단차로 흡수되도록 하여 주변 패턴에 영향을 미치지 않도록 함으로써 불량을 방지하는 효과를 제공한다.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 반도체 소자의 퓨즈의 형성 방법을 나타낸 단면도이며, 도 3는 본 발명의 반도체 소자의 퓨즈에 레이져를 인가시켜 블로잉시켰을때의 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 여기서, 층간절연막(102)은 BPSG(Borophophosilicate glass)인 것이 바람직하다.
도 2b에 도시된 바와 같이, 층간절연막(102) 상에 감광막 패턴(104)을 형성한다. 이때, 감광막 패턴(104)은 소정간격 이격되도록 형성되고, 소정간격 이격된 감광막 패턴(104) 내에는 슬릿형태의 스페이스 패턴(106)을 포함하는 것이 바람직하다. 여기서, 감광막 패턴(104)이 이격되도록 하는 것은 이격된 거리만큼 후속공정에서 층간절연막을 식각하여 단차를 유발하도록 하기 위함이다.
도 2c에 도시된 바와 같이, 감광막 패턴(106)을 식각마스크로 하여 층간절연막(102)을 식각한다. 이 과정에서 층간절연막(104) 상부는 슬릿 형태의 트렌치(108)가 형성되는 것이 바람직하다. 이후, 전체 상부에 절연막(110)을 형성한다. 이때, 절연막(110)은 스텝 커버리지(step coverage)가 낮은 물질인 것이 바람직하다. 예를들면, 절연막(110)은 USG(Undoped silicate glass)인 것이 바람직하다. 절연막(110)은 스텝 커버리지가 좋지 않기 때문에 슬릿 형태의 트렌치(108)에는 매립 되지 않고 절연막(110)의 전체 상부에 형성된다. 따라서, 트렌치(108)를 형성할 때에는 절연막(110)이 트렌치(108) 내부에 형성되지 않도록 슬릿 형태의 좁은 폭을 갖도록 형성하는 것이 바람직하다. 이와 같이, 트렌치(108)를 형성한 후 그 상부에 절연막(110)을 형성함으로써 트렌치(108)는 절연막(110)에 의해 보이드(void)와 같은 역할을 하게된다.
도 2d에 도시된 바와 같이, 전체 상부에 배리어 메탈(112) 및 비트라인 전극(114)을 형성한다. 이때, 배리어 메탈(112)은 Ti/TiN/Glue TiN인 것이 바람직하고, 비트라인 전극(114)은 텅스텐인 것이 바람직하다. 여기서, 베리어 메탈(112)과 비트라인 전극(114)은 이격된 감광막 패턴(106)에 의해 단차가 형성되는 것이 바람직하다.
도 2e에 도시된 바와 같이, 비트라인 전극(114) 상에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 식각하여 비트라인 전극(114) 및 배리어 메탈(112)을 패터닝한다. 이때, 패터닝된 비트라인 전극(114) 및 배리어 메탈(112)은 층간절연막(102) 상부에 형성된 트렌치(108)의 상부의 연장선상이 노출되는 것이 바람직하다. 이어서, 전체 상부에 층간절연막(116)을 형성한다.
도 2f에 도시된 바와 같이, 비트라인 전극(114)이 노출되도록 층간절연막(116)을 식각하여 콘택(118)을 형성한다. 콘택(118)을 포함하는 층간절연막(116) 상부에 트렌치 질화막(120) 및 층간절연막(124)을 형성한다. 이어서, 콘택(118)이 노출되도록 층간절연막(124) 및 질화막(120)을 식각하여 트렌치(미도시)를 형성한 후, 트렌치 표면에 배리어 메탈(126)을 형성하고, 트렌치(미도시)가 매립되도록 퓨 즈금속(128)을 형성한다. 그 다음, 전체 상부에 다마신 질화막(130)을 형성한다.
도 3는 레이져를 인가하였을 경우의 본 발명의 반도체 소자의 퓨즈 단면도이다. 도 3에 도시된 바와 같이, 블로잉 마진의 부족으로 퓨즈금속(128)의 중앙부에 레이져가 인가되지 않고 콘택(118)과 접속되는 부분에 인가되는 경우(A')에는 레이져 에너지가 콘택(118)에 전달되어 콘택(118) 하부에 연결되어 있는 비트라인 금속(114)에 전달된다. 이때, 비트라인 금속(114)에 전달된 레이져 에너지에 의해 층간절연막(102)에 형성된 트렌치(108)에 의해 흡수되어 비트라인 금속(114)의 장축방향으로 전달되지 않아 비트라인의 단절을 방지할 수 있다. 또한, 레이져 에너지가 비트라인 장축방향으로 전달된다 하더라도 비트라인 금속(114)에 형성된 단차에 의해 레이져 에너지는 단차가 형성된 부분까지만 전달되어 비트라인 금속 전체가 절단되는 것을 방지할 수 있다. 따라서, 비트라인 금속에 전달되는 레이져 에너지를 최소화시킴으로써 비트라인 금속에서 유발되는 불량을 방지할 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 반도체 소자의 퓨즈의 형성 방법을 나타낸 단면도.
도 3는 본 발명의 반도체 소자의 퓨즈에 레이져를 인가시켜 블로잉시켰을때의 단면도.

Claims (11)

  1. 반도체 기판 상에 구비되며, 상부에 트렌치가 형성된 층간절연막;
    상기 트렌치를 포함하는 상기 층간절연막 상부에 구비된 절연막;
    상기 절연막 상부에 형성된 금속배선;
    상기 금속배선 양측단부에 접속되는 콘택; 및
    상기 콘택 상부에 접속되는 퓨즈배선을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 청구항 1에 있어서,
    상기 트렌치는 슬릿 형태인 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 청구항 1에 있어서,
    상기 절연막은 스텝 커버리지(step coverage)가 낮은 물질인 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 청구항 1에 있어서,
    상기 절연막은 USG(Undoped silicate glass)인 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 청구항 1에 있어서,
    상기 금속배선은
    비트라인 전극인 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 청구항 1에 있어서,
    상기 금속배선 중앙부 하부의 상기 층간절연막에 구비된 단차를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판 상에 구비되며, 상부에 트렌치가 형성된 층간절연막을 형성하는 단계;
    상기 트렌치를 포함하는 상기 층간절연막 상부에 구비된 절연막을 형성하는 단계;
    상기 절연막 상부에 형성된 금속배선을 형성하는 단계;
    상기 금속배선 양측단부에 접속되는 콘택을 형성하는 단계; 및
    상기 콘택 상부에 접속되는 퓨즈배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈의 형성 방법.
  8. 청구항 7에 있어서,
    상기 층간절연막을 형성하는 단계는
    상기 층간절연막 상부에 슬릿 형태의 스페이스 패턴을 구비한 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  9. 청구항 7에 있어서,
    상기 층간절연막을 형성하는 단계는
    상기 금속배선 중앙부 하부의 상기 층간절연막에 단차를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 7에 있어서,
    상기 절연막을 형성하는 단계는
    스텝 커버리지(step coverage)가 낮은 물질을 사용하여 상기 트렌치 내부에는 형성되지 형성되지 않도록 하여 보이드를 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  11. 청구항 7에 있어서,
    상기 절연막을 형성하는 단계는
    USG(Undoped silicate glass)을 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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