KR20110026756A - 반도체 소자의 퓨즈 및 그의 형성 방법 - Google Patents

Abstract

본 발명은 절연막 내에 매립되고 블로잉 시 단절되는 퓨즈 금속 및 상기 퓨즈 금속의 일측상부 및 타측상부에 연결되는 도전물질을 포함함으로써, 고온 고습의 환경에 의해 퓨즈 금속이 다시 연결되는 문제를 근본적으로 해결하여 반도체 소자의 특성 및 소자의 신뢰성 확보에 기여할 수 있는 효과를 제공한다.

퓨즈 금속, 이동

Description

반도체 소자의 퓨즈 및 그의 형성 방법{Fuse of semiconductor device and method for forming the same}

본 발명은 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 구리 퓨즈의 이동을 방지하는 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것이다.

메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.

예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.

전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.

어드레스 경로를 치환하기 위해 퓨즈를 블로잉시키는 공정은 상기 퓨즈 상부에 소정 두께의 절연막을 남긴 후 레이져를 조사하여 불량이 발생한 퓨즈가 컷팅되도록 한다. 그런데, 상기 절연막은 유리와 같은 성질을 갖기 때문에, 레이저 에너지는 상기 절연막에 흡수되지 않고 그대로 통과하게 된다. 이에 따라, 대부분의 레이저 에너지는 상기 퓨즈에 흡수된다. 그러면, 상기 퓨즈는 레이저 에너지에 의해 열 팽창하게 되고, 그 결과 상기 퓨즈가 터짐으로써 컷팅 된다. 즉, 블로잉 공정시 레이저 에너지를 받은 퓨즈 블로잉부는 모두 기화되어 공기 중에 날아가야 한다.

그런데, 퓨즈 블로잉부가 모두 기화되지 못하는 경우 퓨즈 블로잉부에 잔유물(residue)이 남아 절단된 퓨즈 양단이 서로 이어지게 된다. 그렇게 되면, 컷팅되어야 할 퓨즈가 컷팅되지 않은 것으로 판단되어 어드레스 리페어(repair) 공정이 제대로 수행되지 못하는 문제점이 있다. 또한, 컷팅이 이루어졌다 하더라도 고온 고습의 신뢰성 환경하에서 퓨즈금속이 이동하게 되어 정확하게 컷팅되지 못한 것으로 판단되는 문제가 있다. 이를 방지하기 위하여 블로잉 후 블로잉 부를 폴리머등으로 분리시키는 방법이 제안되고 있지만, 이는 구리가 이동되는 시간을 지연시킬 뿐 결과적으로는 끊어진 퓨즈가 다시 연결되는 한계가 있다.

본 발명은 반도체 소자의 퓨즈 금속이 고온 고습의 신뢰성 환경에서 이동하여 블로잉이 이루어진 이후에도 끊어지지 않고 연결된 것과 같은 결과를 유발하여 정확하게 블로잉이 이루어지지 않은 것과 같이 판단되는 문제를 해결하고자 한다.

본 발명의 반도체 소자의 퓨즈는 절연막 내에 매립되고 블로잉 시 단절되는 퓨즈 금속 및 상기 퓨즈 금속의 일측상부 및 타측상부에 연결되는 도전물질을 포함하는 것을 특징으로 한다.

이때, 상기 퓨즈 금속은 블로잉 시 모두 제거될 수 있는 크기를 갖는 것을 특징으로 한다.

그리고, 상기 퓨즈 금속은 구리인 것을 특징으로 한다.

또한, 상기 도전물질은 텅스텐인 것을 특징으로 한다.

그리고, 상기 도전물질은 라인 타입인 것을 특징으로 한다.

이때, 상기 도전물질은 일측방향으로 나란히 형성되어 일정 간격 이격된 것을 특징으로 한다.

그리고, 상기 도전물질은 평면도 상에서 상기 퓨즈 금속과 'ㄷ' 타입으로 접속되는 것을 특징으로 한다.

그리고, 상기 도전물질은 Y타입인 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 절연막 내에 매립되고, 블 로잉 시 절단되는 퓨즈 금속을 형성하는 단계와 상기 퓨즈 금속의 양측단부를 노출시키는 절연패턴을 형성하는 단계 및 상기 절연막 상으로 상기 절연패턴 사이를 매립하는 도전물질을 형성하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 퓨즈 금속을 형성하는 단계는 블로잉 시 모두 제거될 수 있는 크기를 갖도록 형성하는 것을 특징으로 한다.

또한, 상기 퓨즈 금속을 형성하는 단계는 상기 절연막 내에 트렌치를 형성하는 단계와 상기 트렌치를 포함하는 전체 상부에 퓨즈 금속을 형성하는 단계 및 상기 절연막이 노출되도록 상기 퓨즈 금속에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 도전물질을 형성하는 단계 이후, 상기 절연패턴을 제거하는 단계 및 상기 퓨즈 금속에 레이져를 가하는 단계를 더 포함하는 것을 특징으로 한다.

본 발명은 고온 고습의 환경에 의해 퓨즈 금속의 이동을 근본적으로 차단하여 이동하지 못하게 함으로써 블로잉이 이루어진 퓨즈가 다시 연결되는 문제를 해결하여 반도체 소자의 특성 및 소자의 신뢰성 확보에 기여할 수 있는 효과를 제공한다.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명에 따른 반도체 소자의 퓨즈를 나타낸 것으로, (ⅰ)은 평면도 이고, (ⅱ)는 x-x1을 따라 자른 단면도이며, 도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 따라 자른 단면도이고, 도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x'을 따라 자른 단면도이다.

도 1에 도시된 본 발명에 따른 반도체 소자의 퓨즈는 블로잉된 후의 형상을 나타낸다. 본 발명에 따른 반도체 소자의 퓨즈는 반도체 기판(100) 상에 형성된 절연막(102)에 매립된 퓨즈 금속(104), 퓨즈 금속(104)의 일측상부 및 타측상부와 연결된 도전물질(110)을 포함한다. 여기서, 퓨즈 금속(104)은 구리인 것이 바람직하고, 도전물질(110)은 텅스텐인 것이 바람직하다. 그리고, 퓨즈 금속(104)은 블로잉 시 모두 제거되는 크기를 갖는 것이 바람직하다. 또한, 도전물질(110)은 퓨즈 금속(104)과 연결되는 라인 타입인 것이 바람직하다. 여기서, 도전물질(110)은 일측방향으로 나란히 형성되어 일정 간격 이격되어 평면도상에서 퓨즈 금속(104)과 'ㄷ'자 타입으로 접속되는 것이 바람직하다. 도 1에 도시되어 있지는 않지만 도전물질(110)은 퓨즈 금속(104)과 연결되는 Y타입이 될 수 있다. 이와 관련된 내용은 도 3f를 참조한다.

상술한 바와 같이, 본 발명에 따른 반도체 소자의 퓨즈는 블로잉 시 완전히 제거될 수 있는 크기를 갖는 퓨즈 금속을 절연막 속에 매립하고, 퓨즈 금속 상부에 셀 영역과 전기적으로 연결될 수 있도록 도전물질을 구비시킴으로써, 블로잉 시 퓨즈 금속이 끊어진 이후 신뢰성 환경에서 남아있는 퓨즈 금속들이 이동하여 연결되 는 현상을 근본적으로 방지할 수 있다.

도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(100) 상에 절연막(102)을 형성한다. 여기서, 반도체 기판(100)상에는 절연막(102) 이외의 하부 구조물이 더 형성될 수 있다. 하부 구조물에 대한 설명은 본 발명의 특징을 설명하는데 핵심이 되는 사항이 아니므로 본 발명에서 구체적인 설명은 생략한다. 그 다음, 절연막(102)의 소정 영역에 트렌치(미도시)를 형성한 후, 전체 상부에 퓨즈 금속층을 형성하고 퓨즈 금속층에 평탄화 공정을 수행하여 트렌치(미도시)에 매립되도록 퓨즈 금속(104)을 형성한다. 여기서, 퓨즈 금속은 구리인 것이 바람직하고, 상술한 소정 영역의 크기는 후속 공정에서 블로잉이 이루어질 영역의 크기인 것이 바람직하다. 즉, 블로잉이 이루어질 영역에만 절연막(102)을 식각하여 트렌치를 형성하고 트렌치에 퓨즈 금속(104)을 매립함으로써, 블로잉 시 퓨즈 금속(104)이 모두 날아가 버리도록 하는 것에 본 발명의 핵심이 있다. 따라서, 블로잉 후에 퓨즈부에는 퓨즈 금속이 남아있지 않게 되며, 이로 인해 고온 고습의 환경에서도 퓨즈 금속이 이동하여 퓨즈 금속이 연결되는 문제를 근본적으로 해결할 수 있다. 그 다음, 전체 상부에 질화막(106)을 형성한다(도 2a).

그 다음, 전체 상부에 층간절연막(108)을 형성한다. 여기서, 층간절연막(108)은 TEOS(Tetra Ethyl Ortho Silicate)인 것이 바람직하다(도 2b).

도 2c에 도시된 바와 같이, 전체 상부에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 층간절연막(108) 및 질화막(106)을 식각한다. 여기서, 감광막 패턴(미도시)은 퓨즈 금속(104)의 일측 및 이웃하는 퓨즈 금 속(104)의 타측을 노출시키는 것이 바람직하다. 또한, 퓨즈 금속(104)의 y축 방향의 중앙부에도 구비되어 퓨즈 금속(104)의 y축 방향 양단부를 노출시키는 것이 바람직하다.

도 2d 및 도 2e에 도시된 바와 같이, 전체 상부에 도전물질(110)을 형성한다(도 2d). 그 다음, 도전물질(110) 상부에 에치백 공정을 수행하여 퓨즈 금속(104)이 노출되도록 도전물질(110)을 식각한다(도 2e). 여기서, 도전물질(110)을 식각하는 공정은 반드시 에치백 공정에 한정되지 않고 평탄화 식각 공정으로 수행될 수 있다. 결국, 도전물질(110)은 도 2c에서 층간절연막(108) 및 질화막(106)이 제거된 자리에 매립되어 라인 타입의 형태를 갖는다. 즉, 도전물질(110)은 일측방향으로 나란히 형성되어 일정 간격 이격되어 퓨즈 금속(104)과 접속된다. 따라서, 평면도(ⅰ)에서 보았을 때 도전물질(110)은 퓨즈 금속(104)과 'ㄷ'자 형태로 접속된다. 이때, 퓨즈 금속(104)의 y축 방향의 양단부에 연결된 도전물질(110)은 퓨즈 금속(104)이 셀 영역과 전기적으로 연결되도록 한다.

도 2f에 도시된 바와 같이, 층간절연막(108)을 제거하고 퓨즈 금속(104)에 레이져(112)를 가하여 블로잉시킨다. 이 과정에서 퓨즈 금속(104)만이 제거되고, 그 상부에 구비된 도전물질(110)은 제거되지 않는다. 여기서 퓨즈 금속(104)은 블로잉이 이루어지는 부분에 국부적으로 형성되어 있으므로, 블로잉 이후 퓨즈 금속(104)의 잔여물이 남지 않게된다.

이하에서는 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 설명한다.

도 3a 및 도 3b에 도시된 바와 같이, 반도체 기판(200) 상에 절연막(202)을 형성한다. 여기서, 반도체 기판(200)상에는 절연막(202) 이외의 하부 구조물이 더 형성될 수 있다. 하부 구조물에 대한 설명은 본 발명의 특징을 설명하는데 핵심이 되는 사항이 아니므로 본 발명에서 구체적인 설명은 생략한다. 그 다음, 절연막(202)의 소정 영역에 트렌치(미도시)를 형성한 후, 전체 상부에 퓨즈 금속층을 형성하고 퓨즈 금속층에 평탄화 공정을 수행하여 트렌치(미도시)에 매립되도록 퓨즈 금속(204)을 형성한다. 여기서, 퓨즈 금속은 구리인 것이 바람직하고, 상술한 소정 영역은 후속 공정에서 블로잉이 이루어질 영역인 것이 바람직하다. 즉, 블로잉이 이루어질 영역에만 절연막(202)을 식각하여 트렌치를 형성하고 트렌치에 퓨즈 금속(204)을 매립함으로써, 블로잉 시 퓨즈 금속(204)이 모두 날아가 버리도록 한다. 따라서, 블로잉 후에 퓨즈부에는 퓨즈 금속이 남아있지 않게 되며, 이로 인해 고온 고습의 환경에서도 퓨즈 금속이 이동하여 퓨즈 금속이 연결되는 문제를 근본적으로 해결할 수 있다. 그 다음, 전체 상부에 질화막(206)을 형성한다(도 3a). 그 다음, 전체 상부에 층간절연막(208)을 형성한다. 여기서, 층간절연막(208)은 TEOS(Tetra Ethyl Ortho Silicate)인 것이 바람직하다(도 3b).

도 3c에 도시된 바와 같이, 전체 상부에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 층간절연막(208) 및 질화막(206)을 식각한다. 여기서, 감광막 패턴(미도시)은 퓨즈 금속(204)의 양단부를 노출시키며, 퓨즈 금속(204)의 상부에 구비되는 것이 바람직하다.

도 3d 및 도 3e에 도시된 바와 같이, 전체 상부에 도전물질(210)을 형성한 다(도 3d). 그 다음, 도전물질(210) 상부에 에치백 공정을 수행하여 퓨즈 금속(204)이 노출되도록 도전물질(210)을 식각한다(도 3e). 여기서, 도전물질(210)을 식각하는 공정은 반드시 에치백 공정에 한정되지 않고 평탄화 식각 공정으로 수행될 수 있다. 결국, 도전물질(210)은 도 3c에서 층간절연막(208) 및 질화막(206)이 제거된 자리에 매립되게 되어 Y타입의 형태를 갖는다. 이와 같이 퓨즈 금속(204) 의 x축 방향의 양단부와 접속되는 도전물질(210)은 퓨즈 금속(204)이 셀 영역과 전기적으로 연결되도록 한다.

도 3f에 도시된 바와 같이, 층간절연막(208) 및 질화막(206)을 제거하고 퓨즈 금속(204)에 레이져를 가하여 블로잉시킨다. 이 과정에서 퓨즈 금속(204)만이 제거되고, 그 상부에 구비된 도전물질(210)은 제거되지 않는다. 여기서 퓨즈 금속(204)은 블로잉이 이루어지는 부분에 국부적으로 형성되어 있으므로, 블로잉 이후 퓨즈 금속(204)의 잔여물이 남지 않게된다.

상술한 바와 같이, 본 발명은 블로잉되는 부분에만 금속 퓨즈를 형성함으로써 블로잉 시에 퓨즈 금속을 모두 날려 잔여물이 남지 않도록 함으로써, 블로잉 후에 남아있는 퓨즈 금속의 이동으로 퓨즈가 여전히 연결되는 현상이 근본적으로 방지도록 한다.

도 1은 본 발명에 따른 반도체 소자의 퓨즈를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 따라 자른 단면도.

도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 따라 자른 단면도.

도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x'을 따라 자른 단면도.

Claims (12)

1. 절연막 내에 매립되고 블로잉 시 단절되는 퓨즈 금속; 및

   상기 퓨즈 금속의 일측상부 및 타측상부에 연결되는 도전물질을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
2. 청구항 1에 있어서,

   상기 퓨즈 금속은 블로잉 시 모두 제거될 수 있는 크기를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
3. 청구항 1에 있어서,

   상기 퓨즈 금속은 구리인 것을 특징으로 하는 반도체 소자의 퓨즈.
4. 청구항 1에 있어서,

   상기 도전물질은 텅스텐인 것을 특징으로 하는 반도체 소자의 퓨즈.
5. 청구항 1에 있어서,

   상기 도전물질은 라인 타입인 것을 특징으로 하는 반도체 소자의 퓨즈.
6. 청구항 5에 있어서,

   상기 도전물질은 일측방향으로 나란히 형성되어 일정 간격 이격된 것을 특징으로 하는 반도체 소자의 퓨즈.
7. 청구항 1에 있어서,

   상기 도전물질은 평면도 상에서 상기 퓨즈 금속과 'ㄷ' 타입으로 접속되는 것을 특징으로 하는 반도체 소자의 퓨즈.
8. 청구항 1에 있어서,

   상기 도전물질은 Y타입인 것을 특징으로 하는 반도체 소자의 퓨즈.
9. 절연막 내에 매립되고, 블로잉 시 절단되는 퓨즈 금속을 형성하는 단계;

   상기 퓨즈 금속의 양측단부를 노출시키는 절연패턴을 형성하는 단계; 및

   상기 절연막 상으로 상기 절연패턴 사이를 매립하는 도전물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
10. 청구항 9에 있어서,

    상기 퓨즈 금속을 형성하는 단계는

    블로잉 시 모두 제거될 수 있는 크기를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
11. 청구항 9에 있어서,

    상기 퓨즈 금속을 형성하는 단계는

    상기 절연막 내에 트렌치를 형성하는 단계;

    상기 트렌치를 포함하는 전체 상부에 퓨즈 금속을 형성하는 단계; 및

    상기 절연막이 노출되도록 상기 퓨즈 금속에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
12. 청구항 10에 있어서,

    상기 도전물질을 형성하는 단계 이후,

    상기 절연패턴을 제거하는 단계; 및

    상기 퓨즈 금속에 레이져를 가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.

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