KR20110013931A - 반도체 소자의 퓨즈 및 그의 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 퓨즈는 층간절연막에 구비된 콘택홀을 매립하고 상기 층간절연막 상부에 패터닝된 콘택용 도전층 패턴 및 상기 콘택용 도전층 패턴상에 구비되며, 블로잉 영역이 식각된 절연막을 포함함으로써, 퓨즈 금속의 두께를 낮추어 퓨즈 금속의 컷팅을 용이하게 하여 리페어가 정확하게 이루어지도록 하는 효과를 제공한다.
퓨즈 금속, 콘택, 블로잉, 텅스텐

Description

반도체 소자의 퓨즈 및 그의 형성 방법{Fuse of semiconductor device and method for forming using the same}
본 발명은 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 퓨즈 컷팅이 용이한 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
퓨즈는 크게 컨벤셔널(conventional) 구조와 배어(bare) 구조로 나눌 수 있는데 컨벤셔널 구조는 퓨즈 상부에 소정 두께의 절연막을 남긴 후 레이져를 조사하여 퓨즈가 컷팅되도록 하는 것이고, 배어 구조는 절연막, 배리어 금속층 및 퓨즈 금속이 적층된 구조에서 퓨즈 금속에 레이져를 조사하여 퓨즈가 컷팅되도록 하는 것이다. 그런데, 컨벤셔널 구조의 퓨즈는 퓨즈 금속이 두꺼워져서 레이져를 조사하는 경우 퓨즈 컷팅이 용이하게 이루어지기 어렵고, 배어 구조는 퓨즈 금속이 공기 중에 노출되어 있기 때문에 퓨즈 금속이 쉽게 산화되는 문제가 있다.
특히, 퓨즈 금속으로 구리가 사용되는 경우 컨벤셔널 구조는 고온 고습의 신뢰성 환경하에서 습기에 의해 쉽게 이동하는 문제가 발생하거나 잔유물이 발생하여 컷팅이 제대로 이루어지지 않은 현상을 유발하게 되고, 배어 구조는 구리가 공기에 쉽게 산화하는 성질을 가지고 있기 때문에 적용하기 어려울 뿐만 아니라 두께가 두꺼워져 고에너지의 레이져를 가하여 퓨즈 컷팅을 실시함에 따라서 주변 퓨즈 및 하부 레이어의 손실이 불가피한 문제가 있다.
본 발명은 퓨즈 금속의 두께가 두꺼워 컷팅이 잘 이루어지지 않는 문제를 해결하고, 배어 구조로 사용할 때 퓨즈 금속이 공기중에 노출되어 쉽게 산화되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 퓨즈는 층간절연막에 구비된 콘택홀을 매립하고 상기 층간절연막 상부에 패터닝된 콘택용 도전층 패턴 및 상기 콘택용 도전층 패턴상에 구비되며, 블로잉 영역이 식각된 절연막을 포함하는 것을 특징으로 한다.
이때, 상기 콘택용 도전층 패턴은 상기 콘택홀에 매립된 물질과 동일 물질인 것을 특징으로 한다.
그리고, 상기 콘택용 도전층 패턴은 텅스텐인 것을 특징으로 한다.
그리고, 상기 블로잉 영역이 식각된 절연막은 상기 콘택용 도전층 패턴을 노출시키는 것을 특징으로 한다.
이때, 상기 절연막이 식각된 부분은 상기 콘택용 도전층 패턴보다 작은 폭을 갖는 것을 특징으로 한다.
그리고, 상기 절연막이 식각된 부분은 상기 콘택용 도전층 패턴과 동일한 폭을 갖는 것을 특징으로 한다.
그리고, 상기 블로잉 영역이 식각된 절연막은 상기 층간절연막 및 상기 콘택용 도전층 패턴을 노출시키는 것을 특징으로 한다.
그리고, 상기 절연막이 식각된 부분은 상기 콘택용 도전층 패턴보다 큰 폭을 갖는 것을 특징으로 한다.
또한, 상기 콘택용 도전층 패턴 상부에 구비되는 제 1 금속패턴을 더 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막에 형성된 콘택홀을 매립하는 콘택 및 상기 층간절연막 상부에 구비되고 상기 콘택과 접속되는 제 2 금속패턴을 더 포함하는 것을 특징으로 한다.
그리고, 상기 패터닝된 콘택용 도전층 패턴 사이는 평탄화된 절연막이 구비되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 층간절연막에 구비된 콘택홀을 매립하고 상기 층간절연막 상부에 패터닝된 콘택용 도전층 패턴을 형성하는 단계 및 상기 콘택용 도전층 패턴상에 구비되며, 블로잉 영역이 식각된 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 콘택용 도전층 패턴을 형성하는 단계는 상기 층간절연막 상에 콘택용 도전층을 형성하는 단계와 상기 콘택용 도전층 상부에 콘택홀 상부를 덮는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 콘택용 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 콘택용 도전층 패턴을 형성하는 단계 이후 상기 콘택용 도전층 패턴 상부에 제 1 절연막을 형성하는 단계 및 상기 콘택용 도전층 패턴이 노출되도록 상기 제 1 절연막에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으 로 한다.
그리고, 상기 블로잉 영역이 식각된 절연막을 형성하는 단계는 상기 콘택용 도전층 패턴을 포함하는 전체 상부에 제 2 절연막을 형성하는 단계와 상기 제 2 절연막 상부에 상기 블로잉 영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 콘택용 도전층 패턴이 노출되도록 상기 제 2 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 블로잉 영역이 식각된 절연막을 형성하는 단계는 상기 콘택용 도전층 패턴을 포함하는 전체 상부에 제 3 절연막을 형성하는 단계와 상기 제 3 절연막 상부에 상기 블로잉 영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 층간절연막 및 상기 도전층 패턴이 노출되도록 상기 제 3 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 블로잉 영역이 식각된 절연막을 형성하는 단계 이후 상기 콘택용 도전층 패턴 상부에 상기 제 1 금속패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 콘택홀 도전층 패턴을 형성하는 단계와 동시에 상기 층간절연막에 콘택을 형성하는 단계가 더 이루어지는 것을 특징으로 한다.
그리고, 상기 콘택을 형성하는 단계 이후 상기 층간절연막 상에 상기 콘택과 접속되는 제 2 금속패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 퓨즈 금속으로 공기중에 노출되어도 쉽게 산화하지 않은 물질을 사용하여 퓨즈 금속이 손상되지 않도록 하면서, 퓨즈 금속의 두께를 낮추어 퓨즈 금속의 컷팅을 용이하게 하여 리페어가 정확하게 이루어지도록 하는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 것으로, (ⅰ)는 단면도이고, (ⅱ)는 평면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 층간절연막(102)을 형성한 후, 층간절연막(102) 상부에 콘택홀을 정의하는 감광막 패턴(미도시)을 형성하고 이를 식각마스크로 층간절연막(102)을 식각하여 콘택홀(104)을 형성한다. 이때 층간절연막(102)은 산화막, 질화막, 탄소계열(carbon) 및 폴리머계열의 물질을 사용하는 것이 바람직하다. 폴리머계열의 물질로는 폴리프로필렌(Polypropylene) 및 폴리염화비닐(PVC) 등이 바람직하며, 폴리이미드(Polyimide)가 가장 바람직하다. 또한, 층간절연막(102)은 화학기상증착방법(CVD), 전기로, 물리기상증착법(PVD), 스핀코팅 등의 방법으로 증착하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 콘택홀(104)을 포함하는 층간절연막(102) 상에 콘택용 도전층(106)을 형성한다. 이때, 콘택용 도전층(106)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능 하다.
도 1c에 도시된 바와 같이, 콘택홀 상부의 콘택용 도전층(106)만을 덮는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 식각하여 콘택용 도전층 패턴(106a)을 형성한다. 이때, 콘택용 도전층 패턴(106a)은 퓨즈 패턴이 된다. 즉, 콘택용 도전층을 이용하여 퓨즈 패턴을 형성한다. 따라서, 퓨즈 패턴이 콘택용 도전층으로 사용됨으로써 퓨즈 패턴을 위해 추가적인 도전물질의 증착 및 패터닝 공정이 요구되지 않아 시간 및 비용을 절약할 수 있고, 퓨즈 패턴으로 추가적인 물질이 형성되지 않기 때문에 께가 종래의 퓨즈에 비해 낮아져 낮은 에너지의 레이져로 블로잉 시에도 컷팅이 용이하다. 또한, 텅스텐의 특성상 공기중에 노출되어도 쉽게 산화되지 않으며 블로잉 시에도 잔유물이 거의 남지 않아 고온고습의 신뢰성 환경에서도 이동되어 컷팅이 이루어지지 않은 현상을 유발하지 않는다.
도 1d 및 도 1e에 도시된 바와 같이, 콘택용 도전층 패턴(106a)을 포함하는 전체 상부에 절연막(108)을 형성하고(도 1d), 콘택용 도전층 패턴(106a)가 노출되도록 절연막(108)에 평탄화 식각 공정을 수행한다(도 1e).
도 1f 및 도 1g에 도시된 바와 같이, 전체 상부에 도전층을 형성하고, 이를 패터닝하여 제 1 금속패턴(110)을 형성한다(도 1f). 그 다음, 전체 상부에 층간절연막(112)을 형성한다.
도 1h 및 도 1i에 도시된 바와 같이 층간절연막(112)을 식각하여 블로잉이 이루어질 부분을 정의하는데 이때, 콘택용 도전층 패턴(106a)이 노출되도록 층간절연막(112a)을 식각하여 형성하는 경우에는 배어 퓨즈 구조를 정의하고(도 1h), 콘 택용 도전층 패턴(106a)에 블로잉이 이루어질 부분만 식각한 층간절연막(112b)을 형성하여 컨벤셔널 구조를 정의한다(도 1i).
상술한 바와 같이 본 발명에 따른 반도체 소자의 퓨즈는 퓨즈 패턴과 접속되는 콘택용 금속층을 텅스텐을 이용하여 형성함으로써 퓨즈금속의 두께를 종래에 비하여 감소시킬 수 있어 작은 레이져 에너지로도 용이하게 컷팅될 수 있도록 하고, 공기중에 쉽게 산화되지 않으면서 블로잉시에도 잔유물이 남지 않도록 하여 고온 고습의 신뢰성 환경에서도 이동하지 않도록 하여 퓨즈 패턴이 정확하게 블로잉될 수 있도록 한다.
이하에서는 상술한 본 발명의 특징을 바탕으로 변경 가능한 실시예들를 첨부하여 설명한다. 그러나 본 발명의 퓨즈는 이하에서 설명하는 실시예들로 한정되는 것은 아니고 본 발명의 특징을 포함한다면 어떤 실시예로도 변경 가능하다.
도 2 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자의 퓨즈를 나타낸 것으로, (a)는 배어 퓨즈 구조를 나타낸 단면도이고, (b)는 컨벤셔널 퓨즈 구조를 나타낸 단면도이다.
도 2의 (a)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 배어 퓨즈는 반도체 기판(100)의 상부에 구비된 층간절연막(102)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(102) 상부에 패터닝된 콘택용 도전층 패턴(106a)과, 콘택용 도전층 패턴(106a) 사이를 매립하는 평탄화된 절연막(미도시), 콘택용 도전층 패턴(106a), 콘택용 도전층 패턴(106a) 상에 패터닝된 제 1 금속패턴(110) 및 제 1 금속패턴(110)을 포함하는 전체 상부에 콘택용 도전층 패턴(106a)을 노출시키는 블 로잉 영역이 정의된 층간절연막(112a)을 포함하는 것이 바람직하다. 이때, 콘택용 도전층 패턴(106a)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다. 참고로, 콘택용 도전층 패턴(106a)이 형성되는 과정은 상술한 도 1b 및 도 1e의 설명으로 갈음한다.
도 2의 (b)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 컨벤셔널 퓨즈는 반도체 기판(100)의 상부에 구비된 층간절연막(102)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(102) 상부에 패터닝된 콘택용 도전층 패턴(106a)과, 콘택용 도전층 패턴(106a) 사이를 매립하는 평탄화된 절연막(미도시), 콘택용 도전층 패턴(106a), 콘택용 도전층 패턴(106a) 상에 패터닝된 제 1 금속패턴(110) 및 제 1 금속패턴(110)을 포함하는 전체 상부에 콘택용 도전층 패턴(106a)을 노출하지 않도록 식각된 층간절연막(112b)을 포함하는 것이 바람직하다. 또한, 콘택용 도전층 패턴(106a)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다. 참고로, 콘택용 도전층 패턴(106a)이 형성되는 과정은 상술한 도 1b 및 도 1e의 설명으로 갈음한다.
도 3의 (a)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 배어 퓨즈는 반도체 기판(120)의 상부에 구비된 층간절연막(122)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(122) 상부에 패터닝된 콘택용 도전층 패턴(124)과, 콘택용 도전층 패턴(124) 사이를 매립하는 평탄화된 절연막(미도시), 콘택용 도전층 패턴(124) 및 평탄화된 절연막(미도시)을 포함하는 전체 상부에 콘택용 도전층 패턴(124)을 노출시키는 블로잉 영역이 정의된 층간절연막(126)을 포함하는 것이 바람직하다. 이때, 콘택용 도전층 패턴(124)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다. 참고로, 콘택용 도전층 패턴(124)이 형성되는 과정은 상술한 도 1b 및 도 1e의 설명으로 갈음한다.
도 3의 (b)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 컨벤셔널 퓨즈는 반도체 기판(120)의 상부에 구비된 층간절연막(122)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(122) 상부에 패터닝된 콘택용 도전층 패턴(124)과, 콘택용 도전층 패턴(124) 사이를 매립하는 평탄화된 절연막(미도시), 콘택용 도전층 패턴(124) 및 평탄화된 절연막(미도시)을 포함하는 전체 상부에 콘택용 도전층 패턴(124)을 노출하지 않도록 식각된 층간절연막(128)을 포함하는 것이 바람직하다. 또한, 콘택용 도전층 패턴(124)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다. 참고로, 콘택용 도전층 패턴(124)이 형성되는 과정은 상술한 도 1b 및 도 1e의 설명으로 갈음한다.
도 4의 (a)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 배어 퓨즈는 반도체 기판(140)의 상부에 구비된 층간절연막(142)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(142) 상부에 패터닝된 콘택용 도전층 패턴(144)과, 콘택용 도전층 패턴(144) 사이를 매립하는 평탄화된 절연막(미도시), 층간절연막(142) 및 평탄 화된 절연막(미도시) 상에 구비되며 층간절연막(142) 및 콘택용 도전층 패턴(144)을 노출시키는 블로잉 영역이 정의된 층간절연막(146)을 포함하는 것이 바람직하다. 이때, 콘택용 도전층 패턴(144)은 층간절연막(146)에 형성된 블로잉 영역 보다 작은 폭 또는 블로잉 영역과 동일한 폭을 갖는 것이 바람직하다. 이때, 콘택용 도전층 패턴(144)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다.
도 4의 (b)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 컨벤셔널 퓨즈는 반도체 기판(140)의 상부에 구비된 층간절연막(142)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(142) 상부에 패터닝된 콘택용 도전층 패턴(144)과, 콘택용 도전층 패턴(144) 사이를 매립하는 평탄화된 절연막(미도시), 층간절연막(142) 및 평탄화된 절연막(미도시)을 포함하는 전체 상부에 층간절연막(142) 및 콘택용 도전층 패턴(144)을 노출하지 않도록 식각된 층간절연막(148)을 포함하는 것이 바람직하다. 이때, 콘택용 도전층 패턴(144)은 층간절연막(146)에 형성된 블로잉 영역 보다 작은 폭 또는 블로잉 영역과 동일한 폭을 갖는 것이 바람직하다. 또한, 콘택용 도전층 패턴(144)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다.
도 5의 (a)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 배어 퓨즈는 반도체 기판(160)의 상부에 형성된 층간절연막(162)에 형성된 콘택홀(미도시)을 매 립하는 콘택(164)과, 층간절연막(162)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(162) 상부에 패터닝된 콘택용 도전층 패턴(166)과, 콘택용 도전층 패턴(166) 사이를 매립하는 평탄화된 절연막(미도시), 콘택(164)과 접속되며 층간절연막(162) 상부에 형성된 제 2 금속 패턴(168)과, 층간절연막(162) 및 평탄화된 절연막(미도시)상에 구비되며 콘택용 도전층 패턴(166)을 노출시키는 블로잉 영역이 정의된 층간절연막(170)을 포함하는 것이 바람직하다. 이때, 콘택용 도전층 패턴(166)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다.
도 5의 (b)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 컨벤셔널 퓨즈는 반도체 기판(160)의 상부에 형성된 층간절연막(162)에 형성된 콘택홀(미도시)을 매립하는 콘택(164)과, 층간절연막(162)에 형성된 콘택홀(미도시)을 매립하고 층간절연막(162) 상부에 패터닝된 콘택용 도전층 패턴(166)과, 콘택용 도전층 패턴(166) 사이를 매립하는 평탄화된 절연막(미도시), 콘택(164)과 접속되며 층간절연막(162) 상부에 형성된 제 2 금속 패턴(168)과, 층간절연막(162) 및 평탄화된 절연막(미도시) 상에 구비되며 콘택용 도전층 패턴(166)을 노출하지 않도록 식각된 층간절연막(172)을 포함하는 것이 바람직하다. 이때, 콘택용 도전층 패턴(166)은 텅스텐인 것이 바람직하다. 그러나 반드시 텅스텐에 한정되는 것은 아니고 공기중에 쉽게 산화되지 않는 금속 또는 블로잉시 잔유물을 남기지 않는 특성을 갖는 도전층이라면 변경가능하다.
상술한 바와 같이 본 발명의 반도체 소자의 퓨즈는 콘택을 포함하는 콘택용 도전층 패턴으로 형성됨으로써 컷팅이 용이한 퓨즈를 다양한 실시예로 구현할 수 있고 블로잉의 불량을 감소시켜 반도체 소자의 수율을 향상시킬 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 것으로, (ⅰ)는 단면도이고, (ⅱ)는 평면도.
도 2 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 퓨즈를 나타낸 단면도.

Claims (19)

  1. 층간절연막에 구비된 콘택홀을 매립하고 상기 층간절연막 상부에 패터닝된 콘택용 도전층 패턴; 및
    상기 콘택용 도전층 패턴상에 구비되며, 블로잉 영역이 식각된 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 청구항 1에 있어서,
    상기 콘택용 도전층 패턴은
    상기 콘택홀에 매립된 물질과 동일 물질인 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 청구항 2에 있어서,
    상기 콘택용 도전층 패턴은
    텅스텐인 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 청구항 1에 있어서,
    상기 블로잉 영역이 식각된 절연막은
    상기 콘택용 도전층 패턴을 노출시키는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 청구항 4에 있어서,
    상기 절연막이 식각된 부분은
    상기 콘택용 도전층 패턴보다 작은 폭을 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 청구항 4에 있어서,
    상기 절연막이 식각된 부분은
    상기 콘택용 도전층 패턴과 동일한 폭을 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
  7. 청구항 1에 있어서,
    상기 블로잉 영역이 식각된 절연막은
    상기 층간절연막 및 상기 콘택용 도전층 패턴을 노출시키는 것을 특징으로 하는 반도체 소자의 퓨즈.
  8. 청구항 7에 있어서,
    상기 절연막이 식각된 부분은
    상기 콘택용 도전층 패턴보다 큰 폭을 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
  9. 청구항 1에 있어서,
    상기 콘택용 도전층 패턴 상부에 구비되는 제 1 금속패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  10. 청구항 1에 있어서,
    상기 층간절연막에 형성된 콘택홀을 매립하는 콘택; 및
    상기 층간절연막 상부에 구비되고 상기 콘택과 접속되는 제 2 금속패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  11. 청구항 1에 있어서,
    상기 패터닝된 콘택용 도전층 패턴 사이는
    평탄화된 절연막이 구비되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  12. 층간절연막에 구비된 콘택홀을 매립하고 상기 층간절연막 상부에 패터닝된 콘택용 도전층 패턴을 형성하는 단계; 및
    상기 콘택용 도전층 패턴상에 구비되며, 블로잉 영역이 식각된 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  13. 청구항 12에 있어서,
    상기 콘택용 도전층 패턴을 형성하는 단계는
    상기 층간절연막 상에 콘택용 도전층을 형성하는 단계;
    상기 콘택용 도전층 상부에 콘택홀 상부를 덮는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 콘택용 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  14. 청구항 12에 있어서,
    상기 콘택용 도전층 패턴을 형성하는 단계 이후
    상기 콘택용 도전층 패턴 상부에 제 1 절연막을 형성하는 단계; 및
    상기 콘택용 도전층 패턴이 노출되도록 상기 제 1 절연막에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  15. 청구항 12에 있어서,
    상기 블로잉 영역이 식각된 절연막을 형성하는 단계는
    상기 콘택용 도전층 패턴을 포함하는 전체 상부에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 상부에 상기 블로잉 영역을 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 콘택용 도전층 패턴이 노출되도록 상기 제 2 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  16. 청구항 12에 있어서,
    상기 블로잉 영역이 식각된 절연막을 형성하는 단계는
    상기 콘택용 도전층 패턴을 포함하는 전체 상부에 제 3 절연막을 형성하는 단계;
    상기 제 3 절연막 상부에 상기 블로잉 영역을 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 층간절연막 및 상기 도전층 패턴이 노출되도록 상기 제 3 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  17. 청구항 12에 있어서,
    상기 블로잉 영역이 식각된 절연막을 형성하는 단계 이후
    상기 콘택용 도전층 패턴 상부에 상기 제 1 금속패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  18. 청구항 12에 있어서,
    상기 콘택홀 도전층 패턴을 형성하는 단계와 동시에
    상기 층간절연막에 콘택을 형성하는 단계가 더 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  19. 청구항 18에 있어서,
    상기 콘택을 형성하는 단계 이후
    상기 층간절연막 상에 상기 콘택과 접속되는 제 2 금속패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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