KR20060011634A - 효율적으로 결함셀을 리페어할 수 있는 반도체 메모리장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 하나의 퓨즈에 레이저를 조사하여 리페어시켜도 이웃한 퓨즈에 데비지가 가해지지 않아서 신뢰성있는 리페어 공정이 가능한 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 층간절연막을 형성하는 단계; 퓨즈가 형성될 영역의 상기 층간절연막을 선택적으로 제거하여 제1 및 제2 홀 패턴을 엇갈리게 형성하는 단계; 및 상기 층간절연막상의 퓨즈가 형성될 영역에 제1 및 제2 퓨즈를 형성하되, 각각의 퓨즈는 상기 제1 홀패턴과 제2 홀 패턴을 따라 형성하도록 하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다. 또한 본 발명은 제1 퓨즈; 및 상기 제1 퓨즈에 레이저가 조사되어 블로잉될 영역과 평행한 영역이 'ㄷ'형태로 꺽어진 채로 구비되는 제2 퓨즈를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 리페어, 퓨즈, 블로잉.

Description

효율적으로 결함셀을 리페어할 수 있는 반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE FOR REPAIRING ERROR CELL EFFICIENTLY AND METHOD FOR FABRICATING THE SAME}

도1은 통상적인 반도체 메모리 장치를 나타내는 단면도.

도2는 통상적인 반도체 메모리 장치의 셀어레이를 나타내는 평면도.

도3은 도2에 도시된 퓨즈부를 나타내는 평면도.

도4는 도3에 도시된 16개의 노멀퓨즈세트중 하나를 나타내는 평면도.

도5는 도4의 퓨즈세트를 나타내는 레이아웃도.

도6은 도5와 같이 제조된 퓨즈세트의 문제점을 나타내는 전자현미경사진.

도7은 본 발명의 바람직한 실시예에 따른 제조된 반도체 메모리 장치의 퓨즈를 나타내는 단면도.

도8은 도7의 퓨즈를 구비한 퓨즈세트.

도9는 본 발명에 의해 제조된 다수의 퓨즈를 도시한 블럭도.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 기판

31,32, 33 : 층간절연막

f1 ~ f3 : 퓨즈조각

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈회로부에 관한 것이다.

반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀을 이용하여 결함이 발생한 결함셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

예비셀을 이용한 리페어 작업은 통상 노멀 워드라인을 치환하기 위한 구비된 예비워드라인과 노멀비트라인을 치환하기 위한 구비된 예비비트라인을 미리 설치해 두어 결함이 발생된 결함셀을 포함하는 노멀워드라인 또는 노멀비트라인을 예비워드라인 또는 예비비트라인으로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 결함셀을 골라내 면 결함셀에 해당하는 어드레스(address)를 예비셀의 어드레스로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서 실제 사용시에는 결함셀에 해당하는 어드레스 신호가 입력되면 결함셀에 대응하여 치환된 예비셀의 데이터가 억세스 되는 것이다.

전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로잉(Blowing)시킴으로서, 어드레스의 경로를 치환하는 것이다. 따라서 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉시킴으로서 어드레스경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다.

퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈세트의 수는 메모리 장치의 구비된 예비워드라인 또는 예비비트라인의 수에 대응하여 정해진다.

하나의 퓨즈세트는 다수의 어드레스용 퓨즈를 구비하고, 구비된 다수의 어드레스용 퓨즈를 선택적으로 블로잉시킴으로서 어드레스 경로를 치환하게 되는 것이다.

도1은 종래 기술에 의한 반도체 메모리 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22,25)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막 (20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.

한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(25')과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈 블로잉을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')과 퓨즈(23',24')는 따로 제조되는 것이 아니고 셀영역에서의 층간절연막(11,17,22)과 캐패시터의 플레이트전극(23,24)이 형성될 때 각각 같이 형성되는 막들이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.

그러나, 최근에는 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었고, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다.

따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 플레이트전극용 도전막을 퓨즈라인으로 이용하고 있는 것이다. 도1에 도시된 퓨즈(23',24')도 셀영역에 형성된 캐 패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다.

도2는 통상적인 반도체 메모리 장치를 나타내는 평면 블럭도이다.

도2를 참조하여 살펴보면, 반도체 메모리 장치는 다수의 메모리셀을 구비하고 있는 셀어레이(셀어레이0 ~ 셀어레이7)를 구비한다. 하나의 셀어레이(예컨대 셀어레이3)는 다수의 노멀셀을 구비하는 노멀셀영역과, 결함에 발견된 노멀셀을 대체하기 위한 예비셀를 구비하는 예비셀영역과, 결함이 발견된 노멀셀을 준비된 예비셀로 대체하기 위해 어드레스 경로를 치환하기 위해 다수의 퓨즈세트를 구비하는 퓨즈부(100)를 구비한다.

예비셀은 노멀셀에 에러가 났을 때 치환하기 위해 추가로 구비된 셀이다. 그러나 예비셀은 면적의 제한 때문에 무조건 많이 만들 수는 없으므로 노멀셀을 만들고 난 후의 면적을 고려하여 그 수를 적정하게 정한다. 하나의 셀어레이에 구비된 예비셀의 수에 따라 퓨즈부에 구비되는 퓨즈세트의 수가 정해진다.

도3은 도2에 도시된 하나의 퓨즈부를 나타내는 평면도이다.

도3을 참조하여 살펴보면, 퓨즈부(100)는 16개의 어드레스를 치환하기 위해 16개의 노멀 퓨즈세트가 구비되어 있다. 예를 들어 도3에 도시된 노멀 퓨즈세트가 로우어드레스만을 치환한다면, 하나의 셀어레이에서 총 16개의 워드라인을 예비워드라인으로 치환할 수 있는 것이다.

도4는 도3에 도시된 16개의 노멀퓨즈세트중 하나를 나타내고 있다.

도4를 참조하여 살펴보면, 노멀퓨즈세트(110)는 어드레스(A0 ~ A14)에 대응하는 다수의 어드레스 퓨즈(A0 ~ A14)와, 선택된 노멀퓨즈세트(110)를 인에이블시 키기 위한 인에이블 퓨즈(enable)를 구비한다.

여기서 도면부호 '30'은 퓨즈가드링을 도시한 것이고, 도시된 더미퓨즈는 반도체 제조공정 특성상 퓨즈가드링에 가까이 형성되는 퓨즈는 제대로 신뢰성 있게 제조되기 힘들고, 또한 신뢰성 있게 리페어 공정을 진행하기 힘들기 때문에 실제 리페어시에는 사용되지 않도록 정한 것이다.

도5는 도4의 퓨즈세트를 나타내는 레이아웃도이다.

도5에는 퓨즈세트의 일측부분이 있는데, Repair mask open이라고 표시된 곳이 퓨즈박스이며, 퓨즈박스의 주변에는 퓨즈가드링이 있으며, 다수의 퓨즈가 퓨즈 가드링을 가로지르며 구비되어 있다.

도5의 좌측아래 사진은 퓨즈 가드링의 단면을 나타내는 전자현미경사진이며, 우측아래 사진은 퓨즈의 단면사진이다. 도시된 바와 같이 종래기술에 의한 퓨즈는 하나의 막대기형태로 형성되면, 하나의 퓨즈세트는 다수의 퓨즈가 구비된다.

통상 하나의 퓨즈세트가 구비되는 수는 리페어되는 어드레스에 따라 정해지면, 리페어되는 어드레스의 비트수가 20개라면 최소한 20개의 어드레스용 퓨즈는 하나의 퓨즈세트에 구비되어져야 하는 것이다.

또한, 하나의 퓨즈세트에는 선택된 퓨즈세트를 인에이블시키는 인에이블 퓨즈도 구비된다.

따라서 반도체 메모리 장치가 고집적화될수록 하나의 퓨즈세트에 구비되는 퓨즈의 수는 점점 늘어나는데, 퓨즈세트는 그 특성상 다른 회로부분보다 상당히 큰 면적을 차지하게 된다. 레이저를 조사하여 블로잉시키려면 퓨즈를 일정한 크기이상 으로 형성시켜야 하는 것이다.

구비되는 퓨즈세트의 수에 따라 리페어될 수 있는 어드레스의 수가 정해지기 때문에 가능한 여분의 공간에 많은 퓨즈세트를 구비하려면 각 퓨즈세트의 면적은 최소한으로 줄여야하는데, 이로인해 퓨즈간의 간격도 점점 더 줄어들고 있는 실정이다.

따라서 리페어 공정시 하나의 퓨즈에 레이저를 조사하여 블로잉시키는 과정에서 이웃한 퓨즈에도 데미지가 가해지는 문제점이 발생하고 있다.

현재 개발 되고 있는 공정에서는 퓨즈간의 간격인 1.5 ~ 2.4um로 설계되는데, 이 간격이 리페어 공정에서 조사되는 레이저에 이웃한 퓨즈가 데미지를 입지않기에는 충분한 길이가 되질 못하는 것이다.

도6은 도5와 같이 제조된 퓨즈세트의 문제점을 나타내는 전자현미경사진이다.

도6에는 두개의 퓨즈세트에 관한 전자현미경 사진이 도시되어 있는데, 도6을 참조하면, 레이저가 조사된 컷팅 퓨즈의 이웃한 퓨즈가 데미지를 입은 것을 알 수 있다.

레이저가 조사되는 퓨즈의 이웃한 퓨즈에 데미지가 가해지면 퓨즈의 물성이 변화되는 문제점이 생긴다.

퓨즈를 폴리실리콘등의 물질로 형성하게 될 때에, 데미지를 받음으로서 물성에 변화가 생겨 퓨즈의 저항이 커져 컷팅이 되지 않았음에도 불구하고 블로잉된 것으로 감지될 수 있다.

이렇게 되면 리페어 공정에서 리페어된 어드레스에 에러가 발생하여 결국 그 반도체 메모리 장치는 불량으로 처리될 수 밖에 없는 것이다.

본 발명은 하나의 퓨즈에 레이저를 조사하여 리페어시켜도 이웃한 퓨즈에 데비지가 가해지지 않아서 신뢰성있는 리페어 공정이 가능한 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.

본 발명은 기판 상에 층간절연막을 형성하는 단계; 퓨즈가 형성될 영역의 상기 층간절연막을 선택적으로 제거하여 제1 및 제2 홀 패턴을 엇갈리게 형성하는 단계; 및 상기 층간절연막상의 퓨즈가 형성될 영역에 제1 및 제2 퓨즈를 형성하되, 각각의 퓨즈는 상기 제1 홀패턴과 제2 홀 패턴을 따라 형성하도록 하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.

또한 본 발명은 제1 퓨즈; 및 상기 제1 퓨즈에 레이저가 조사되어 블로잉될 영역과 평행한 영역이 'ㄷ'형태로 꺽어진 채로 구비되는 제2 퓨즈를 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도7은 본 발명의 바람직한 실시예에 따른 제조된 반도체 메모리 장치의 퓨즈를 나타내는 단면도이다.

도7을 참조하여 본 실시예에 따른 반도체 메모리 장치의 퓨즈 제조방법을 살펴보면, 먼저 기판상에 층간절연막(31)을 형성한다.

이어서 층간절연막(31) 상에 층간절연막(32)를 형성한다.

이어서 층간절연막(32)를 선택적으로 패터닝하여 홀패턴을 형성하고 홀 패턴의 내부에 퓨즈조각(f1,f2)을 형성한다. 퓨즈조각(f1 ~ f3)은 셀영역에서 사용되는 폴리실리콘 또는 금속막을 이용하여 형성한다.

이어서 퓨즈조각(f2)과 연결되도록 층간절연막(32)상에 퓨즈조각(f3)을 형성하여 퓨즈를 완성한다.

본 실시예에 따른 퓨즈는 세개의 조각으로 되어 있으나, 이는 경우에 따라서 다양하게 변할 수 있다. 2개의 조각 또는 하나의 패턴으로 도시된 바와 같이 퓨즈를 형성할 수 있는 것이다.

단지 퓨즈를 하나의 막대기형태로 형성하는 것이 아니라 도시된 바와 같이 가운데 일정부분이'ㄷ' 꺽어진 형태로 형성되도록 하는 것이다.

이 때 퓨즈의 꺽어진 부분을 제조할 때에는 스토리지 노드 마스크를 이용한다. 스트로지 노드 마스크는 셀영역에서 캐패시터의 하부전극을 형성할 때에 사용하는 것으로, 퓨즈가 형성된 영역에서는 사용되지 없는 마스크이다. 셀영역에서 스트로지 노드를 형성할 때에 퓨즈가 형성되는 영역에서도 단차를 형성시키는 것이 다.

이어서 층간절연막(33)을 형성한다.

도8은 도7의 퓨즈를 구비한 퓨즈세트이다.

도8에는 도7의 퓨즈가 다수 구비된 퓨즈세트를 나타내는데, 본 실시예에 따른 반도체 메모리 장치에 구비되는 퓨즈는 전술한 바와 같이 가운데 부분이 ' ㄷ ' 형태로 꺽어져 있다. 또한, 이웃한 퓨즈와는 그 꺽어진 부분이 엇갈리도록 배치된다.

도8을 참조하면, 하나의 퓨즈에서 꺽어진 부분이 A영역에 있으면, 이웃한 퓨즈에서는 꺽어진 부분이 B영역에 있도록 제조되는 것이다.

즉, 다수의 퓨즈가 서로 엇갈리는 영역으로 꺽어진 형태로 구비되는 것이다.

도9는 본 발명에 의해 제조된 다수의 퓨즈를 도시한 블럭도로서 입체적으로 표현한 것이다.

도9를 참조하여 살펴보면, 하나의 퓨즈세트에 일렬려 배치되는 퓨즈는 가운데 영역에 'ㄷ' 형태로 꺽어져 있으며, 그 꺽어진 부분이 이웃한 퓨즈와는 더로 엇갈리게 배치된다.

후속 리페어 공정에서 레이저로 조사하여 블로잉시킬 때에는

블로잉시킬 퓨즈에 레이저를 조사하는 부분은 바로 이웃한 퓨즈의 꺽어진 부분과 평해한 부분에 레이저를 조사하게 된다.

따라서 레이저가 조사되는 퓨즈의 이웃한 퓨즈는 그 부분이 꺾어져 있으므로 선택된 퓨즈에 레이저가 조사되어 블로잉될 때에 데미지를 입게 되더라도 퓨즈에는 직접적으로 데미지가 가해지지 않게 되는 것이다. 그러므로 폴리실리콘막으로 퓨즈를 형성하는 경우에 블로잉되지 않을 경우에는 퓨즈가 데미지를 받기 않게 되어 물성변화가 생기지 않아 저항이 높아서 블로잉된 것으로 오인되어 감지되는 경우가 사라지게 된다.

따라서 본 실시예에 따라 퓨즈를 제조한 반도체 메모리 장치는 보다 신뢰성 있는 리페어 공정을 진행할 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 퓨즈간의 간격이 줄어들더라도, 리페어 공정시 조사되는 레이저에 의해 블로잉되는 퓨즈의 이웃한 퓨즈에 직접적인 데미지를 입지않아 퓨즈의 물성변화가 생기지 않는다.

따라서 보다 신뢰성 있는 리페어 공정을 진행할 수 있다.

Claims (5)

1. 기판 상에 층간절연막을 형성하는 단계;

   퓨즈가 형성될 영역의 상기 층간절연막을 선택적으로 제거하여 제1 및 제2 홀 패턴을 엇갈리게 형성하는 단계; 및

   상기 층간절연막상의 퓨즈가 형성될 영역에 제1 및 제2 퓨즈를 형성하되, 각각의 퓨즈는 상기 제1 홀패턴과 제2 홀 패턴을 따라 형성하도록 하는 단계

   를 포함하는 반도체 메모리 장치의 제조방법.
2. 제 1 항에 있어서,

   상기 제1 및 제2 퓨즈는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
3. 제1 퓨즈; 및

   상기 제1 퓨즈에 레이저가 조사되어 블로잉될 영역과 평행한 영역이 'ㄷ'형태로 꺽어진 채로 구비되는 제2 퓨즈

   를 구비하는 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 제1 퓨즈는

   리페어 공정시 상기 제2 퓨즈에 레이저가 조사되어 블로잉될 영역과 평행한 부분이 'ㄷ' 형태로 꺾어진 채로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 제1 및 제2 퓨즈는 폴리실리콘막으로 형성된 것임을 특징으로 하는 반도체 메모리 장치.

Images