KR20120121690A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 효용성을 향상시킨 퓨즈부를 구비한 반도체 메모리 장치를 제공한다. 본 발명은 퓨즈박스 영역에 배치된 다수의 퓨즈; 상기 퓨즈박스영역의 일측 부분을 감싸도록 배치된 제1 퓨즈박스용 가드링; 상기 퓨즈박스영역의 타측 부분을 감싸도록 배치된 제2 퓨즈박스용 가드링; 상기 퓨즈와 연결되며, 상기 제1 퓨즈박스용 가드링과 상기 제2 퓨즈박스용 가드링의 사이 공간을 가로지르는 제1 배선; 및 상기 제1 배선에 예정된 전압을 제공하기 위한 제2 배선을 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈와 퓨즈박스에 관한 것이다.

반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. 따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀을 이용하여 결함이 발생한 결함셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

예비셀을 이용한 리페어 작업은 통상 노멀 워드라인을 치환하기 위한 구비된 예비워드라인과 노멀비트라인을 치환하기 위한 구비된 예비비트라인을 미리 설치해 두어 결함이 발생된 결함셀을 포함하는 노멀워드라인 또는 노멀비트라인을 예비워드라인 또는 예비비트라인으로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 결함셀을 골라내면 결함셀에 해당하는 어드레스(address)를 예비셀의 어드레스로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서 실제 사용시에는 결함셀에 해당하는 어드레스 신호가 입력되면 결함셀에 대응하여 치환된 예비셀의 데이터가 억세스 되는 것이다.

전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로잉(Blowing)시킴으로서, 어드레스의 경로를 치환하는 것이다. 따라서 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉시킴으로서 어드레스경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다.

퓨즈부는 다수의 퓨즈박스를 구비하는데 하나의 퓨즈박스로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈박스의 수는 메모리 장치의 여유면적에 따라서 구비되는 예비워드라인 또는 예비비트라인의 수에 따라 정해진다. 하나의 퓨즈박스는 다수의 어드레스용 퓨즈를 구비하고, 구비된 다수의 어드레스용 퓨즈를 선택적으로 블로잉시킴으로서 어드레스 경로를 치환하게 되는 것이다.

본 발명은 효용성을 향상시킨 퓨즈부를 구비한 반도체 메모리 장치를 제공한다.

본 발명은 퓨즈박스 영역에 배치된 다수의 퓨즈; 상기 퓨즈박스영역의 일측 부분을 감싸도록 배치된 제1 퓨즈박스용 가드링;상기 퓨즈박스영역의 타측 부분을 감싸도록 배치된 제2 퓨즈박스용 가드링; 상기 퓨즈와 연결되며, 상기 제1 퓨즈박스용 가드링과 상기 제2 퓨즈박스용 가드링의 사이 공간을 가로지르는 제1 배선; 및 상기 제1 배선에 예정된 전압을 제공하기 위한 제2 배선을 포함하는 반도체 메모리 장치를 제공한다.

본 발명에 의해 구비된는 반도체 메모리 장치의 퓨즈박스는 가드링을 옆 트임을 하여 2열 배치된 퓨즈를 연결하는 공용라인을 밖으로 빼서 외부 신호 혹은 외부 전원 전압와 연결함으로써 외부 신호와 연결할 수 있는 효용성 및 파워 메쉬를 강화하여 전압을 안정화 시킬 수 있는 효과가 있다.

도1은 본 발명을 설명하기 위해 제시된 반도체 메모리 장치의 퓨즈를 나타내는 단면도.
도2는 본 발명을 설명하기 위해 제시된 반도체 메모리 장치의 셀어레이를 나타내는 평면도.
도3은 도2에 도시된 퓨즈부를 나타내는 평면도.
도4는 도3에 도시된 16개의 노멀퓨즈박스중 로우어드레스용 노멀퓨즈박스를 나타내는 퓨즈박스.
도5과 도6은 개선된 형태의 퓨즈박스를 나타내는 평면도.
도7은 본 발명의 실시예에 따른 퓨즈박스를 나타내는 평면도.
도8은 도7에 도시된 퓨즈 가드링과 퓨즈 공용 라인을 자세히 나타내는 평면도.
도9는 도7에 도시된 퓨즈 가드링과 전원전압과 연결된 퓨즈 공용라인을 자세히 나타내는 평면도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 종래 기술에 의한 반도체 메모리 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22,25)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.

한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(25')과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은리페어 공정시 퓨즈 블로잉을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')과 퓨즈(23',24')는 따로 제조되는 것이 아니고 셀영역에서의 층간절연막(11,17,22)과 캐패시터의 플레이트전극(23,24)이 형성될 때 각각 같이 형성되는 막들이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.

그러나, 최근에는 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었고, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐 패시터의 플레이트전극용 도전막을 퓨즈라인으로 이용하고 있는 것이다. 도1에 도시된 퓨즈(23',24')도 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다.

도2는 통상적인 반도체 메모리 장치를 나타내는 평면 블럭도이다.

도2를 참조하여 살펴보면, 반도체 메모리 장치는 다수의 메모리셀을 구비하고 있는 셀어레이(셀어레이0 ~ 셀어레이7)를 구비한다. 하나의 셀어레이(예컨대 셀 어레이3)는 다수의 노멀셀을 구비하는 노멀셀영역과, 결함에 발견된 노멀

셀을 대체하기 위한 예비셀를 구비하는 예비셀영역과, 결함이 발견된 노멀셀을 준비된 예비셀로 대체하기 위해 어드레스 경로를 치환하기 위해 다수의 퓨즈박스를 구비하는 퓨즈부(100)를 구비한다.

예비셀은 노멀셀에 에러가 났을 때 치환하기 위해 추가로 구비된 셀이다. 그러나 예비셀은 면적의 제한 때문에 무조건 많이 만들 수는 없으므로 노멀셀을 만들고 난 후의 면적을 고려하여 그 수를 적정하게 정한다. 하나의 셀어레이에 구비된 예비셀의 수에 따라 퓨즈부에서 구비되는 퓨즈박스의 수가 정해진다.

도3은 도2에 도시된 하나의 퓨즈부를 나타내는 평면 블럭도이다.

도3을 참조하여 살펴보면, 퓨즈부(100)는 16개의 어드레스를 치환하기 위해 16개의 노멀 퓨즈박스가 구비되어 있다.

예를 들어 도3에 도시된 노멀 퓨즈박스가 로우어드레스만을 치환한다면, 하나의 셀어레이에서 총 16개의 워드라인을 예비워드라인으로 치환할 수 있는 것이다. 통상적으로 16개중에서 8개는 로우어드레스를 치환하기 위한 로우어드레스용 퓨즈박스로 사용되고, 나머지 8개는 컬럼어드레스를 치환하기 위한 컬럼어드레스용 퓨즈박스로 사용된다.

도4는 도3에 도시된 16개의 노멀퓨즈박스중 로우어드레스용 퓨즈박스를 나타내고 있다.

도4를 참조하여 살펴보면, 로우어드레스용 퓨즈박스(110)는 로우어드레스(A8 ~ A13)에 대응하기 위한 다수의 어드레스 퓨즈(A8 ~ A13)와, 퓨즈박스(110)를 인에이블시키기 위한 로우어드레스용 퓨즈박스의 인에이블 퓨즈(Row_En)를 구비한다. 여기서 30은 퓨즈가드링을 도시한 것이고, 도시된 더미퓨즈는 반도체 제조공정 특성상 퓨즈가드링에 가까이 형성되는 퓨즈는 제대로 신뢰성 있게 제조되기 힘들고, 또한 신뢰성있게 리페어 공정을 진행하기 힘들기 때문에 실제 리페어시에는 사용되지 않도록 정한 것이다. 도시하진느 않았지만, 반도에 메모리 장치는 경우에 따라 컬럼어드레스용 퓨즈박스를 구비할 수도 있다.

이하에서는 전술한 도면을 참조하여 메모리 장치의 리페어 공정에 관해서 간단하게 설명한다.

반도체 메모리 장치가 완성되고 나서 셀어레이에 구비된 노멀셀에 에러가 발견되었을 경우, 로우어드레스 별로 먼저리페어할 것인지, 컬럼어드레스별로 먼저 리페어할 것인지를 정한다. 만약 먼저 로우어드레스 별로 리페어할 것으로 정했다고 가정하면, 에러가 발견된 셀에 대응하는 워드라인을 예비용 워드라인으로 치환하기 위해 로우어드레스용 노멀 퓨즈박스에 구비된 어드레스 퓨즈(A8 ~ A13)를 에러셀에 대응하는 어드레스에 따라 선택적으로 블로잉(blowing)시킨다.

하나의 로우어드레스용 퓨즈박스에 의해 하나의 워드라인이 예비워드라인으로 치환된다. 이렇게 함으로서 실제 동작시에는 에러셀에 해당되는 로우어드레스가 입력되면, 에러가 발생한 부분의 워드라인을 억세스하는 것이 아니라 리페어공정시 로우어드레스용 노멀퓨즈박스를 통해 정해지는 예비워드라인을 억세스하게 되는 것이다. 로우어드레스의 치환이 완료되면, 치환되지 못한 부분의 에러셀에 대해서는 컬럼어드레스용 퓨즈박스를 이용하여 리페어 공정을 실시한다. 한편, 컬럼어드레스를 먼저 리페어하기로 결정하였으면, 에러셀에 대응하는 비트라인을 예비비트라인으로 치환될 수 있도록 컬럼어드레스용 퓨즈박스의 어드레스 퓨즈를 선택적으로 조사하여 블로잉시킨다. 하나의 컬럼어드레스용 퓨즈박스는 하나의 컬럼라인 즉, 하나의 비트라인을 치환할 수 있게 된다. 이어서 컬럼어드레스에 대한 치환이 완료된후에도 남아 있는 에러셀은 로우어드레스용 퓨즈박스를 이용하여 리페어공정을 실시하게 된다.

본 발명은 전술한 퓨즈박스의 레이아웃에 관한 것으로, 퓨즈박스의 가드링에 옆 트임을 하여 2열 배치된 퓨즈를 연결하는 공용라인을 밖으로 빼서 외부 신호 혹은 외부 전원 전압(VDD)와 연결하는 것이 특징이다. 이와 같이 함으로서, 외부 신호와 연결할 수 있는 효용성 및 파워 메쉬를 강화하여 전압을 안정화 시킬 수 있는 효과를 기대할 수 있다.

도5과 도6은 개선된 형태의 퓨즈박스를 나타내는 평면도이다.

도5를 참조하여 살펴보면, 반도체 메모리 장는 제1 가드링(210)과 제2 가드링(220)이 배치되고, 각 가드링의 안에 다수의 퓨즈(211,221)가 각각 배치된다. 반도체 장치가 고집적화되면서, 리페어야할 어드레스의 수가 많아져, 하나의 리페어 어드레스에 필요한 퓨즈의 수가 증가되었다. 이를 효과적으로 배치하기 위해, 2개의 가드링에 다수의 퓨즈를 배치하고 있다. 두개의 가드링 안에 있는 퓨즈는 연결라인(231)에 의해 연결되며, 각 연결라인(231)과 퓨즈 공용라인(240)은 콘택(231)에 의해 연결된다. 그러나, 이와 같은 구성으로 퓨즈박스를 형성할 때에는 칩의 면적이 커지는 문제점이 발생된다.

이를 해결하기 위해 도6과 같이, 하나의 가드링(300)안에 필요한 퓨즈(320,330)를 배치한 퓨즈박스가 제안되었다. 퓨즈박스는 퓨즈 공용라인(310)으로 연결된 나란히 배열된 복수개의 퓨즈들을 하나의 퓨즈박스내에 2열 배치함으로써 면적을 최소화할 수 있다. 그러나, 이와 같은 퓨즈박스는 퓨즈 공용라인(310)이 플로팅(Floating)되어, 신호라인 또는 전압전원(VDD)과 쉽게 연결할 수 없는 문제점이 발생된다.

도7은 본 발명의 실시예에 따른 퓨즈박스를 나타내는 평면도이다.

도7을 참조하여 살펴보면, 본 실시예에 따른 퓨즈박스는 2개로 분리된 가드링(400,401)의 내부에 다수의 퓨즈(410,420)가 2열로 배치되어 있다. 또한, 2열로 배치된 퓨즈는 연결라인(430)으로 연결되어 있으며, 퓨즈 공통라인(440)과 연결라인(430)은 콘택(450)에 의해 연결된다. 퓨즈 공통라인(440)은 신호 배선(470)과 콘택(480)에 의해 연결된다. 신호 배선(470)은 예정된 신호를 전달하기 위한 배선이거나 전원전압 또는 접지전압을 전달하기 위한 배선일 수 있다. 또한, 퓨즈 박스 가드링의 전압전원(VDD)과 연결됨으로써, 전원 전압 메쉬 효과도 발생하여 퓨즈박스에 공급되는 전압을 보다 안정화 시킬 수 있다.

도8은 도7에 도시된 퓨즈 가드링과 퓨즈 공용 라인을 자세히 나타내는 평면도이다. 도9는 도7에 도시된 퓨즈 가드링과 전원전압과 연결된 퓨즈 공용라인을 자세히 나타내는 평면도이다.

도8은 퓨즈 가드링(400,401)과 퓨즈 공용라인(440)을 보다 자세히 나타낸 것으로,퓨즈 가드링(400,401)의 측면을 터서 공용라인을 밖으로 빼서 외부 신호 또는 전압전원(VDD)와 연결될 수 있는 것을 보여준다.

도9에서는 A 영역으로 표시한 부분은 2열 배치된 퓨즈된 퓨즈 연결을 하부 메탈(Bit line), 상부 메탈(Meal 1)을 오버렙시켜 콘택(450)으로 연결함으로써 파워 메쉬를 강화할 수 있다. 이는 B영역으로 표시한 부분에서는 A영역에서 연결된 퓨즈 공용라인(440)과 퓨즈 가드링상에 배치된 전압 전원(VDD)이 인가되는 배선(470)과 연결시켜 파워 메쉬를 강화한다. 따라서, 퓨즈 공용라인(440)은 가드링(400,401)의 상에 배치된 전원전압이 제공되는 배선과 연결됨으로써, 전원 전압 메쉬효과도 발생하여 퓨즈박스에 제공되는 전압을 보다 안정화 시킬 수 있다.

지금까지 살펴본 바와 같이, 본 실시예에 따른 반도체 장치는 퓨즈박스를 구성하는 가드링을 2개로 배치하고, 옆쪽에 공간을 확보하여 2열 배치된 다수의 퓨즈를 연결하는 공용라인을 밖으로 쉽게 연장할 수 있다. 따라서 공용라인을 외부 신호 혹은 외부 전원 전압(VDD)이 공급되는 배선과 쉽게 연결함으로써 퓨즈 박스의 효용성을 향상시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

1. 퓨즈박스 영역에 배치된 다수의 퓨즈;
   상기 퓨즈박스영역의 일측 부분을 감싸도록 배치된 제1 퓨즈박스용 가드링;
   상기 퓨즈박스영역의 타측 부분을 감싸도록 배치된 제2 퓨즈박스용 가드링;
   상기 퓨즈와 연결되며, 상기 제1 퓨즈박스용 가드링과 상기 제2 퓨즈박스용 가드링의 사이의 트인 공간을 가로지르도록 배치된 제1 배선; 및
   상기 제1 배선에 예정된 전압을 인가하기 위한 제2 배선
   을 포함하는 반도체 메모리 장치.
   
2. 제 1 항에 있어서,
   상기 퓨즈는 상기 퓨즈 박스영역에 2열로 배치되며, 상기 제1 배선은 상기 2열로 배치된 퓨즈에 공통으로 접속된 반도체 메모리 장치.
   
3. 제 1 항에 있어서
   상기 예정된 전압을 전원전압 또는 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
   

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