KR100492905B1 - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 리페어 공정에서 절단된 퓨즈와 가드링간에 큰 전기장이 형성되는 것을 방지하여 퓨즈가 산화되는 것을 위험도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 퓨즈; 상기 다수의 퓨즈와 일정 간격을 두고, 리페어를 위한 레이저 조사 영역의 일측에 배치되어 상기 다수의 퓨즈와 교차하는 제1 가드링; 및 상기 다수의 퓨즈와 일정 간격을 두고 배치되며, 리페어를 위한 레이저 조사 영역의 타측에 배치되어 상기 다수의 퓨즈와 교차하는 제2 가드링을 구비하고, 상기 제1 가드링은 이웃한 퓨즈의 일측단에 인가되는 전압과 같은 전압을 인가받고, 상기 제2 가드링은 이웃한 퓨즈의 타측단에 인가되는 전압과 같은 전압으로 각각 바이어싱되는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{semiconductor device and method for fabricating the same}

본 발명은 반도체 장치와 그 제조방법에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈와 퓨즈 가드링과 그 제조방법에 관한 것이다.

반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 리페어 공정시 퓨즈를 끊기 위한 레이저 조사때 완충역할을 하도록 하고 있다.

또한 결함셀을 리페어하기 위해 레이저조사로 퓨즈를 절단하게 되면, 절단된 부위를 통해 수분이 반도체 장치 내부로 침투하여 문제를 일으키게 되는데, 이를 방지하기 위해 퓨즈박스 주변에는 수분침투에 강한 금속막등을 이용한 가드링을 형성한다.

도1은 종래 기술에 의한 반도체 메모리 장치를 나타내는 단면도로서, 특히 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22,25)과, 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(24)과, TiN막(23)으로 구성되어 있다.

한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(24')과 TiN막(23')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)과 수분침투를 위한 가드링(27)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈절단을 위해 퓨즈상부의 층간절연막(26)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22',25')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22,25)이 형성될 때 각각 같이 형성되는 막이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 형성할 때, 퓨즈영역에도 동시에 형성하게 된다.

특히 최근에는 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야 하는 어려움이 생기게 되었다. 따라서 최근에는 비교적 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.

또한 퓨즈를 TiN막(24')만으로 퓨즈를 형성하게 되면, 리페어공정시 레이저 조사로 퓨즈를 절단하게 되면 금속의 특성상 절단되면서 주변영역에 크렉을 발생시키는 단점이 생기는데, 이를 방지하기 위하여 TiN막(24')상에 폴리실리콘막을 (24')을 적층하는 것이다.

도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다. 도2는 도1에 도시된 퓨즈박스의 평면도이다. 도2를 참조하여 퓨즈박스(26)의 단면도를 살펴보면, 폴리실리콘막(23')과, TiN막(24')으로 형성된 퓨즈라인이 층간절연막(25') 하부에 형성되어 있음을 알 수 있다.

도2는 도1에 도시된 퓨즈박스 영역의 평면도이다.

도2에는 퓨즈박스(26) 영역 주변에 형성된 가드링(27)과, TiN막(23')과 폴리실리콘막(24')이 적층되어 형성된 다수의 퓨즈가 도시되어 있다. 가드링은 퓨즈박스영역을 통해 수분이 반도체 장치의 내부로 침투하는 것을 방지하기 위한 것으로 주로 수분침투에 강한 금속을 사용하여 형성하고, 전기적으로는 플로팅을 주로 시키고, 퓨즈와의 전기적 퍼텐션(potential) 차이를 줄이기위해 전원전압(Vext)이나 접지전압(VSS)를 인가하기도 한다.

도3은 하나의 퓨즈주변 회로도를 나타내는 것이다.

도3을 참조하여 살펴보면, 리페어시 퓨즈(fuse)가 절단되지 않은 상태에서 입력신호(signal)가 하이레벨로 입력되면 출력단(out)으로 로우레벨이 출력된다. 또한, 리페어공정에서 퓨즈가 절단된 상태에서 입력신호(signal)가 하이레벨로 입력되더라도 출력단(out)으로 하이레벨이 출력된다. 실제 리페어를 위해서는 도3에 도시된 회로가 입력되는 어드레스의 수만큼 존재하여 조합에 의해 입력되는 어드레스가 리페어된 어드레스인지 아닌지를 판단하게 된다.

한편, 도3에 도시된 바와 같이 퓨즈가 리페어시 절단된 상태에서 입력신호(signal)에 따라서 일측(a)은 전원전압(Vext)이 인가되고, 타측(b)은 접지전압이 인가된다. 이 때 도2에 도시된 가드링(26)에 접지전압(VSS)이 인가되어 있다고 가정하게 되면 동작중에 전원전압이 인가되는 퓨즈(fuse)의 일측(a)과 가드링간에 전기장(electric field)가 크게 형성된다. 또한 가드링(26)에 전원전압(Vext)을 인가하게되면, 동작중에 전원전압이 인가되는 퓨즈(fuse)의 타측(b)과 가드링(26)간 큰 전기장이 생긴다.

리페어시 절단된 금속성 퓨즈의 단면이 노출된 상태에서 퓨즈와 가드링간의 생기는 큰 전기장은 금속성분의 퓨즈의 산화를 유발시키고, 다른원인으로 생긴 산화를 빠르게 진행시키는 문제점을 가지고 있다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 리페어 공정에서 절단된 퓨즈와 가드링간에 큰 전기장이 형성되는 것을 방지하여 퓨즈가 산화되는 것을 위험도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위하여, 본 발명은 다수의 퓨즈; 상기 다수의 퓨즈와 일정 간격을 두고, 리페어를 위한 레이저 조사 영역의 일측에 배치되어 상기 다수의 퓨즈와 교차하는 제1 가드링; 및 상기 다수의 퓨즈와 일정 간격을 두고 배치되며, 리페어를 위한 레이저 조사 영역의 타측에 배치되어 상기 다수의 퓨즈와 교차하는 제2 가드링을 구비하고, 상기 제1 가드링은 이웃한 퓨즈의 일측단에 인가되는 전압과 같은 전압을 인가받고, 상기 제2 가드링은 이웃한 퓨즈의 타측단에 인가되는 전압과 같은 전압으로 각각 바이어싱되는 반도체 장치를 제공한다.

또한 본 발명은 기판상에 다수의 퓨즈를 형성하는 단계; 리페어를 위한 레이저가 조사될 영역중에서 상기 다수의 퓨즈의 일측방향과 교차하며, 상기 퓨즈의 일측단과 일정간격 이격되어 제1 가드링이 배치되도록 형성하는 단계; 리페어를 위한 레이저가 조사될 영역중에서 상기 다수의 퓨즈의 타측방향과 교차하며, 상기 퓨즈의 타측단과 일정간격 이격되어 제2 가드링이 배치되도록 형성하는 단계; 레이저 조사에 의해 절단될 상기 퓨즈의 일측과 타측에 제1 및 제2 전압을 각각 인가하는 단계; 및 상기 퓨즈의 일측단과 타측단에 인가되는 제1 및 제2 전압을 이웃한 상기 제1 가드링과 상기 제2 가드링에 각각 인가하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4 내지 도7은 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면이다. 도4 내지 도6의 우측 단면도는 좌측에 도시된 평면도의 A-A' 단면을 나타내는 것이다.

본 발명의 일실시예에 따른 반도체 제조방법은 먼저, 도4에 도시된 바와 같이 기판(30)상에 제1 층간절연막(31)을 형성하고, 리페어 공정시 레이저 조사로 퓨즈가 절단될 영역의 주변에 가드링(32a,32b)을 형성한다. 이 때 가드링은 단일패턴으로 폐루프를 형성하는 것이 아니고 2개의 패턴으로 형성하되, 하나의 패턴을 퓨즈의 일측 방향(A)에 제1 가드링(32a)으로 형성하고, 다른 하나의 패턴은 퓨즈의 타측방향(A')에 제2 가드링(32b)으로 형성한다. 이어서 퓨즈가 형성될 영역에 다수의 퓨즈(33)를 형성한다.

이어서 도5에 도시된 바와 같이, 콘택플러그형태의 가드링(34)를 퓨즈와 퓨즈의 사이마다 형성하되 제1 및 제2 가드링(32a,32b)의 안쪽영역의 상부에 형성한다.

이어서 도6에 도시된 바와 같이, 제3 가드링(35a)을 제1 가드링 상부(32a)에 형성하고 제4 가드링(35b)을 제2 가드링(32b) 상부에 형성한다. 이 때 전기적으로 피모스트랜지스터와 연결되는 제1 및 제3 가드링(32a,35a)은 전원전압(Vext)와 연결되도록 하고, 앤모스트랜지스터와 연결되는 제2 및 제4 가드링(32b,35b)은 접지전압(VSS)이 연결되도록 한다.

이어서 도7에 도시된 바와 같이, 제3 및 제4 가드링(35a,35b)을 덮을 수 있도록 제2 층간절연막(36)을 형성하고, 리페어 공정시 레이저가 조사될 영역의 제2 층간절연막(36)을 선택적으로 제거하여 퓨즈박스(37)을 형성한다. 여기서 제1 및 제2 층간절연막(32,36)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

도8은 콘택플러그 형태의 가드링(34)와 제3 및 제4 가드링(35a,35b)과 퓨즈(33)를 나타낸 도면이다. 도8에 도시된 바와 같이 회로적으로 피모스트랜지스터와 연결되는 퓨즈의 일측면에 형성된 제3 가드링(35a)은 전원전압(Vext)을 인가하고, 앤모스트랜지스터와 연결되는 퓨즈의 타측면에 형성된 제4 가드링(35b)은 접지전압(VSS)을 인가한다. 이렇게 인가하게 되면 리페어 공정에서 퓨즈가 절단되더라도, 가드링과 절단된 퓨즈사이에 큰 전기장이 형성되지 않아서 퓨즈의 산화를 촉진시키는 일이 없게 된다.

즉, 퓨즈주변의 수분침투를 방지하기 위한 가드링을 두개의 패턴으로 형성하고 각각 레이저 조사로 절단된 퓨즈의 일측과 타측에 인가되는 전압과 같은 전압을 가드링에도 인가하게 되면 퓨즈와 가드링사이에 큰 전기장이 형성되는 경우를 제거할 수 있게 되는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 반도체 장치를 제조하게 되면 동작중에 퓨즈와 가드링간의 큰 전기장이 형성되지 않아서 리페어된 퓨즈의 산화를 촉진하는 경우가 사라지게 되어 반도체 장치 동작상의 신뢰성이 향상된다.

도1은 통상적인 반도체 메모리 장치를 나타내는 단면도.

도2는 도1에 도시된 퓨즈박스의 평면도.

도3은 결함셀을 구제하기 위한 퓨즈부의 회로도.

도4 내지 도8은 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.

* 도면의 주요 부분에 대한 부호 설명

30 : 기판

31 : 제1 층간절연막

32a : 제1 가드링

32b : 제2 가드링

35a : 제3 가드링

35b : 제4 가드링

33 : 퓨즈

34 : 콘택플러그 형태의 가드링

36 : 제2 층간절연막

Claims (5)

1. 다수의 퓨즈;

   상기 다수의 퓨즈와 일정 간격을 두고, 리페어를 위한 레이저 조사 영역의 일측에 배치되어 상기 다수의 퓨즈와 교차하는 제1 가드링; 및

   상기 다수의 퓨즈와 일정 간격을 두고 배치되며, 리페어를 위한 레이저 조사 영역의 타측에 배치되어 상기 다수의 퓨즈와 교차하는 제2 가드링을 구비하고,

   상기 제1 가드링은 이웃한 퓨즈의 일측단에 인가되는 전압과 같은 전압을 인가받고, 상기 제2 가드링은 이웃한 퓨즈의 타측단에 인가되는 전압과 같은 전압으로 각각 바이어싱되는 반도체 장치.
2. 제 1 항에 있어서,

   상기 제1 및 제2 가드링은 각각 리페어를 위한 레이저가 조사될 영역을 감싸면서 배치되는 것을 특징으로 하는 반도체 장치.
3. 제 1 항에 있어서,

   상기 제1 가드링은 상기 퓨즈의 하부과 상부에 각각 구비되는 것을 특징으로 하는 반도체 장치.
4. 제 3 항에 있어서

   상기 제2 가드링은 상기 퓨즈의 하단과 상단에 각각 구비되는 것을 특징으로 하는 반도체 장치.
5. 기판상에 다수의 퓨즈를 형성하는 단계;

   리페어를 위한 레이저가 조사될 영역중에서 상기 다수의 퓨즈의 일측방향과 교차하며, 상기 퓨즈의 일측단과 일정간격 이격되어 제1 가드링이 배치되도록 형성하는 단계;

   리페어를 위한 레이저가 조사될 영역중에서 상기 다수의 퓨즈의 타측방향과 교차하며, 상기 퓨즈의 타측단과 일정간격 이격되어 제2 가드링이 배치되도록 형성하는 단계;

   레이저 조사에 의해 절단될 상기 퓨즈의 일측과 타측에 제1 및 제2 전압을 각각 인가하는 단계; 및

   상기 퓨즈의 일측단과 타측단에 인가되는 제1 및 제2 전압을 이웃한 상기 제1 가드링과 상기 제2 가드링에 각각 인가하는 단계

   를 포함하는 반도체 장치 제조방법.