KR100583144B1

KR100583144B1 - 반도체 메모리 장치의 제조방법

Info

Publication number: KR100583144B1
Application number: KR1020040060580A
Authority: KR
Inventors: 박석광
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2006-05-23
Also published as: KR20060011648A

Abstract

본 발명은 다수의 퓨즈를 구비하는 반도체 메모리 장치에 있어서, 퓨즈의 상단에 일정한 두께의 절연막을 남겨, 신뢰성있는 리페어공정을 진행할 수 있는 반도체 메모리 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 퓨즈를 형성하는 단계; 상기 퓨즈 상에 2000Å 두께의 퓨즈박스용 질화막을 형성하는 단계; 상기 퓨즈박스용 질화막상에 제2 절연막을 형성하는 단계; 및 상기 퓨즈박스용 질화막이 1500Å의 두께로 잔류하도록 상기 제2 절연막을 선택적으로 제거하여 상기 퓨즈박스용 질화막을 노출시키는 퓨즈박스를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

반도체, 메모리, 리페어, 퓨즈, 레이저조사.

Description

반도체 메모리 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE}

도1은 통상적인 반도체 메모리 장치의 단면도.

도2는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.

도3a와 도3b는 도2에 도시된 바와 같이 제조된 반도체 메모리 장치에서의 문제점을 나타내는 도.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.

도5는 본 발명의 원리를 설명하기 위한 도면으로, 퓨즈 상단에 남게되는 잔류막의 두께를 나타내는 단면도.

도6은 본 발명의 또 다른 실시에에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

32 : 퓨즈

33 : 퓨즈박스용 질화막

34,35,37 : 층간절연막

40 : 퓨즈박스

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시 사용되는 퓨즈가 형성된 영역의 상단에 일정한 두께의 절연막을 남길 수 있는 반도체 메모리 장치의 제조방법에 관한 것이다.

반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완 해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.

도1은 통상적인 반도체 메모리 장치의 단면도로서, 다층 금속 배선구조를 채택한 반도체 메모리 소자의 셀 일부와 그 퓨즈부를 도시한 단면도이다.

도1의 왼쪽 부분은 셀 어레이 영역을 도시한 것으로서, 셀 어레이 영역은 게이트전극(14), 소오스(16), 드레인(18)으로 이루어진 트랜지스터와 제1 전극(30), 유전체(32), 제2 전극(34)으로 이루어진 커패시터에 의해 메모리 셀이 구성되고, 다층 금속 배선(38, 42)을 구성하는 도전층들 간에는 층간절연막들(20, 26, 36, 40)이 형성된다. 최종 금속배선(42)이 완료되면 패시베이션막(44)이 그 상부에 형성된다.

또한, 도1의 오른쪽 부분은 퓨즈부를 도시한 것으로서, 트랜지스터의 드레인 영역(16)과 비트라인 컨택(22)에 의해 연결되는 비트라인(24)이 퓨즈라인을 구성하게 된다. 퓨즈라인(24) 상부에 적층된 층간절연막(36, 40) 및 패시베이션막(44)을 소정의 폭으로 식각하면 퓨즈 박스(50)가 형성된다. 이 퓨즈 박스(50)를 통하여 레이저가 조사되고 그 하부의 퓨즈라인(비트라인,24)이 끊어지게 된다.

여기서, 편의상 각각의 층간절연막들(20, 26, 36, 40)은 각각 하나의 층으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다. 또한, 트랜지스터의 드레인 영역(18)과 커패시터의 제1 하부전극(30)을 전기적으로 연결하는 컨택(19)은, 비트라인(24)과는 다른 평면상에 존재하는 것으로 서로 만나지 않는다.

아울러, 여기서 비트라인(24)이 퓨즈라인이 되는 것으로 도시되고 설명되지만, 앞에서 상술한 바와 같이 퓨즈라인은 비트라인에 한하지 않고, 예컨대, 워드라인(14)이 될수도 있고, 메모리 소자가 아닌 다른 반도체 소자에서는 다른 배선이 될 수도 있다. 이러한 사항들은 추후에 후술되는 본 발명의 실시예에도 그대로 적용된다.

반도체 소자의 결함이 발생한 경우에 레이저를 이용하여 퓨즈를 절단하게 되는데, 레이저에 의한 퓨즈라인(24)의 절단이 용이하게 이루어지기 위해서는 퓨즈박스(50)를 형성하고 난 뒤 퓨즈라인(24)의 상부에 남아있는 절연막(도1에서는 26)이 일정 두께를 유지하는 것이 중요하다.

도2는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도로서, 도1에서 퓨즈박스를 부분을 보다 자세히 나타낸 도면이다.

도2를 참조하여 살펴보면, 기판(10)상에 층간절연막(12)가 형성되며, 그 상부에 퓨즈(18)이 형성된다. 여기서 퓨즈는 폴리실리콘으로 형성되었다.

퓨즈(18)의 상부에는 다수의 절연막(19,23,24,25)이 형성되고, 최종적으로는 페시베이션 막(28)이 형성된다. 여기서 27과 26은 금속배선을 나타내는 것이다.

리페어 공정시 퓨즈에 레이저를 조사하여 퓨즈를 블로잉시키기 위해 퓨즈의 상단에 일정한 두께의 절연막을 남기는 퓨즈박스 형성공정을 진행하는데, 퓨즈의 상단에 일정한 두께의 절연막을 남기서는 것은 매우 중요하다.

만약 퓨즈의 상단에 절연막이 너무 두껍게 남게 되면, 레이저 조사시에 퓨즈가 블로잉되면서 이웃한 퓨즈에 데미지가 가해지게 되며, 퓨즈의 상단에 절연막이 너무 얇게 남게 되면 레이저 조사시에 블로잉된 퓨즈가 남게 되어 불량을 유발시킨다.

도2에서 퓨즈(18)와 금속배선(26)의 사이에 있는 절연막(19)의 두께가 대략 3500Å이고, 금속배선(26)과 금속배선(27)의 사이에 있는 절연막(24)의 두께가 대략 9000Å정도되며, 페시베이션막과 나머지 금속배선등의 두께가 18000Å정도된다.

따라서 퓨즈위에 형성된 막의 총 두께는 30000Å정도이며, 통상 퓨즈상부에 잔막을 2500Å 정도로 보면 27500Å 정도를 제거해내야 퓨즈박스를 형성할 수 있게 된다.

통상 공정관리에서 엄격히 관리시 ± 5% 정도로 관리하게 되는데, 이렇게 보면 퓨즈상부 절연막의 두께는 2500±1300Å가 되는데, 이정도의 잔막변동이 있을 경우 불량을 유발시키게 되는데, 통상 퓨즈상부의 절연막 두께가 ±500Å 정도로는 관리되어야 불량 발생을 억제할 수 있으며, 이러한 조건은 종래의 기술을 이용해서는 불가능하다.

현실적으로 조사를 해보면, 웨이퍼 내의 잔막의 두께는 1000Å 이상의 차이를 대부분 보이며 항상 불량 발생의 여지를 않고 있다.

퓨즈박스를 형성하고 난 뒤에 퓨즈 상단에 남은 절연막의 두께가 달라지면 리페어 공정시에 퓨즈를 블로잉할 때에 전술한 바와 같이 에러가 생기게 된다.

도3a와 도3b는 도2에 도시된 바와 같이 제조된 반도체 메모리 장치에서의 문제점을 나타내는 도이다.

도3a에 도시된 바와 같이, 기준대비 퓨즈상단에 남은 절연막의 두께가 두꺼울 경우, 레이저로 조사시에 이웃한 퓨즈에 데미지를 가하게 된다.

도3b에 도시된 바와 같이, 기준대비 퓨즈상단에 남은 절연막의 두께가 얇은 경우 레이저 조사시에 절단된 폴리실리콘퓨즈 조각이 남아서 에러를 유발할 가능성이 증가된다.

본 발명은 다수의 퓨즈를 구비하는 반도체 메모리 장치에 있어서, 퓨즈의 상단에 일정한 두께의 절연막을 남겨, 신뢰성있는 리페어공정을 진행할 수 있는 반도체 메모리 장치의 제조방법을 제공함을 목적으로 한다.

본 발명은 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 퓨즈를 형성하는 단계; 상기 퓨즈 상에 2000Å 두께의 퓨즈박스용 질화막을 형성하는 단계; 상기 퓨즈박스용 질화막 상에 제2 절연막을 형성하는 단계; 및 상기 퓨즈박스용 질화막이 1500Å의 두께로 잔류하도록 상기 제2 절연막을 선택적으로 제거하여 상기 퓨즈박스용 질화막을 노출시키는 퓨즈박스를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

삭제

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.

본 실시예에 따른 반도체 메모리 장치는 도4에 도시된 바와 같이, 먼저 기판(30)상에 층간절연막(31)을 형성한다.

이어서 층간절연막(31)상에 퓨즈가 형성될 영역에 퓨즈(32)를 형성한다. 퓨즈(32)는 도전성 폴리실리콘막으로 형성한다. 이 때의 도전성 폴리실리콘막은 셀영역에서 비트라인 또는 워드라인 또는 캐패시터의 전극막등으로 사용되는 도전막을 이용한 것이다.

이어서 퓨즈(32)상에 퓨즈박스용 질화막(39)을 형성한다. 이 때의 형성되는 퓨즈박스용 질화막(39)은 두께의 타겟을 2000Å로 하여 형성한다. 따라서 퓨즈박스 용 질화막(39)의 형성시 공정변동폭을 5%정도로 보면 ±100Å 정도로 발생할 수 있다.

이어서 층간절연막(33,41,34,35)과 금속배선(36,39)을 형성하고 최종적으로 페시베이션막(38)을 형성한다. 여기서 층간절연막(33,41,34,35)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.

이어서 퓨즈박스를 형성하기 위해 퓨즈의 상부에 일정한 두께의 절연막을 남기고 제거한다. 이 때 본 실시예에 따른 반도체 메모리 장치는 폴리실리콘으로 형성된 퓨즈의 상단에 질화막(39)가 형성되어 있으므로, 질화막(39)까지 남기고 층간절연막을 제거할 수 있다.

통상적으로 층간절연막으로 사용되는 산화막과 질화막의 식각선택비가 7 : 3 을 가지게 식각공정을 진행할 수 있으므로 층간절연막을 식각하여 질화막에서 식각이 멈추게 할 수 있는 것이다.

만약 공정변동정도를 감안하여 과식각이 되는 경우라도 질화막이 노출되는 경우 식각이 산화막이 식각되는 정도보다 덜 되는 것이다.

도5는 본 발명의 원리를 설명하기 위한 도면으로, 퓨즈 상단에 남게되는 잔류막의 두께를 나타내는 단면도이다.

도5를 참조하여 살펴보면, 퓨즈의 상단에 질화막이 형성되어 있게 되므로, 퓨즈상단에 잔막이 두껍게 형성될 때에는(도5의 좌측참조) 퓨즈 상단에 퓨즈박스용 질화막(39)이 2000Å정도 그리고 산화막으로 형성된 절연막(33)이 1200Å정도 남게 되며, 잔막이 얇게 형성되는 경우에는 산화막으로 형성된 절연막(33)은 모두 제거되며, 질화막이 약 -510Å정도 제거된 형태로 즉, 1500Å 정도 남게 된다.

따라서 질화막의 증착시 변동폭이 약 ±100Å라고 가정하면, 퓨즈박스 식각시 남아 있게 되는 질화막의 두께 변동폭을 약 500이라고 가정하면, ±600Å범위로 공정변동폭이 줄게 되는 것이다.

즉, 종래에는 약 ±1300Å로 공정변동폭이 있던 것이 ±600Å범위로 공정변동폭이 줄게 된다.

따라서 모든 퓨즈의 상단부에 형성되는 잔막의 두께가 비교적 일정한 두께를 가지게 되어 신뢰성있는 리페어 공정을 진행할 수 있다.

퓨즈(32)의 상단에 질화막(39)을 형성시킬 때에는 리페어 공정에서 사용되는 레이저의 파장을 1047nm정도로 하여 질화막에서는 레이저가 광착적 특성이 흡수되지 않고, 대부분이 투과하도록 해야 한다.

퓨즈의 상단에 남는 잔막은 리페어 공정시에 레이저를 투과해야하는데, 이 점에서 질화막은 레이저의 파장을 1047nm정도로 하면, 그 특성을 만족하게 되는 것이다.

도6은 본 발명의 또 다른 실시에에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.

도6에서와 같이, 퓨즈 상단에 질화막을 형성시키는데, 있어서, 질화막을 형성함으로서 이웃한 막들과의 계면특성에서 부차적인 문제를 유발시킬 경우, 퓨즈박스부에만 퓨즈박스용 질화막을 형성시키고, 나머지 부분에서는 질화막을 제거하는 공정을 추가할 수있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해서 제조된 반도체 메모리 장치는 퓨즈 상단에 남는 절연막이 일정한 두께로 형성되어 리페어 공정시, 신뢰성있는 리페어 공정을 진행 할 수 있고, 이로 인해 반도체 메모리 장치의 제조공정 수율이 향상된다.

Claims

삭제
기판상에 제1 절연막을 형성하는 단계;

상기 제1 절연막상에 퓨즈를 형성하는 단계;

상기 퓨즈 상에 2000Å 두께의 퓨즈박스용 질화막을 형성하는 단계;

상기 퓨즈박스용 질화막 상에 제2 절연막을 형성하는 단계; 및

상기 퓨즈박스용 질화막이 1500Å의 두께로 잔류하도록 상기 제2 절연막을 선택적으로 제거하여 상기 퓨즈박스용 질화막을 노출시키는 퓨즈박스를 형성하는 단계

를 포함하는 반도체 장치의 제조방법.
제 2 항에 있어서,

상기 퓨즈박스용 질화막을 형성하는 단계는

상기 퓨즈를 포함하는 기판전 영역에 상기 퓨즈박스용 질화막을 형성하는 단 계; 및

상기 퓨즈박스용 질화막을 선택적으로 제거하여 상기 퓨즈가 형성된 영역에만 상기 퓨즈박승용 질화막을 남기는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제 2 항에 있어서,

상기 제2 절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.