KR100799131B1 - 불순물 영역의 퓨즈를 갖는 반도체 장치 - Google Patents

Abstract

본 발명은 리페어 공정에서 퓨즈의 레이저 컷팅시 퓨즈 하부구조에 가해지는 데미지 및 이웃한 퓨즈간의 단락현상을 방지하는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명은 기판; 상기 기판에 형성된 트렌지형의 소자분리막; 및 상기 소자분리막 하부의 기판사에 배치된 도전성 불순물 도핑영역의 퓨즈를 구비하는 반도체 장치가 제공된다.

반도체, 퓨즈, 임플란트, 필드 채널, 리페어

Description

불순물 영역의 퓨즈를 갖는 반도체 장치{Semiconductor device with fuse of impurity region}

도1a은 종래 기술에 의한 반도체 소자의 퓨즈부를 나타내는 단면도.

도1b는 도1a의 퓨즈를 절단시 문제점을 보여주는 도면.

도2a 내지 도2f는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.

도3은 본 발명의 제2 실시예에 따른 반도체 제조방법을 나타내는 공정단면도.

* 도면의 주요 부분에 대한 부호 설명

30 : 기판

31 : 실리콘산화막

32 : 실리콘질화막

35 : 퓨즈

37 : 트랜치 소자분리막

38 : 콘택플러그

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 소자의 리페어를 위한 퓨즈에 관한 것이다.

반도체 소자, 특히 메모리소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리소자 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 따라서 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 이후 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지도록 하고 있다.

그러나 공정 환경 또는 웨이퍼 상에서 소자의 위치, 퓨즈의 넓이 등에 따라 퓨즈 상부에 남겨지는 절연막의 두께 변화가 심하여, 레이저 조사로 퓨즈를 절연시키더라도 주변 퓨즈와의 단락문제, 퓨즈 미절연 또는 레이저 조사로 인하 하부구조의 데미지가 문제점으로 되고 있다.

도1은 종래기술의 의한 다층 금속 배선구조를 채택한 반도체 소자에서 퓨즈를 도시한 단면도이다.

종래기술에 의해 퓨즈가 형성된 반도체 소자의 단면은, 도1의 도시된 바와 같이, 기판(10) 상부에 소자분리막(11), 게이트 패턴(12), 콘택플러그(14), 제1 및 제2 비아플러그(17,21), 제1,2 금속배선(16,19) 및 퓨즈(20)과, 층간절연막들(13,15,18) 및 패드(pad)(22)가 형성되 있으며, 패시베이션막(23)이 그 상부에 형성된다. 여기서, 편의상 각각의 층간절연막들(13,15,18)은 각각 하나의 층으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다.

여기서 퓨즈(20)는 제2 금속배선을 형성할 때에 같이 형성되는 구조를 취하고 있으나, 퓨즈는 메모리 소자의 비트라인 또는 워드라인이 될 수도 있고, 다른 금속배선이 될 수도 있다. 이러한 사항들은 추후에 후술되는 본 발명의 실시예에도 그대로 적용된다. 또한, 도면부호 'A'는 리페어 공정시 퓨즈절단을 위한 퓨즈박스이다.

이후에 반도체 소자의 테스트시에 결함이 발생한 경우에 리페어를 위해서 레이저를 이용하여 퓨즈를 절단하게 되는데, 레이저에 의한 퓨즈라인(20)의 절단이 용이하게 이루어지기 위해서는 퓨즈(24)의 상부에 남아있는 절연막(B)이 일정 두께를 유지해야 한다.

그러나, 퓨즈(24) 상부에 남아 있는 절연막(B)의 두께는 제어가 쉽지않고 웨이퍼상의 소자의 위치에 따라 그 두께가 달라져, 리페어 공정시 퓨즈 컷팅(cutting) 장비의 컷팅 최적 조건 셋업이 대단히 어렵다. 따라서 일정한 에너지로 레이저를 퓨즈로 조사하여도 컷팅 불량이 쉽게 발생되며, 퓨즈하부 구조에 데미지를 주는 크랙(Crack)현상이 일어난다.

도1b는 도1a의 퓨즈를 절단시 크랙현상을 보여주는 도면으로서, 퓨즈에 조사된 레이저로 인해 주변 퓨즈와의 단락 및 퓨즈 하부 구조물에 크랙(Crack) 현상이 일어남을 보여주고 있다.

크랙현상을 해결하기 위해 퓨즈 상하부에 따로 산화막을 약 3000Å 정도 형성시키는 공정을 진행하기도 하나 이는 공정상의 복잡함을 가져와 공정비용을 증가시키는 문제점이 있다.

또한, 전술한 바와 같이 퓨즈를 워드라인, 비트라인 또는 금속배선을 이용하게 형성하게 되면서 퓨즈 컷팅시에 남겨진 잔존 퓨즈가 이웃하고 있는 퓨즈에 흡착되어 전기적 단락을 일으키는 경우까지 빈번히 발생하고 있어 반도체 소자의 신뢰성 및 수율에 문제를 가져오고 있다.

본 발명은 리페어 공정에서 퓨즈의 레이저 컷팅시 퓨즈 하부구조에 가해지는 데미지 및 이웃한 퓨즈간의 단락현상을 방지하는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위하여, 이를 위한 본 발명은 기판; 상기 기판에 형성된 트렌지형의 소자분리막; 및 상기 소자분리막 하부의 기판에 형성된 도전성 불순물 도핑영역의 퓨즈를 구비하는 반도체 장치가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2f는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면이다.

본 발명의 일실시예에 따른 반도체 제조방법은 먼저 도2a에 도시된 바와 같이, P형 기판(30)상에 제1 실리콘 산화막(31)을 형성하고, 제1 실리콘 산화막(31) 상부에 실리콘 질화막(32)를 형성한다. 여기서 제1 실리콘 산화막(31)은 실리콘 질화막(32)이 기판상에 바로 형성되면 가해지는 컴프레스 스트레스(compress stress) 특성을 해소하기 위한 형성된 층이다. 여기서 제1 실리콘 산화막은 HDP(High Density Plasma), SOG(Spin On Glass), USG(undoped silicate glass), TEOS(Tetra Ethyl Ortho Silicate), PSG(phospho silicate glass), LP-TEOS(Low pressure TEOS), PE-TEOS(Plasma Enhanced TEOS)등을 이용하여 형성할 수 있으며, 실리콘 질화막으로 PE-질화막, LP-질화막을 이용할 수 있다.

이어서 도2b에 도시된 바와 같이, 소자분리막 마스크(33)를 이용하여 기판(30)을 식각하여 셀로우 트랜치(shallow trench)(A)를 형성한다.

이어서 도2c에 도시된 바와 같이, N형 불순물 영역 마스크(34)를 이용하여 N계열의 불순물(예컨대 P, As)로 임플란트(Implant)공정을 진행하여, 셀로우 트랜치 영역(A)의 기판(30)에 퓨즈(35)를 형성한다.

이어서 도2d에 도시된 바와 같이, N형 불순물 영역 마스크(34)를 제거하고, 셀로우 트랜치 영역(A)에 제2 실리콘산화막(36)을 형성한다. 여기서 제2 실리콘 산화막(36)은 HDP, SOG, USG, PE-TEOS, LP-TEOS, BPSG, PSG등을 이용하여 형성할 수 있다.

이어서 도2e에 도시된 바와 같이, 제1, 2 실리콘산화막(31,36) 및 실리콘질화막(32)을 화학적기계적 연마를 진행하여 평탄화시킨다. 이 때 실리콘질화막(32)을 식각하는 과정에서 제2 실리콘산화막(36)이 식각되면서, 셀로우 트랜치 소자분리막(37)이 형성된다. 셀로우 트랜치 소자분리막(37)은 레이저 융단에 의해 상기 퓨즈의 절단이 가능한 두께로 형성될 수 있다. 셀로우 트랜치 소자분리막(37)은 퓨즈(35)상부에 형성되면서 후속공정에서 레이저로 퓨즈 컷팅시 버퍼링 역할을 하게 된다. 따라서 퓨즈 밑에 산화막을 형성하지 않고 P-기판이 형성되기 때문에, 퓨즈 컷팅시 하부 구조물에 데미지가 가해지지 않는다.

계속해서 도2f에 도시된 바와 같이, 퓨즈를 금속배선과 연결하는 콘택 플러그(38)를 형성한다.

전술한 실시예에서와 같이 셀로우 트랜치 소자분리막(37) 하부에 N형 불순물로 퓨즈를 형성하게 되어, 후속 리페어 공정시 퓨즈 컷팅시에 잔존퓨즈가 남지 않아 주변 퓨즈와 전기적 단락이 되는 것을 방지할 수 있다.

도3은 본 발명의 제2 실시예에 따른 반도체 제조방법을 나타내는 공정도이다.

본 발명의 제2 실시예는 도3에 도시된 바와 같이, 셀로우 트랜치 소자분리막(40)을 형성하고 난 후에 N계열 임플란테이션 공정을 이용하여 퓨즈를 형성하는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 리페어 공정에서, 퓨즈 컷팅시 퓨즈간의 단락을 방지하고, 주변 구조물에 데미지가 없어 반도체 소자의 리페어 수율을 향상시킬 수 있다.

Claims (6)

1. 기판;

   상기 기판에 형성된 트랜치형의 소자분리막; 및

   상기 소자분리막 하부의 기판에 형성된 도전성 불순물 도핑영역의 퓨즈

   를 구비하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 도전성 불순물 도핑영역은 N형 불순물 도핑영역 또는 P형 불순물 도핑영역인 것을 특징으로 하는 반도체 장치.
3. 제 1 항에 있어서,

   상기 퓨즈 양단에 상기 퓨즈를 금속배선과 연결하는 콘택플러그를 더 구비하는 것을 특징으로 하는 반도체 장치.
4. 제 1 항에 있어서,

   상기 트렌치형 소자분리막을 레이저 융단에 의해 상기 퓨즈의 절단이 가능한 두께를 갖는 것을 특징으로 하는 반도체 장치.
5. 제 1 항에 있어서,

   상기 도전성 불순물은 P 또는 As 를 포함하는 것을 특징으로 하는 반도체 장치.
6. 제 4 항에 있어서,

   상기 소자분리막은 HDP, SOG, USG, PE-TEOS, LP-TEOS, BPSG, PSG 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.

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