KR100620656B1 - 반도체소자의 퓨즈 제조방법 - Google Patents

반도체소자의 퓨즈 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 퓨즈 제조방법에 관한 것으로, DRAM 공정시 게이트 전극 또는 비트라인을 형성하는 동시에 퓨즈라인을 형성하고, 그 상부에 산화막과 질화막의 적층구조를 형성한 다음, 주변회로영역 상의 상기 적층구조를 전면식각하여 스페이서를 형성하고 후속공정을 실시한 후, 리페어 마스크를 식각마스크로 이용하여 상기 후속공정으로 형성된 층간절연막을 상기 질화막을 식각방지막으로 사용하여 식각한 다음 상기 질화막을 제거함으로써 상기 퓨즈라인 상에 잔류하는 산화막의 두께를 일정하게 형성하여 리페어공정을 용이하게 하고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 퓨즈 제조방법{METHOD FOR FORMING FUSE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 퓨즈 제조방법에 관한 것으로서, 특히 퓨즈라인(fuse line) 상부에 산화막의 두께를 균일하게 형성하여 리페어 불량을 방지하는 방법에 관한 것이다.
일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.
따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.
이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.
이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.
그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈라인과 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.
메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈라인을 이용할 수 있다.
일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈라인을 만들어 큰 전류를 흘려 퓨즈라인을 끊는 방법과 금속 또는 다결정실리콘 퓨즈라인을 만들어 레이져를 이용하여 퓨즈라인을 끊는 방식, 그리고 절연막을 통한 터널링 전자(tunneling electron)로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.
상기와 같이 종래기술에 따른 반도체소자의 퓨즈 제조방법에서 금속 퓨즈라인을 만들어 큰 전류를 흘려 퓨즈라인을 끊는 방법은 집적회로 내에 큰 전류를 흘리기 위한 드라이버 또는 패드가 필요한 단점이 있고, 금속 또는 다결정실리콘 퓨즈라인을 만들어 레이져를 이용하여 퓨즈라인을 끊는 방식은 레이져 빔과 퓨즈라인 사이의 얼라인 마진을 확보해야하고, 퓨즈라인 위의 절연막의 두께를 일정하게 조절해야 하는 단점뿐만 아니라, 퓨즈박스가 노출되기 때문에 신뢰성 검사에서 많은 양의 불량이 발생하여 수율을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 전극 또는 비트라인을 형성하는 동시에 퓨즈라인을 형성하고, 전체표면 상부에 산화막과 질화막의 적층구조를 형성한 다음, 퓨즈영역을 제외한 부분의 상기 적층구조를 전면식각한 후, 후속공정을 실시하고 리페어 식각공정시 리페어 마스크를 사용한 식각공정으로 상기 후속공정시 형성된 절연막을 상기 질화막을 식각방지막으로 사용하여 제거한 다음, 상기 퓨즈영역의 질화막을 제거함으로써 상기 퓨즈영역 상에 잔류하는 산화막의 두께를 일정하게 형성하여 리페어공정을 용이하게 실시하고, 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 퓨즈 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 퓨즈 제조방법은,
셀영역, 주변회로영역 및 퓨즈영역이 구비되어 있는 반도체기판 상부에 게이트 절연막과 도전층을 형성하는 공정과,
상기 도전층 상부에 게이트 전극 및 퓨즈라인으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 상기 도전층을 식각하여 게이트 전극 및 퓨즈라인을 형성한 다음, 상기 감광막 패턴을 제거하는 공정과,
상기 반도체기판에 LDD영역을 형성하고, 전체표면에 절연막/식각방지막의 적층구조를 형성하는 공정과,
상기 주변회로영역을 노출시키는 식각공정으로 상기 주변회로영역 상의 게이트전극 측벽에 상기 적층구조의 스페이서를 형성하는 공정과,
상기 적층구조의 스페이가 구비된 주변회로영역에 소오스/드레인영역을 형성하고, 층간절연막을 형성하는 공정과,
상기 소오스/드레인영역과 접속되는 비트라인과 캐패시터를 형성하는 공정과,
전체표면 상부에 보호막을 형성한 다음, 상기 퓨즈영역을 노출시키는 리페어 마스크를 사용하여 상기 보호막과 층간절연막을 식각하는 공정과,
상기 보호막 및 층간절연막과의 식각선택비 차이를 이용하여 상기 퓨즈영역 상의 식각방지막을 제거함으로써 상기 퓨즈라인 상에 잔류하는 절연막의 두께를 일정하게 형성하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 퓨즈 제조방법은,
셀영역, 주변회로영역 및 퓨즈영역이 구비된 반도체기판 상부에 모스전계효과 트랜지스터를 형성하는 공정과,
상기 반도체기판 상부에 비트라인 콘택홀과 퓨즈라인 콘택홀이 구비된 층간절연막을 형성하는 공정과,
상기 비트라인 콘택홀과 퓨즈라인 콘택홀을 매립하는 비트라인과 퓨즈라인을 형성하는 공정과,
전체표면 상부에 절연막/식각방지막의 적층구조를 형성하는 공정과,
상기 식각방지막 상부에 상기 퓨즈영역을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조를 식각하여 상기 비트라인 측벽에 스페이서를 형성하고, 상기 감광막 패턴을 제거하는 공정과,
상기 모스전계효과 트랜지스터의 소오스/드레인영역과 접속되는 캐패시터를 형성하고, 전체표면 상부에 보호막을 형성하는 공정과,
상기 퓨즈영역을 노출시키는 리페어 마스크를 사용하여 상기 보호막과 층간절연막을 제거하는 공정과,
상기 보호막 및 층간절연막과의 식각선택비 차이를 이용하여 상기 퓨즈영역 상의 식각방지막을 제거함으로써 상기 퓨즈라인 상에 잔류하는 절연막의 두께를 일정하게 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈 제조방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ), 주변회로영역(Ⅱ) 및 퓨즈영역(Ⅲ)이 구비되어 있는 반도체기판(10)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(10)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(미도시)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막 상부에 도전층(미도시)을 형성한다. 상기 도전층은 도핑된 다결정실리콘층이나 텅스텐 실리사이드막을 이용한 폴리사이드막으로 형성한다.
그 다음, 상기 도전층 상부에 게이트 전극 및 퓨즈라인으로 예정되는 부분을 노출시키는 제1감광막 패턴(미도시)을 형성하고, 상기 제1감광막 패턴을 식각마스크로 상기 도전층을 식각하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 상에 게이트 전극(11)과 퓨즈영역(Ⅲ) 상에 퓨즈라인(12)을 형성한다.
다음, 상기 제1감광막 패턴을 제거하고, 저농도 불순물을 전면적으로 이온주입하여 엘.디.디.(lightly doped drain, 이하 LDD 라 함)영역(미도시)을 형성한다.
그 다음, 전체표면 상부에 절연막(13)과 식각방지막(14)을 순차적으로 형성한다. 이때, 상기 절연막(13)은 중온산화막(middle temperature oxide, 이하 MTO 라 함), 고온산화막(high temperature oxide, 이하 HTO 라 함) 또는 테오스(tetra ethyl ortho silicate glass, 이하 TEOS 라 함)막을 사용하여 200 ∼ 1000Å 두께로 형성하고, 상기 식각방지막(14)은 상기 절연막(13)과 식각선택비 차이를 갖는 질화막 또는 산화질화막(SiON)을 사용한다.
다음, 상기 식각방지막(14) 상부에 상기 주변회로영역(Ⅱ)을 노출시키는 제2감광막 패턴(15)을 형성한다. (도 1a참조)
그리고, 상기 제2감광막 패턴(15)을 식각마스크로 상기 식각방지막(14)과 절연막(13)을 전면식각하여 상기 게이트 전극(11)의 측벽에 스페이서를 형성한 후, 상기 제2감광막 패턴(15)을 제거한다.
다음, 전체표면 상부에 비트라인으로 예정되는 부분을 노출시키는 비트라인 콘택홀(미도시)이 구비된 제1층간절연막(16)을 형성한다. 상기 제1층간절연막(16)은 스텝커버리지가 우수한 비.피.에스.지.(borophospho silicate glass, 이하 BPSG 라 함)를 사용한다.
그 다음, 상기 비트라인 콘택홀을 통하여 상기 소오스/드레인영역 중 비트라인 콘택으로 예정되는 부분과 접속되는 비트라인(미도시)을 형성한다.
그 후, 전체표면 상부에 BPSG 를 사용하여 제2층간절연막(미도시)을 형성하고, 상기 반도체기판(10)의 셀부(Ⅰ)에 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크(미도시)를 형성한다.
다음, 상기 저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막 및 제1층간절연막(16)을 식각하여 저장전극 콘택홀(미도시)을 형성한다.
그 다음, 상기 저장전극 콘택홀을 통하여 상기 소오스/드레인영역과 접속되는 저장전극(미도시)을 형성한다. 그 후, 상기 저장전극 상부에 유전막(미도시) 및 플레이트 전극(미도시)을 형성하여 캐패시터를 완성한다.
다음, 전체표면 상부에 제3층간절연막(미도시)을 형성한 후, 제1금속배선 콘택마스크(미도시)를 이용한 식각공정으로 제1금속배선 콘택홀을 형성한다.
그리고, 상기 제1금속배선 콘택홀이 매립되도록 제1금속층(미도시)을 형성한 다음, 제1금속배선 마스크를 이용한 식각공정으로 제1금속배선을 형성한다.
다음, 전체표면 상부에 제4층간절연막(17)을 형성하고, 제2금속배선마스크(미도시)를 이용한 식각공정으로 제2금속배선 콘택홀을 형성한다. 이때, 상기 제4층간절연막은 에스.오.지.(spin on glass, 이하 SOG 라 함) 산화막 또는 고밀도 플라즈마 유.에스.지.(high density plasma undoped silicate glass, 이하 HDP-USG 라 함) 산화막을 사용하여 형성한다.
그리고, 상기 제2금속배선 콘택홀이 매립되도록 제2금속층을 형성한 다음, 제2금속배선 마스크를 이용한 식각공정으로 제2금속배선을 형성한다.
다음, 전체표면 상부에 보호막(passivation layer, 18)을 플라즈마 산화막(plasma enhanced oxide, 이하 PE-산화막 이라 함)과 플라즈마 질화막(plasma enhanced nitride, 이하 PE-질화막 이라 함)의 적층구조 또는 HDP-USG와 PE-질화막의 적층구조를 사용하여 형성하고, 상기 보호막(18) 상부에 퓨즈영역(Ⅲ)을 노출시키는 리페어 마스크(19)를 형성한다. (도 1b참조)
그 다음, 상기 리페어 마스크(19)를 식각마스크로 상기 식각방지막(14)이 노출될때까지 상기 보호막(18), 제4층간절연막(17), 제3층간절연막, 제2층간절연막 및 제1층간절연막(16)의 적층구조를 식각하고, 상기 리페어 마스크(19)를 제거한다. (도 1c참조)
그 후, 상기 적층구조와 식각방지막(14)의 식각선택비 차이를 이용하여 상기 식각방지막(14)을 식각함으로써 상기 퓨즈라인(12) 상부에 일정한 두께의 절연막(13)이 잔류하도록 한다. (도 1d참조)
본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.
먼저, 게이트 전극(21) 및 퓨즈라인(22)이 형성되어 있는 반도체기판(20) 상부에 절연막(미도시)을 형성한 다음, 전면식각하여 상기 게이트 전극(21) 및 퓨즈라인(22)의 측벽에 절연막 스페이서(23)를 형성한 후, 전체표면 상부에 버퍼산화막(24)과 식각방지막(25)을 순차적으로 형성한다. (도 2a참조)
다음, 상기 식각방지막(25) 상부에 상기 주변회로영역(Ⅱ)을 노출시키는 감광막 패턴(26)을 형성한다. (도 2b참조)
그 다음, 상기 감광막 패턴(26)을 식각마스크로 사용하여 상기 식각방지막(25)과 버퍼산화막(24)을 전면식각하고, 후속공정으로 제1실시예의 도 1b 내지 도 1d와 같은 공정을 실시한다.
또한, 본 발명의 제3실시예에 대하여 살펴보면 다음과 같다.
먼저, 셀영역(Ⅰ), 주변회로영역(Ⅱ) 및 퓨즈영역(Ⅲ)이 구비되어 있는 반도체기판(30)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 소자분리 절연막(미도시), 게이트 절연막을 형성하고, 게이트 전극(미도시) 및 소오스/드레인영역(미도시)이 구비된 모스전계효과 트랜지스터를 형성한다.
다음, 전체표면 상부에 제1층간절연막(미도시)을 형성하고, 상기 제1층간절연막 상부에 비트라인 콘택으로 예정되는 부분과 퓨즈라인 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴(미도시)을 형성한다.
그리고, 상기 제1감광막 패턴을 식각마스크로 상기 제1층간절연막을 식각하여 비트라인 콘택홀(미도시) 및 퓨즈라인 콘택홀(미도시)을 형성한 다음, 상기 제1감광막 패턴을 제거한다.
다음, 상기 제1층간절연막 상부에 상기 비트라인 콘택홀 및 퓨즈라인 콘택홀이 매립되도록 도전층(미도시)을 형성한다. 상기 도전층은 도핑된 다결정실리콘층 또는 텅스텐실리사이드막을 사용한 폴리사이드막으로 형성한다.
그 다음, 상기 도전층 상부에 게이트 전극 및 퓨즈라인으로 예정되는 부분을 노출시키는 제2감광막 패턴(미도시)을 형성하고, 상기 제2감광막 패턴을 식각마스크로 상기 도전층을 식각하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 상에 비트라인(31)을 형성하고, 상기 퓨즈영역(Ⅲ) 상에 퓨즈라인(32)을 형성한다.
다음, 상기 제2감광막 패턴을 제거하고, 전체표면 상부에 절연막(33)과 식각방지막(34)을 순차적으로 형성한 후, 상기 식각방지막(34) 상부에 상기 퓨즈영역(Ⅲ)을 보호하는 제3감광막 패턴(35)을 형성한다. (도 3a참조)
그 다음, 상기 제3감광막 패턴(35)을 식각마스크로 상기 식각방지막(34)과 절연막(33)을 식각하여 상기 비트라인(31)의 측벽에 스페이서를 형성한다.
그 후, 전체표면 상부에 제2층간절연막(36)을 형성하고, 상기 반도체기판(30)의 셀영역(Ⅰ)에 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크(미도시)를 형성한다.
다음, 상기 저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막(36) 및 제1층간절연막을 식각하여 저장전극 콘택홀(미도시)을 형성한다.
그 다음, 상기 저장전극 콘택홀을 통하여 상기 소오스/드레인영역과 접속되는 저장전극(미도시)을 형성한다. 그 후, 상기 저장전극 상부에 유전막(미도시) 및 플레이트 전극(미도시)을 형성하여 캐패시터를 완성한다.
다음, 전체표면 상부에 제3층간절연막(미도시)을 형성한 후, 제1금속배선 콘택마스크(미도시)를 이용한 식각공정으로 제1금속배선 콘택홀을 형성한다.
그리고, 상기 제1금속배선 콘택홀이 매립되도록 제1금속층(미도시)을 형성한 다음, 제1금속배선 마스크를 이용한 식각공정으로 제1금속배선을 형성한다.
다음, 전체표면 상부에 제4층간절연막(37)을 형성하고, 제2금속배선마스크(미도시)를 이용한 식각공정으로 제2금속배선 콘택홀을 형성한다. 이때, 상기 제4층간절연막(37)은 SOG 산화막 또는 HDP-USG 산화막을 사용하여 형성한다.
그리고, 상기 제2금속배선 콘택홀이 매립되도록 제2금속층을 형성한 다음, 제2금속배선 마스크를 이용한 식각공정으로 제2금속배선을 형성한다.
다음, 전체표면 상부에 보호막(38)을 PE-산화막과 PE-질화막의 적층구조 또는 HDP-USG와 PE-질화막의 적층구조를 사용하여 형성한다.
그후, 상기 보호막(38) 상부에 퓨즈영역(Ⅲ)을 노출시키는 리페어 마스크(39)를 형성한다. (도 3b참조)
그 다음, 상기 리페어 마스크(39)를 식각마스크로 이용하여 상기 보호막(38), 제4층간절연막(37), 제3층간절연막, 제2층간절연막(36) 및 제1층간절연막의 적층구조를 상기 식각방지막(34)이 노출될때까지 식각한 후, 상기 리페어 마스크(39)를 제거한다. (도 3c참조)
그 후, 상기 적층구조와 식각방지막(34)의 식각선택비 차이를 이용하여 상기 식각방지막(34)을 식각함으로써 상기 퓨즈라인(32) 상부에 일정한 두께의 절연막(33)이 잔류하도록 한다. (도 3d참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈 제조방법은, DRAM 공정시 게이트 전극 또는 비트라인을 형성하는 동시에 퓨즈인라인을 형성하고, 그 상부에 산화막과 질화막의 적층구조를 형성한 다음, 주변회로영역 상의 상기 적층구조를 전면식각하여 스페이서를 형성하고 후속공정을 실시한 후, 리페어 마스크를 식각마스크로 이용하여 상기 후속공정으로 형성된 층간절연막을 상기 질화막을 식각방지막으로 사용하여 식각한 다음 상기 질화막을 제거함으로써 상기 퓨즈라인 상에 잔류하는 산화막의 두께를 일정하게 형성하여 리페어공정을 용이하게 하고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 이점이 있다.
도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈 제조방법을 도시한 단면도.
도 2a 및 도 2b 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈 제조방법을 도시한 단면도.
도 3a 내지 도 3d 는 본 발명의 제3실시예에 따른 반도체소자의 퓨즈 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
10, 20, 30 : 반도체기판 11, 31 : 게이트 전극
12, 22, 32 : 퓨즈라인 13, 33 : 절연막
14, 25, 34 : 식각방지막 15 : 제2감광막 패턴
16 : 제1층간절연막 17 : 제4층간절연막
18 : 보호막 19, 37 : 리페어 마스크
21 : 비트라인 23 : 절연막 스페이서
24 : 버퍼산화막 26 : 감광막 패턴
35 : 제3감광막 패턴
Ⅰ : 셀영역 Ⅱ : 주변회로영역
Ⅲ : 퓨즈영역

Claims (12)

  1. 셀영역, 주변회로영역 및 퓨즈영역이 구비되어 있는 반도체기판 상부에 게이트 절연막과 도전층을 형성하는 공정과,
    상기 도전층 상부에 게이트 전극 및 퓨즈라인으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 상기 도전층을 식각하여 게이트 전극 및 퓨즈라인을 형성한 다음, 상기 감광막 패턴을 제거하는 공정과,
    상기 반도체기판에 LDD영역을 형성하고, 전체표면에 절연막/식각방지막의 적층구조를 형성하는 공정과,
    상기 주변회로영역을 노출시키는 식각공정으로 상기 주변회로영역 상의 게이트전극 측벽에 상기 적층구조의 스페이서를 형성하는 공정과,
    상기 적층구조의 스페이서가 구비된 주변회로영역에 소오스/드레인영역을 형성하고, 층간절연막을 형성하는 공정과,
    상기 소오스/드레인영역과 접속되는 비트라인과 캐패시터를 형성하는 공정과,
    전체표면 상부에 보호막을 형성한 다음, 상기 퓨즈영역을 노출시키는 리페어 마스크를 사용하여 상기 보호막과 층간절연막을 식각하는 공정과,
    상기 보호막 및 층간절연막과의 식각선택비 차이를 이용하여 상기 퓨즈영역 상의 식각방지막을 제거함으로써 상기 퓨즈라인 상에 잔류하는 절연막의 두께를 일정하게 형성하는 공정을 포함하는 반도체소자의 퓨즈 제조방법.
  2. 제 1 항에 있어서,
    상기 도전층은 도핑된 다결정실리콘층 또는 텅스텐 실리사이드막을 사용한 폴리사이드막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막은 중온산화막 또는 고온산화막 또는 TEOS막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  4. 제 1 항에 있어서,
    상기 식각방지막은 질화막 또는 산화질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  5. 제 1 항에 있어서,
    상기 층간절연막은 BPSG, SOG 산화막 또는 HDP-USG를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  6. 제 1 항에 있어서,
    상기 보호막은 PE-산화막과 PE-질화막의 적층구조 또는 HDP-USG와 PE-질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  7. 셀영역, 주변회로영역 및 퓨즈영역이 구비된 반도체기판 상부에 모스전계효과 트랜지스터를 형성하는 공정과,
    상기 반도체기판 상부에 비트라인 콘택홀과 퓨즈라인 콘택홀이 구비된 층간절연막을 형성하는 공정과,
    상기 비트라인 콘택홀과 퓨즈라인 콘택홀을 매립하는 비트라인과 퓨즈라인을 형성하는 공정과,
    전체표면 상부에 절연막/식각방지막의 적층구조를 형성하는 공정과,
    상기 식각방지막 상부에 상기 퓨즈영역을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조를 식각하여 상기 비트라인 측벽에 스페이서를 형성하고, 상기 감광막 패턴을 제거하는 공정과,
    상기 모스전계효과 트랜지스터의 소오스/드레인영역과 접속되는 캐패시터를 형성하고, 전체표면 상부에 보호막을 형성하는 공정과,
    상기 퓨즈영역을 노출시키는 리페어 마스크를 사용하여 상기 보호막과 층간절연막을 제거하는 공정과,
    상기 보호막 및 층간절연막과의 식각선택비 차이를 이용하여 상기 퓨즈영역 상의 식각방지막을 제거함으로써 상기 퓨즈라인 상에 잔류하는 절연막의 두께를 일정하게 형성하는 공정을 포함하는 반도체소자의 퓨즈 제조방법.
  8. 제 7 항에 있어서,
    상기 비트라인과 퓨즈라인은 도핑된 다결정실리콘층 또는 텅스텐 실리사이드막을 사용한 폴리사이드막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  9. 제 7 항에 있어서,
    상기 절연막은 중온산화막 또는 고온산화막 또는 TEOS막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  10. 제 7 항에 있어서,
    상기 식각방지막은 질화막 또는 산화질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  11. 제 7 항에 있어서,
    상기 층간절연막은 BPSG, SOG 산화막 또는 HDP-USG를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
  12. 제 7 항에 있어서,
    상기 보호막은 PE-산화막과 PE-질화막의 적층구조 또는 HDP-USG와 PE-질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 제조방법.
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