KR20010005232A - 반도체소자의 안티퓨즈 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로, 유전체막을 파괴시켜 퓨즈를 동작시키는 안티퓨즈(anti-fuse)에서 안티퓨즈로 사용되는 유전체막에 불순물을 주입하여 손상시켜 유전체막의 파괴전압을 낮춤으로써 고전압을 발생시켜 전달하는 회로를 간단하게 하여 퓨즈가 형성되는 면적을 감소시켜 반도체소자의 고집적화를 가능하게 하고, 패키지후에도 리페어공정이 가능하기 때문에 백엔드 수율(back end yield)을 감소시켜 소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 안티퓨즈 제조방법{Fabricating method for anti-fuse of semiconductor device}

본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로서, 특히 유전체막을 이용한 안티퓨즈에서 상기 유전체막의 파괴 전압을 낮춤으로써 낮은 전압에서 신호를 전달할 수 있는 반도체소자의 안티퓨즈 제조방법에 관한 것이다.

일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.

따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.

이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.

이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.

그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈와 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.

메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈를 이용할 수 있다.

일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법과 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식, 그리고 절연체를 통한 터널링 전자(tunneling electron)으로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.

또한, 상기와 같은 퓨즈는 리페어 공정시 장비에 소모되는 비용이 많고, 패키지(pakage)이후에는 리페어가 불가능하기 때문에 백 엔드(back end) 수율이 저하되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 퓨즈와 반대 방식을 사용하는 안티퓨즈를 사용하여 패키지 후에도 리페어가 가능하게 하였다.

상기 안티퓨즈는 캐패시터의 유전체막을 파괴시켜 신호를 전달하는 것으로, 상기 유전체막을 파괴하기 위해서는 8V 이상의 전압을 인가해야 하기 때문에 회로 설계시 많은 면적을 차지하고 회로가 복잡하게 설계되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 안티퓨즈에 사용되는 유전체막에 불순물을 주입하여 파괴전압을 낮춤으로써 낮은 전압에서 상기 유전체막을 파괴시켜 신호를 전달할 수 있는 반도체소자의 안티퓨즈 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 4 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시하는 단면도.

〈도면의 주요부분에 대한 부호 설명〉

11 : 반도체기판 12 : 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층

13 : 제1평탄화막 14 : 하부전극

15 : 유전체막 패턴 16 : 상부전극

17 : 감광막 패턴 18 : 제2평탄화막

19 : 금속배선1 20 : 금속배선2

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은,

셀영역과 주변회로영역으로 구성되는 반도체기판 상부에 층간절연막을 형성하는 공정과,

상기 주변회로영역에 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층을 형성한 다음, 제1평탄화막을 형성하는 공정과,

상기 셀영역에서 하부전극 콘택으로 예정되는 부분과 주변회로영역의 도전층에서 하부전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 사용하여 상기 제1평탄화막을 식각하여 하부전극 콘택홀을 형성하는 공정과,

상기 하부전극 콘택홀을 통하여 상기 셀영역에서 하부전극 콘택으로 예정되는 부분과 주변회로영역의 도전층에 접속되는 하부전극을 형성하는 공정과,

상기 구조 상부에 유전체막과 상부전극을 형성하는 공정과,

전체표면 상부에 상기 주변회로영역에서 안티퓨즈로 사용되는 캐패시터의 상부전극을 노출시키는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 이온주입마스크로 사용하여 불순물을 이온주입하고, 상기 감광막 패턴을 제거한 다음, 전체표면 상부에 제2평탄화막을 형성하는 공정과,

상기 주변회로영역의 상부전극 및 도전층과 접속되는 금속배선을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 4 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도이다.

먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)으로 나뉘어져 있는 반도체기판(11) 상부에 소자분리절연막, 모스전계효과 트랜지스터, 비트라인 등의 하부구조물을 형성한 다음, 층간절연막(도시안됨)을 형성한다.

다음, 상기 반도체기판(11)의 주변회로영역(Ⅱ)에 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층(12)을 형성한다. (도 1참조)

그 다음, 전체표면 상부에 제1평탄화막(13)을 형성한다.

다음, 상기 반도체기판(10)의 셀영역(Ⅰ)에서 하부전극콘택으로 예정되는 부분과 주변회로영역(Ⅱ)의 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층(12)에서 하부전극콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 사용하여 상기 제1평탄화막(13) 및 층간절연막을 식각하여 콘택홀을 형성한다.

그 다음, 상기 콘택홀을 통하여 셀영역(Ⅰ)에서 하부전극콘택으로 예정되는 부분과 주변회로영역(Ⅱ)의 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층(12)에 접속되는 하부전극(14)을 형성한다. (도 1참조)

다음, 상기 구조 상부에 유전체막과 상부전극용 도전층을 형성하고, 상부전극 마스크를 식각마스크로 사용하여 상기 유전체막과 상부전극용 도전층을 식각하여 유전체막 패턴(15)과 상부전극(16)을 형성한다. 이때, 상기 유전체막은 ONO막, Ta₂O₅, Ba(Sr, Ti)O₃, Pb(Zr, Ti)O₃또는 (Pb, La)(Zr, Ti)O₃등으로 형성한다.

상기 셀영역(Ⅰ)에 형성된 유전체막 패턴(15)은 캐패시터의 유전체로 사용되고, 주변회로영역(Ⅱ)에 형성된 유전체막 패턴(15)은 퓨즈로 사용된다. (도 2참조)

그 다음, 상기 구조 상부에 주변회로영역(Ⅱ)에서 안티퓨즈로 사용되는 캐패시터의 상부전극(16)을 노출시키는 감광막 패턴(17)을 형성한다.

그리고, 상기 감광막 패턴(17)을 이온주입마스크로 사용하여 불순물을 이온주입한다. 상기 이온주입공정으로 상기 유전체막 패턴(15)이 손상되어 낮은 전압을 인가해도 쉽게 파괴된다.

이때, 상기 이온주입공정에서 As₇₅, P₃₁, B₁₁또는 BF₂등의 불순물을 사용하되, 상기 불순물을 단독으로 사용하거나, 상기 불순물의 군으로 부터 선택된 1이상의 불순물을 더 포함하여 사용한다.

상기 이온주입공정은 30 ∼ 300keV의 이온주입에너지로 1.0E13/㎠ ∼ 1.5E15㎠ 도즈량의 불순물을 이용하여 실시한다.

다음, 상기 감광막 패턴(27)을 제거하고, 전체표면 상부에 제2평탄화막(18)울 형성한다.

그 다음, 상기 주변회로영역(Ⅱ)의 상부전극(16) 및 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층(12)에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 제2평탄화막(18), 제1평탄화막(13) 및 층간절연막을 식각하여 금속배선 콘택홀을 형성한다.

그리고, 전체표면 상부에 금속층을 형성한 다음, 주변회로영역(Ⅱ)에서 금속배선으로 예정되는 부분을 보호하는 금속배선 마스크를 식각마스크로 사용하여 상기 금속층을 식각함으로써 상기 상부전극(16)과 접속되는 금속배선1(19)과 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층(12)에 접속되는 금속배선2(20)를 형성한다. (도 4참조)

안티퓨즈를 작동시키기 위하여 상기 공정으로 형성된 금속배선1(19)과 금속배선2(20) 사이에 전압을 인가하여 상기 유전체막 패턴(15)을 파괴하는 실험을 실시한 결과 기존에 비하여 1.5V 낮아졌다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은, 유전체막을 파괴시켜 퓨즈를 동작시키는 안티퓨즈에서 안티퓨즈로 사용되는 유전체막에 불순물을 주입하여 손상시켜 유전체막의 파괴전압을 낮춤으로써 고전압을 발생시켜 전달하는 회로를 간단하게 하여 퓨즈가 형성되는 면적을 감소시켜 반도체소자의 고집적화를 가능하게 하고, 패키지후에도 리페어공정이 가능하기 때문에 백엔드 수율을 감소시켜 소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (5)

1. 셀영역과 주변회로영역으로 구성되는 반도체기판 상부에 층간절연막을 형성하는 공정과,

   상기 주변회로영역에 퓨즈가 파괴되어 전달된 신호를 전달하는 도전층을 형성한 다음, 제1평탄화막을 형성하는 공정과,

   상기 셀영역에서 하부전극 콘택으로 예정되는 부분과 주변회로영역의 도전층에서 하부전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 사용하여 상기 제1평탄화막을 식각하여 하부전극 콘택홀을 형성하는 공정과,

   상기 하부전극 콘택홀을 통하여 상기 셀영역에서 하부전극 콘택으로 예정되는 부분과 주변회로영역의 도전층에 접속되는 하부전극을 형성하는 공정과,

   상기 구조 상부에 유전체막과 상부전극을 형성하는 공정과,

   전체표면 상부에 상기 주변회로영역에서 안티퓨즈로 사용되는 캐패시터의 상부전극을 노출시키는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 이온주입마스크로 사용하여 불순물을 이온주입하고, 상기 감광막 패턴을 제거한 다음, 전체표면 상부에 제2평탄화막을 형성하는 공정과,

   상기 주변회로영역의 상부전극 및 도전층과 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 안티퓨즈 제조방법.
2. 제 1 항에 있어서,

   상기 유전체막은 ONO막, Ta₂O₅, Ba(Sr, Ti)O₃, Pb(Zr, Ti)O₃또는 (Pb, La)(Zr, Ti)O₃등의 박막으로 형성하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
3. 제 1 항에 있어서,

   상기 불순물은 As₇₅, P₃₁, B₁₁또는 BF₂등의 불순물을 단독으로 사용하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
4. 제 1 항에 있어서,

   상기 불순물은 As₇₅, P₃₁, B₁₁또는 BF₂등의 불순물의 군으로 부터 선택된 1이상의 불순물을 더 포함하여 사용하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
5. 제 1 항에 있어서,

   상기 이온주입공정은 30 ∼ 300keV의 이온주입에너지로 1.0E13/㎠ ∼ 1.5E15㎠ 도즈량의 불순물을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.