KR100337928B1 - 반도체소자의리페어퓨즈형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 리페어 퓨즈 형성방법에 관한 것으로, 전기적으로 완벽하게 구현할 수 있는 프로그래밍을 구축하고, 외부에서 리페어하는 방식을 벗어나 칩 내부에서 전기적으로 리페어가 가능한 퓨즈를 형성함에 의해, 패키지 상태에서도 리페어가 가능하도록 하여 반도체 소자의 제조공정 수율을 향상시키고, 레이저 장비가 필요치 않으므로 경제적 이익을 도모할 수 있는 기술이다.

Description

반도체 소자의 리페어 퓨즈 형성방법

본 발명은 반도체 소자의 리페어 퓨즈(Repair Fuse) 형성방법에 관한 것으로, 특히 디램(DRAM) 동작시 발생하는 페일(Fail)을 전기적으로 리페어 할 수 있는 리페어 퓨즈 형성방법에 관한 것이다.

반도체 디램의 종래 사용하는 리페어 방식은 칩(Chip)내에 퓨즈를 형성한 후, 레이저로 파괴하므로써 페일이 발생한 해당 어드레스(address)를 리던던시(Redundency)로 전환하도록 프로그램화한 것인데, 이 방식은 웨이퍼 레벨에서만 프로그램이 가능하며, 패키지 공정 이후 발생한 어드레스에 대해서는 리페어가 불가능한 문제점이 있다.

즉, 반도체 소자의 리페어 방식중의 하나인 상기 레이저를 이용한 리페어 방식을 이용할 경우, 퓨즈 상단의 산화막 두께를 조절하는 것과 균일도(Uniformity)를 최적화하기 어려우며, 레이저 블로잉(Laser Blowing)시 정확도에 제약이 따르는 문제점이 있다. 특히 패키지 상태에서 리페어가 불가능한 관계로 페일이 발생할 경우 바로 수율 감소를 초래하게 되는 것이다.

또한 종래의 전기적 퓨즈(Electrical Fuse)는 디램의 경우 일반적인(normal 한) 캐패시터를 그대로 이용하고자 하는 경향이 많으나 실제로 칩내 전원 회로에서 생성되는 바이어스로는 캐패시터의 절연막을 파괴하고 채널을 형성시키기엔 구조상의 문제가 다수 노출되었다. 즉, 인가된 전류가 단면적이 비교적 넓은 영역을 통과할 시 산화막등의 절연막의 파괴(Rupture)를 유발시킬 수가 없고, 결과적으로 효과적인 채널 형성이 어려운 문제점이 있다.

한편, 전기적 리페어 퓨즈는 두 개의 전극(electrode) 사이에 절연층(insulating layer)이 샌드위치 형태를 이루고 있다가 내부 바이어스 혹은 외부 바이어스를 통해서 프로그래밍화하여 절연층의 파괴가 일어나면서 두 개의 전극 사이에 전도 채널(conductive channnel)을 형성하는 것이다.

그러나 앞서 기술한 바와 같이, 종래의 캐패시터의 구조를 이용한 퓨즈는 면적당 전류밀도가 낮은 약점을 가지며, 더욱이 평판에 산화막을 증착한 구조는 더욱 더 취약할 수밖에 없는 문제점이 있다.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 전기적으로 완벽하게 구현할 수 있는 프로그래밍을 구축하고, 외부에서 리페어하는 방식을 벗어나 칩 내부에서 전기적으로 리페어가 가능한 퓨즈를 형성함에 의해, 패키지 상태에서도 리페어가 가능하도록 하여 반도체 소자의 제조공정 수율을 향상시키고 레이저 장비가 필요치 않으므로 경제적 이익을 도모할 수 있는 반도체 소자의 리페어 퓨즈 형성방법을 제공함에 그 목적이 있다.

한편, 상기한 본 발명의 리페어 퓨즈 형성시 적용되는 원리는 다음과 같다.

첫째, 최대 전압(Maximum Voltage)은 다이오드와 게이트 전압 이하에서 절연층이 파괴되고, 도통 가능한 구조를 확보해야 하고,

둘째, 전계(Electric Field)는 면적이 작을수록 강하게 걸리고 전류밀도 역시 면적에 반비례하므로 상하부 전극은 전기장이 강하게 걸릴 수 있는 첨점을 가지는 구조로 만들어야 하는 것이다. 이때 상기 첨점에 전류가 중첩되는 상기한 고밀도의 전류는 상하부 사이의 산화막 파괴를 용이하게 유발시키게 된다.

셋째, 절연층은 저항성분이 큰 물질을 사용하여야 하는 것이며,

넷째, 오프 상태(off-state)에서 낮은 누설전류(leakage current)이어야 스트레스를 크게 할 수 있다는 것이며,

다섯째, 유전율이 작은 물질을 사용하여 정전용량(capacitance)을 줄이고, RC 딜레이(delay)를 줄이도록 해야 하는 점이다.

도 1 내지 도 3 은 본 발명의 방법에 따른 반도체 소자의 리페어 퓨즈 제조공정 단계를 도시한 단면도

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 하부전극 3 : 절연막 패턴

5 : 콘택홀 7 : 도전층

8 : 콘택 스페이서(spacer) 9 : 절연막

11 : 상부전극

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 리페어 퓨즈 형성방법은,

반도체 소자의 리페어 퓨즈 형성방법에 있어서,

반도체 기판 상부에 하부전극을 형성하는 단계와,

전체표면 상부에 상기 하부전극을 노출시키는 콘택홀이 구비되는 절연막패턴을 형성하는 단계와,

전체구조 상부에 도전층을 증착한 후, 블랭킷 식각하여 상기 콘택홀의 측벽에 콘택스페이서를 형성하되, 상기 콘택 스페이서는 상기 콘택홀 저부에도 상기 도전층이 잔류하도록 형성하는 단계와,

상기 구조의 상부에 소정 두께의 절연막을 형성하여 콘택홀 저부에서 첨점이 형성되도록 한 후, 상기 산화막 상부에 상부전극 물질을 형성하는 단계와,

포토 및 식각공정을 실시하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 상기한 본 발명의 적용원리에 적합한 리페어 퓨즈 형성방법의 일실시예에 대해 상세히 설명한다.

도 1 내지 도 3 은 본 발명의 리페어 퓨즈 형성 공정단계를 도시한 단면도이다.

도 1을 참조하면, 하부전극(1)의 상부에 절연층(3)을 형성하고, 포토공정 및 식각공정을 통해 상기 하부전극(1)의 일정부위를 노출시키는 콘택홀(5)이 구비되는 절연막패턴(3)을 형성한다.

이때, 상기 하부전극(1)은 이온 주입에 의해 전기 전도에 문제가 없을 정도로 도핑된 폴리 또는 메탈을 사용하여 형성한다.

다음 전체구조 상부에 도전층(7)을 증착한다. 이때 상기 도전층(7)은 상기 하부전극(1)과 유사한 전도율을 가진 물질, 예컨데 폴리 또는 폴리사이드 물질을 사용한다.

도 2를 참조하면, 상기 도전층(7)을 블랭킷 식각하여 콘택홀(5)의 하부 및 양측벽에 상기 도전층(7)이 잔류하도록 하여 콘택 스페이서(8)를 형성한다.

즉, 상기 콘택 스페이서(8)는 콘택홀(5)의 하부가 완전히 오픈되지 않도록 콘택홀(5) 저부면상에 상기 도전층(7)이 잔류하도록 식각하고, 또한 상기 스페이서(8)의 중앙 하부에는 첨점(6)이 형성되게 한다.

한편, 상기의 구조는 하부전극(1)과 이후 형성될 상부전극 사이의 전기장을 가능한 한 크게 걸리도록 하기 위함이며, 상부전극과 하부전극 사이에 절연체의 파괴유발을 용이하게 하기 위함이다.

도 3을 참조하면, 상기 구조의 상부에 질화막 또는 산화막으로 되는 절연막(9)을 형성한 후, 그 상부에 상부전극 형성물질을 도포한 후, 포토공정과 식각공정을 거쳐 상부전극(11)을 형성한다.

도 3 의 (b)는 상기 형성된 상부전극(11)을 도시한 도면으로서, 하부전극(11)의 하단부는 첨점(6)이 형성된다.

한편, 상기에서 상부전극(11)으로 폴리-2 콘택, 폴리-3 콘택, 메탈 콘택, 테탈-2 콘택 중 임의의 어느 하나를 이용할 수 있으며, 상부전극(11)과 하부전극(1)사이의 절연층(9)막은 모스 트랜지스터의 게이트 산화막 또는 디램내에 캐패시터의 ONO(Oxide-Nitride-Native Oxide)를 이용할 수 있다.

또한 상기한 본 발명의 퓨즈 형성공정중 콘택홀(5)을 형성하지 않고 잔류 절연막을 조절하여 그 두께를 퓨즈로 사용할 수도 있다.

이상 상술한 바와 같이, 본 발명에 따른 반도체 소자의 리페어 퓨즈 형성방법은, 상부전극과 하부전극 사이의 콘택 스페이서에 의한 잔류 산화막을 이용함에 의해 외부전위에 의해서 퓨즈를 블로우잉할 수 있으므로 웨이퍼뿐만 아니라 패키지 레벨에서도 리페어가 가능하고, 이로 인해 생산수율을 향상시킬 수 있고, 또한 레이저 장비를 사용하지 않아도 되므로 이에 따른 경제적 이익을 도모할 수 있다.

Claims (5)

1. 반도체 소자의 리페어 퓨즈 형성방법에 있어서,

   반도체 기판 상부에 하부전극을 형성하는 단계와,

   전체표면 상부에 상기 하부전극을 노출시키는 콘택홀이 구비되는 절연막패턴을 형성하는 단계와,

   전체구조 상부에 도전층을 증착한 후, 블랭킷 식각하여 상기 콘택홀의 측벽에 콘택스페이서를 형성하되, 상기 콘택 스페이서는 상기 콘택홀 저부에도 상기 도전층이 잔류하도록 형성하는 단계와,

   상기 구조의 상부에 소정 두께의 절연막을 형성하여 콘택홀 저부에서 첨점이 형성되도록 한 후, 상기 산화막 상부에 상부전극 물질을 형성하는 단계와,

   포토 및 식각공정을 실시하여 상부전극을 형성하는 단계를 포함하는 반도체 소자의 리페어 퓨즈 형성방법.
2. 제 1 항에 있어서,

   상기 도전층은 폴리 또는 폴리사이드 물질이 사용되는 것을 특징으로 하는 반도체 소자의 리페어 퓨즈 형성방법
3. 제 1 항에 있어서,

   상기 하부전극은 도핑된 폴리 또는 메탈로 형성되는 것을 특징으로 하는 반도체 소자의 리페어 퓨즈 형성방법.
4. 제 1 항에 있어서,

   상기 상부전극으로 폴리-2 콘택, 폴리-3 콘택, 메탈 콘택, 메탈-2 콘택로 이루어지는 군에서 임의로 선택되는 하나가 사용되는 것을 특징으로 하는 반도체 소자의 리페어 퓨즈 형성방법.
5. 제 1 항에 있어서,

   상기 상부전극과 하부전극 사이의 절연막은 질화막, 산화막, 모스 트랜지스터의 게이트 산화막 및 디램 내에 캐패시터의 ONO(oxide-nitride-native oxide)로 이루어지는 군에서 임의로 선택되는 하나가 사용되는 것을 특징으로 하는 반도체 소자의 리페어 퓨즈 형성방법.