JPH11163287A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH11163287A JPH11163287A JP9323304A JP32330497A JPH11163287A JP H11163287 A JPH11163287 A JP H11163287A JP 9323304 A JP9323304 A JP 9323304A JP 32330497 A JP32330497 A JP 32330497A JP H11163287 A JPH11163287 A JP H11163287A
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- 238000003860 storage Methods 0.000 title claims abstract description 86
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 abstract description 32
- 238000009792 diffusion process Methods 0.000 abstract description 17
- 239000011229 interlayer Substances 0.000 abstract description 17
- 239000003990 capacitor Substances 0.000 abstract description 16
- 238000001312 dry etching Methods 0.000 abstract description 14
- 239000002245 particle Substances 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 210000004027 cell Anatomy 0.000 description 15
- 239000000463 material Substances 0.000 description 11
- 239000004020 conductor Substances 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000011265 semifinished product Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】ドライエッチング工程でプレート電極がチャー
ジアップされるのを防止してセルキャパシタの誘電膜の
劣化を防ぐことを目的とする。 【解決手段】 プレート電極２７をダミー端子２３を
介して接地することで、荷電粒子３３によるプレート電
極２７のチャージを放電させて、ストレージノード２１
との間にある誘電膜２４に電気的ストレスが掛からない
ようにして構成される。
ジアップされるのを防止してセルキャパシタの誘電膜の
劣化を防ぐことを目的とする。 【解決手段】 プレート電極２７をダミー端子２３を
介して接地することで、荷電粒子３３によるプレート電
極２７のチャージを放電させて、ストレージノード２１
との間にある誘電膜２４に電気的ストレスが掛からない
ようにして構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、スタック型メモ
リセルを有するダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）に関する。
リセルを有するダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）に関する。
【０００２】
【従来の技術】スタック型メモリセルを有する従来のダ
イナミック型半導体記憶装置では、複数のストレージノ
ードとプレート電極との間に誘電体膜を介してストレー
ジセルキャパシタが形成される。
イナミック型半導体記憶装置では、複数のストレージノ
ードとプレート電極との間に誘電体膜を介してストレー
ジセルキャパシタが形成される。
【０００３】図１５は従来のスタック型メモリセルの構
成の一部を示し、図示しない半導体基板の上に形成され
た複数のストレージノード１４１の上部には誘電膜１４
２を介してプレート電極１４３が形成される。このプレ
ート電極１４３までをスピンコーター、スパッタ、ＣＶ
Ｄ等の方法により形成した後、プレート電極１４３およ
び誘電膜１４２を所定の形状に形成するために、このプ
レート電極１４３の上をレジスト１４４で覆ってからＲ
ＩＥ，ＣＤＥ等の荷電粒子１４５を用いたドライエッチ
ング技術により加工していた。
成の一部を示し、図示しない半導体基板の上に形成され
た複数のストレージノード１４１の上部には誘電膜１４
２を介してプレート電極１４３が形成される。このプレ
ート電極１４３までをスピンコーター、スパッタ、ＣＶ
Ｄ等の方法により形成した後、プレート電極１４３およ
び誘電膜１４２を所定の形状に形成するために、このプ
レート電極１４３の上をレジスト１４４で覆ってからＲ
ＩＥ，ＣＤＥ等の荷電粒子１４５を用いたドライエッチ
ング技術により加工していた。
【０００４】
【発明が解決しようとする課題】しかし、これらドライ
エッチング技術は電界により加速された荷電粒子１４５
を用いるものであり、荷電粒子１４５が直接プレート電
極１４３へ衝突する。図１６に示したように、このエッ
チングはプレート電極１４３の表面を所定の深さまで行
うため、これら加工工程において電気的に浮遊している
プレート電極１４３でチャージアップが起こってしま
う。プレート電極１４３は導電性物質でできているた
め、チャージアップした電荷はプレート電極１４３中を
移動し、実際に加工している部分から離れた場所にある
すべてのストレージノ一ド１４１上のキャパシタを構成
する誘電膜１４２に電気的ストレスが加わり、場合によ
っては放電１４６が生じて誘電膜１４２に損傷を与える
という問題がある。
エッチング技術は電界により加速された荷電粒子１４５
を用いるものであり、荷電粒子１４５が直接プレート電
極１４３へ衝突する。図１６に示したように、このエッ
チングはプレート電極１４３の表面を所定の深さまで行
うため、これら加工工程において電気的に浮遊している
プレート電極１４３でチャージアップが起こってしま
う。プレート電極１４３は導電性物質でできているた
め、チャージアップした電荷はプレート電極１４３中を
移動し、実際に加工している部分から離れた場所にある
すべてのストレージノ一ド１４１上のキャパシタを構成
する誘電膜１４２に電気的ストレスが加わり、場合によ
っては放電１４６が生じて誘電膜１４２に損傷を与える
という問題がある。
【０００５】また、プレート電極を加工後は、その上に
図１７に示したようにＳｉＯ２等の層間絶縁膜１４７を
形成する。これは、ＤＲＡＭ動作時にプレート電極１４
３にある特定の電位を与える為に、図示しない電庄発生
回路とプレート電極１４３を接続する為に、プレート電
極１４３の上の層間絶緑膜１４７に対してコンタクトホ
ール１４８を開ける必要があるためである。
図１７に示したようにＳｉＯ２等の層間絶縁膜１４７を
形成する。これは、ＤＲＡＭ動作時にプレート電極１４
３にある特定の電位を与える為に、図示しない電庄発生
回路とプレート電極１４３を接続する為に、プレート電
極１４３の上の層間絶緑膜１４７に対してコンタクトホ
ール１４８を開ける必要があるためである。
【０００６】このコンタクトホール１４８の加工も、図
１６に示したプレート電極１４３の加工と同様にドライ
エッチング技術により形成されている。図１７に示した
ように層間絶縁膜１４７が残っているとコンタクト抵抗
が高くなる為、そのエッチングを十分に行う必要がある
事から、コンタクトホール１４８のドライエッチングは
孔の底が図１８に示したようにプレート電極１４３に達
した後も若干多めに行い、プレート電極１４３に浅く孔
が掘られるようにオーバーエッチングを行う。
１６に示したプレート電極１４３の加工と同様にドライ
エッチング技術により形成されている。図１７に示した
ように層間絶縁膜１４７が残っているとコンタクト抵抗
が高くなる為、そのエッチングを十分に行う必要がある
事から、コンタクトホール１４８のドライエッチングは
孔の底が図１８に示したようにプレート電極１４３に達
した後も若干多めに行い、プレート電極１４３に浅く孔
が掘られるようにオーバーエッチングを行う。
【０００７】この時もプレート電極１４３はチャージア
ップして、誘電膜１４２に損傷を与えるという問題が起
きる。また、プレート電極１４３の上にコンタクトホー
ル１４８を開けた後、図示しないがコンタクトホール１
４８をコンタクト材料で埋め込み、上部配線層を形成し
た後、この配線層もドライエッチングを用いて加工を行
う。この場合にも上記と同様に配線層、コンタクト等の
導電性物質を経由した電荷により、プレート電極１４３
がチャージアップし、キャパシタの誘電膜１４２に損傷
を与えるという問題が起きる。
ップして、誘電膜１４２に損傷を与えるという問題が起
きる。また、プレート電極１４３の上にコンタクトホー
ル１４８を開けた後、図示しないがコンタクトホール１
４８をコンタクト材料で埋め込み、上部配線層を形成し
た後、この配線層もドライエッチングを用いて加工を行
う。この場合にも上記と同様に配線層、コンタクト等の
導電性物質を経由した電荷により、プレート電極１４３
がチャージアップし、キャパシタの誘電膜１４２に損傷
を与えるという問題が起きる。
【０００８】また、誘電膜１４２の材料として誘電率の
高いものを使い、その厚みを薄く形成できれば小型化、
高速化が可能となるが、従来の装置では上述の問題があ
るために不可能であった。
高いものを使い、その厚みを薄く形成できれば小型化、
高速化が可能となるが、従来の装置では上述の問題があ
るために不可能であった。
【０００９】したがって、この発明の目的は、ドライエ
ッチングの加工工程において、セルキャパシタのプレー
ト電極のチャージアップを回避する事でキャパシタ誘電
膜の損傷を防止し、歩留まりと信頼性の向上、さらなる
誘電膜の薄膜化、新たな誘電膜材料の採用を可能とする
半導体記憶装置を提供することである。
ッチングの加工工程において、セルキャパシタのプレー
ト電極のチャージアップを回避する事でキャパシタ誘電
膜の損傷を防止し、歩留まりと信頼性の向上、さらなる
誘電膜の薄膜化、新たな誘電膜材料の採用を可能とする
半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】本発明はスタックセルキ
ャパシタを有するダイナミック型半導体記情装置（ＤＲ
ＡＭ）のプレート電極を基板と電気的に接続する事によ
り、プレート電極及びその上部配線層のドライエッチン
グ加工時にセルキヤパシタ部分にかかる電気的ストレス
を緩和するものである。
ャパシタを有するダイナミック型半導体記情装置（ＤＲ
ＡＭ）のプレート電極を基板と電気的に接続する事によ
り、プレート電極及びその上部配線層のドライエッチン
グ加工時にセルキヤパシタ部分にかかる電気的ストレス
を緩和するものである。
【００１１】この発明の半導体記憶装置は、半導体基板
と、この半導体基板上に形成されたメモリセルの複数の
ストレージノードと、この複数のストレージノードと併
設され、前記半導体基板と電気的に接続された少なくと
も１個のダミーストレージノードと、このダミーストレ
ージノードを除いて前記複数のストレージノード上に共
通に形成された誘電膜と、この複数のストレージノード
上に前記誘電膜を介して形成され前記ダミーストレージ
ノードに電気的に接続されたプレート電極とを具備する
ことを特徴とする。
と、この半導体基板上に形成されたメモリセルの複数の
ストレージノードと、この複数のストレージノードと併
設され、前記半導体基板と電気的に接続された少なくと
も１個のダミーストレージノードと、このダミーストレ
ージノードを除いて前記複数のストレージノード上に共
通に形成された誘電膜と、この複数のストレージノード
上に前記誘電膜を介して形成され前記ダミーストレージ
ノードに電気的に接続されたプレート電極とを具備する
ことを特徴とする。
【００１２】また、この発明の半導体記憶装置の製造方
法は、半導体基板上にメモリセルの複数のストレージノ
ードを形成し、この複数のストレージノードに対して、
前記半導体基板と電気的に接続された少なくとも１個の
ダミーストレージノードを併設し、このダミーストレー
ジノードを除いて前記複数のストレージノード上に共通
に誘電膜を形成し、この複数のストレージノード上に前
記誘電膜を介して前記ダミーストレージノードに電気的
に接続されたプレート電極を形成することを特徴とす
る。
法は、半導体基板上にメモリセルの複数のストレージノ
ードを形成し、この複数のストレージノードに対して、
前記半導体基板と電気的に接続された少なくとも１個の
ダミーストレージノードを併設し、このダミーストレー
ジノードを除いて前記複数のストレージノード上に共通
に誘電膜を形成し、この複数のストレージノード上に前
記誘電膜を介して前記ダミーストレージノードに電気的
に接続されたプレート電極を形成することを特徴とす
る。
【００１３】上記の構成により、電気的なストレスを緩
和できる事からセルキャパシタの誘電膜材料の劣化を防
ぐことにより寿命、信頼性の向上をはかるとともに、さ
らなる誘電膜の薄膜化、新たな誘電膜材料の採用を可能
とする半導体記憶装置およびその製造方法を提供でき
る。
和できる事からセルキャパシタの誘電膜材料の劣化を防
ぐことにより寿命、信頼性の向上をはかるとともに、さ
らなる誘電膜の薄膜化、新たな誘電膜材料の採用を可能
とする半導体記憶装置およびその製造方法を提供でき
る。
【００１４】
【発明の実施の形態】以下、この発明の第１の実施の形
態について図１乃至図４を参照して説明する。図１にお
いて、ｎ型のシリコン基板１０にｐ型のウエル１１を形
成し、このウエル１１の表面にトランスファーゲート１
２を形成するための２個のｎ＋型拡散領域１３ａ，１３
ｂを形成する。
態について図１乃至図４を参照して説明する。図１にお
いて、ｎ型のシリコン基板１０にｐ型のウエル１１を形
成し、このウエル１１の表面にトランスファーゲート１
２を形成するための２個のｎ＋型拡散領域１３ａ，１３
ｂを形成する。
【００１５】この２個のｎ＋型拡散領域１３ａ，１３ｂ
を形成する際に前記ｎ型のシリコン基板１０のｐ型のウ
エル１１の外側にも同時にｎ＋型拡散領域１４を形成す
る。２個のｎ＋型拡散領域１３ａ，１３ｂが形成された
ｐウエル１１の表面にはゲート絶縁膜１５を介してゲー
ト電極となるワード線１６が形成され、さらに全体が層
間絶縁膜１７が形成される。
を形成する際に前記ｎ型のシリコン基板１０のｐ型のウ
エル１１の外側にも同時にｎ＋型拡散領域１４を形成す
る。２個のｎ＋型拡散領域１３ａ，１３ｂが形成された
ｐウエル１１の表面にはゲート絶縁膜１５を介してゲー
ト電極となるワード線１６が形成され、さらに全体が層
間絶縁膜１７が形成される。
【００１６】この層間絶縁膜１７にはコンタクト孔１８
が一方のｎ＋型拡散領域１３ａまで到達するように形成
され、このコンタクト孔１８には導電材が充填され、そ
の後、層間絶縁膜１７上にはビット線１９が形成され
る。
が一方のｎ＋型拡散領域１３ａまで到達するように形成
され、このコンタクト孔１８には導電材が充填され、そ
の後、層間絶縁膜１７上にはビット線１９が形成され
る。
【００１７】ビット線１９の上にはさらに層間絶縁膜１
７が形成され、この層間絶縁膜１７にはストレージノー
ド孔２０が他方のｎ＋型拡散領域１３ｂまで到達するよ
うに形成され、このストレージノード孔２０には導電材
が充填され、その後、層間絶縁膜１７上にはストレージ
ノード２１が形成される。
７が形成され、この層間絶縁膜１７にはストレージノー
ド孔２０が他方のｎ＋型拡散領域１３ｂまで到達するよ
うに形成され、このストレージノード孔２０には導電材
が充填され、その後、層間絶縁膜１７上にはストレージ
ノード２１が形成される。
【００１８】同様にして、ｐ型ウエル１１の外側に形成
されたｎ＋型拡散領域１４に接続されストレージノード
２１と同様の形状をしたダミー端子孔２２が形成され、
このダミー端子孔２２が導電性材料で充填された後、ダ
ミー端子２３が形成される。
されたｎ＋型拡散領域１４に接続されストレージノード
２１と同様の形状をしたダミー端子孔２２が形成され、
このダミー端子孔２２が導電性材料で充填された後、ダ
ミー端子２３が形成される。
【００１９】このように形成されたストレージノード２
１およびダミー端子２３の上面には図２に示したように
共通にキャパシタ誘電膜２４が形成され、さらにその上
にはレジスト２５が形成される。
１およびダミー端子２３の上面には図２に示したように
共通にキャパシタ誘電膜２４が形成され、さらにその上
にはレジスト２５が形成される。
【００２０】このレジスト２５をマスクとして誘電膜２
４を所定のパターンに形成する前に、ダミー端子２３に
対応する位置の誘電膜２４をＲＩＥ，ＣＤＥなどの荷電
粒子２６を用いたドライエッチグ技術により除去し、図
３に示したようにダミー端子２３を露出させる。
４を所定のパターンに形成する前に、ダミー端子２３に
対応する位置の誘電膜２４をＲＩＥ，ＣＤＥなどの荷電
粒子２６を用いたドライエッチグ技術により除去し、図
３に示したようにダミー端子２３を露出させる。
【００２１】その後、レジスト２５を除去して誘電膜２
４を露出させ、この誘電膜２４とダミー端子２３の上面
に図４に示したようにプレート電極２７を形成する。こ
のように、この実施例ではプレート電極２７をダミー端
子２２、２３を介してｎ基板１０の拡散領域１４に接続
して接地するように構成されている。なお、このｎ基板
１０の接地はこの半導体記憶装置の製造工程中のもので
あって、たとえば製造ラインのｎ基板１０を載せる台を
接地しておけばよい。
４を露出させ、この誘電膜２４とダミー端子２３の上面
に図４に示したようにプレート電極２７を形成する。こ
のように、この実施例ではプレート電極２７をダミー端
子２２、２３を介してｎ基板１０の拡散領域１４に接続
して接地するように構成されている。なお、このｎ基板
１０の接地はこの半導体記憶装置の製造工程中のもので
あって、たとえば製造ラインのｎ基板１０を載せる台を
接地しておけばよい。
【００２２】図１に示したように、通常のストレージノ
一ド２１はトランスフアーゲート１２であるＭＯＳＦＥ
Ｔのソース／ドレイン１３ｂに接続されている。トラン
スファーゲート１２は通常はｐウエル１１の内部に形成
されており基板１０とは直接電気的に接続されていな
い。
一ド２１はトランスフアーゲート１２であるＭＯＳＦＥ
Ｔのソース／ドレイン１３ｂに接続されている。トラン
スファーゲート１２は通常はｐウエル１１の内部に形成
されており基板１０とは直接電気的に接続されていな
い。
【００２３】このため、この実施例で用いるストレージ
ノ一ド２１と同様の形状をしたダミー端子２２、２３は
基板１０と電気的に接続されるように、ウエル１１の外
側の場所に設置する。
ノ一ド２１と同様の形状をしたダミー端子２２、２３は
基板１０と電気的に接続されるように、ウエル１１の外
側の場所に設置する。
【００２４】図１の実施例のようにｎ形基板１０に設け
たＰウエル１１内に形成されたｎ形ＭＯＳＦＥＴがトラ
ンスファーゲート１２となっている例では、ストレージ
ノ一ド２１と同様の形状をしたダミー端子２２、２３は
ｎ形基板１０と直接電気的に接続されるように基板１０
と同じ導電形であるｎ＋拡散層１４を用いているから、
この場合ストレージノ一ド２１と同時に同じプロセスで
ダミー端子２２、２３を形成出来る。したがって、スト
レージノ一ド２１と同様の形状をしたダミー端子２２、
２３を設ける事によるプロセスの増加は無い。
たＰウエル１１内に形成されたｎ形ＭＯＳＦＥＴがトラ
ンスファーゲート１２となっている例では、ストレージ
ノ一ド２１と同様の形状をしたダミー端子２２、２３は
ｎ形基板１０と直接電気的に接続されるように基板１０
と同じ導電形であるｎ＋拡散層１４を用いているから、
この場合ストレージノ一ド２１と同時に同じプロセスで
ダミー端子２２、２３を形成出来る。したがって、スト
レージノ一ド２１と同様の形状をしたダミー端子２２、
２３を設ける事によるプロセスの増加は無い。
【００２５】また、プレート電極２７をダミー電極２
２、２３を用いて接地後は、その上に図５に示したよう
にＳｉＯ２等の層間絶縁膜３０を形成し、その上にさら
にレジスト３１を形成する。
２、２３を用いて接地後は、その上に図５に示したよう
にＳｉＯ２等の層間絶縁膜３０を形成し、その上にさら
にレジスト３１を形成する。
【００２６】次に、ＤＲＡＭ動作時にプレート電極２７
にある特定の電位を与える為に、図示しない電庄発生回
路とプレート電極２７を接続する為に、プレート電極２
７の上の層間絶緑膜３０に対してコンタクトホール３２
を開ける。
にある特定の電位を与える為に、図示しない電庄発生回
路とプレート電極２７を接続する為に、プレート電極２
７の上の層間絶緑膜３０に対してコンタクトホール３２
を開ける。
【００２７】このコンタクトホール３２の加工時には、
プレート電極２７の表面がオーバーエッチングされるよ
うに荷電粒子３３にてドライエッチング処理される。こ
の時にプレート電極２７はチャージアップされるが、そ
の電荷はダミー電極２２、２３を介して接地部に放電さ
れるので誘電膜２４に損傷を与えるという問題は生じな
い。
プレート電極２７の表面がオーバーエッチングされるよ
うに荷電粒子３３にてドライエッチング処理される。こ
の時にプレート電極２７はチャージアップされるが、そ
の電荷はダミー電極２２、２３を介して接地部に放電さ
れるので誘電膜２４に損傷を与えるという問題は生じな
い。
【００２８】また、図示しないが、プレート電極２７の
上にコンタクトホール３２を開けた後、コンタクトホー
ル３２を導電性コンタクト材料で埋め込み、上部配線層
を形成した後、この配線層もドライエッチングを用いて
加工を行う。この場合にも上記と同様に配線層、コンタ
クト等の導電性物質を経由した電荷により、プレート電
極２７がチャージアップされるが、同様に放電されるた
め、スタックセルのキャパシタの誘電膜２４に損傷を与
えることはない。
上にコンタクトホール３２を開けた後、コンタクトホー
ル３２を導電性コンタクト材料で埋め込み、上部配線層
を形成した後、この配線層もドライエッチングを用いて
加工を行う。この場合にも上記と同様に配線層、コンタ
クト等の導電性物質を経由した電荷により、プレート電
極２７がチャージアップされるが、同様に放電されるた
め、スタックセルのキャパシタの誘電膜２４に損傷を与
えることはない。
【００２９】また、この実施例ではプレート電極２７が
チャージアップされるのを防止できるので、誘電膜２４
の材料として誘電率の高いものを使い、その厚みを従来
より薄く形成でき、ＤＲＡＭの小型化、高速化が可能と
なる。
チャージアップされるのを防止できるので、誘電膜２４
の材料として誘電率の高いものを使い、その厚みを従来
より薄く形成でき、ＤＲＡＭの小型化、高速化が可能と
なる。
【００３０】この実施例ではプレート電極２７と基板１
０を接続する為に、ｎ形基板１０に設けたｎ＋拡散層１
４を用いているが、基板１０、ウエル１１、トランスフ
ァーゲート１２の導電型を逆にしても同様に実施でき
る。
０を接続する為に、ｎ形基板１０に設けたｎ＋拡散層１
４を用いているが、基板１０、ウエル１１、トランスフ
ァーゲート１２の導電型を逆にしても同様に実施でき
る。
【００３１】図６はその一例を示し、ｐ形基板４０にｐ
＋拡散層４４を形成してダミー電極５２、５３をｐ基板
４０を介して接地する事ができる。図６の実施例は図１
の実施例と導電型が異なるのみでその構成は同じであ
る。
＋拡散層４４を形成してダミー電極５２、５３をｐ基板
４０を介して接地する事ができる。図６の実施例は図１
の実施例と導電型が異なるのみでその構成は同じであ
る。
【００３２】即ち、ｐ基板４０に形成されたｎウエル４
１内にはトランスファーゲート４２のソース／ドレイン
を構成するｐ＋拡散領域４３ａ，４３ｂが形成される。
このｐ＋拡散領域４３ａ，４３ｂの間には、ゲートとし
てのワード線４６をゲート酸化膜４５を介して形成し、
層間絶縁膜４７に形成したコンタクト４８によりｐ＋拡
散層４３ａとビット線４９とを接続する。
１内にはトランスファーゲート４２のソース／ドレイン
を構成するｐ＋拡散領域４３ａ，４３ｂが形成される。
このｐ＋拡散領域４３ａ，４３ｂの間には、ゲートとし
てのワード線４６をゲート酸化膜４５を介して形成し、
層間絶縁膜４７に形成したコンタクト４８によりｐ＋拡
散層４３ａとビット線４９とを接続する。
【００３３】さらに、層間絶縁膜４７中にコンタクト孔
５０、５２を形成し、夫々の先端にストレージノード５
１、ダミー端子５３を形成する。この後で図５に示した
実施例と同様にダミー端子５３に接続されるプレート電
極を形成すれば、その後のドライエッチングを用いる製
造工程において荷電粒子でプレート電極がチャージアッ
プされてもこのプレート電極とストレージノードとの間
に形成されるキャパシタ誘電膜に電気的なストレスが掛
かることが防止できる。
５０、５２を形成し、夫々の先端にストレージノード５
１、ダミー端子５３を形成する。この後で図５に示した
実施例と同様にダミー端子５３に接続されるプレート電
極を形成すれば、その後のドライエッチングを用いる製
造工程において荷電粒子でプレート電極がチャージアッ
プされてもこのプレート電極とストレージノードとの間
に形成されるキャパシタ誘電膜に電気的なストレスが掛
かることが防止できる。
【００３４】なお、図５の実施例において、誘電膜２４
の上下電極、つまりダミー電極２３の誘電膜２４と接す
る部分及びプレート電極２７の誘電膜２４と接する部分
が同一の導電材料で形成されている場合は、両者を直接
接続すると電気的により良好な接続となる。
の上下電極、つまりダミー電極２３の誘電膜２４と接す
る部分及びプレート電極２７の誘電膜２４と接する部分
が同一の導電材料で形成されている場合は、両者を直接
接続すると電気的により良好な接続となる。
【００３５】一方、ダミー電極２３とプレート電極２７
の材料が異なる場合は、その組合わせによっては、その
接続部にバリアメタルが必要となる。この場合には、図
３において誘電膜２４をドライエッチングした後で、残
ったレジスト２５をマスクとしてダミー電極２３の上
に、図示しないバリアメタルを形成し、その後、レジス
ト２５をリフトオフする事によりダミー電極２３の部分
にのみバリアメタルを形成できる。
の材料が異なる場合は、その組合わせによっては、その
接続部にバリアメタルが必要となる。この場合には、図
３において誘電膜２４をドライエッチングした後で、残
ったレジスト２５をマスクとしてダミー電極２３の上
に、図示しないバリアメタルを形成し、その後、レジス
ト２５をリフトオフする事によりダミー電極２３の部分
にのみバリアメタルを形成できる。
【００３６】また、図６に示した実施例において、ｎウ
エル４１の中にさらにｐウエルを形成し、その中にトラ
ンスファーゲートを形成するようにしても同様に実施で
きる。図７はその一例を示す。図７の実施例ではトラン
スファゲート４２がｐ基板４０上に設けられた二重拡散
ウエル６１内に形成される以外は図６の実施例と同じで
あり、同一の参照番号を付して詳細な説明は省略する。
エル４１の中にさらにｐウエルを形成し、その中にトラ
ンスファーゲートを形成するようにしても同様に実施で
きる。図７はその一例を示す。図７の実施例ではトラン
スファゲート４２がｐ基板４０上に設けられた二重拡散
ウエル６１内に形成される以外は図６の実施例と同じで
あり、同一の参照番号を付して詳細な説明は省略する。
【００３７】尚、図７において、ｐ，ｎの導電型を逆に
してもよいことは勿論である。製造プロセスが終了し、
ＤＲＡＭが完成した後は、動作時にプレート電極２７に
ある電位を印加する。この方法はプレート電極２７の上
部の配線層からプレート電極に印加することも、基板１
０からプレート電極に印加することも両方可能である。
してもよいことは勿論である。製造プロセスが終了し、
ＤＲＡＭが完成した後は、動作時にプレート電極２７に
ある電位を印加する。この方法はプレート電極２７の上
部の配線層からプレート電極に印加することも、基板１
０からプレート電極に印加することも両方可能である。
【００３８】また、図５の実施例においてＤＲＡＭが製
造された後での動作時に半導体基板１０とプレート電極
２７とが同じ電位となる場合にはこの両者の接続はその
ままでよいが、動作時の電位が異なる場合には出荷時に
両者の接続を切断しておかなければならない。
造された後での動作時に半導体基板１０とプレート電極
２７とが同じ電位となる場合にはこの両者の接続はその
ままでよいが、動作時の電位が異なる場合には出荷時に
両者の接続を切断しておかなければならない。
【００３９】即ち、図示しないが、半導体基板上に直接
トランスファーゲートとなるＭＯＳＦＥＴが形成されて
いる場合は、このＭＯＳＦＥＴにバックゲート電圧を印
加する為、プレート電極と異なる電位を半導体基板に印
加する必要がある。そのためには半導体基板とプレート
電極とを電気的に分離する必要がある。その方法とし
て、製造時にはプレート電極を接地する為の経路をヒュ
ーズを介して半導体基板に接続しておき、製造プロセス
終了時にそのヒューズを切断する方法について以下に説
明する。
トランスファーゲートとなるＭＯＳＦＥＴが形成されて
いる場合は、このＭＯＳＦＥＴにバックゲート電圧を印
加する為、プレート電極と異なる電位を半導体基板に印
加する必要がある。そのためには半導体基板とプレート
電極とを電気的に分離する必要がある。その方法とし
て、製造時にはプレート電極を接地する為の経路をヒュ
ーズを介して半導体基板に接続しておき、製造プロセス
終了時にそのヒューズを切断する方法について以下に説
明する。
【００４０】図８、図９はこの切断手段の一例としてヒ
ューズを用いた実施例を示し、ストレージノード６１に
対向するプレート電極部分６７とダミー端子２３に対向
する接地電極部分６８との間をヒューズ６９として用い
られる細長い接続部分とを形成する。
ューズを用いた実施例を示し、ストレージノード６１に
対向するプレート電極部分６７とダミー端子２３に対向
する接地電極部分６８との間をヒューズ６９として用い
られる細長い接続部分とを形成する。
【００４１】このプレート電極部分６７と接地電極部分
６８との間にヒューズ６９を設ける場合、図２ないし図
４と全く同じ工程を経て図８、図９に示したストレージ
ノード６１に対向するプレート電極部分６７と、ダミー
端子２３に対向する接地電極部分６８と、ヒューズ６９
として用いられる細長い接続部分とを形成することがで
きる。
６８との間にヒューズ６９を設ける場合、図２ないし図
４と全く同じ工程を経て図８、図９に示したストレージ
ノード６１に対向するプレート電極部分６７と、ダミー
端子２３に対向する接地電極部分６８と、ヒューズ６９
として用いられる細長い接続部分とを形成することがで
きる。
【００４２】図２ないし図４の実施例と異なる点は、図
８、図９に示すようにプレート電極全体の形状が、スト
レージノ一ド６１に対向する部分６７とストレージノ一
ドと同様の形状をしたダミー端子６２に接する部分６８
との間にヒューズ６９を設ける点である。
８、図９に示すようにプレート電極全体の形状が、スト
レージノ一ド６１に対向する部分６７とストレージノ一
ドと同様の形状をしたダミー端子６２に接する部分６８
との間にヒューズ６９を設ける点である。
【００４３】ＤＲＡＭ製造後にヒューズ６９を切る方法
としてはレーザーブロウを用いる方法がある。この場合
には、ブロウ用の窓をヒューズ６９の上に開けておく必
要がある。この窓は、例えば図５に示したプレート電極
２７に電位を与える為のコンタクトホール３２を形成す
るプロセスと共通化して絶縁膜３０のヒューズ６９に対
応する部分に形成することができるため、このことによ
りプロセスの増加は発生しない。また、レーザーブロウ
以外にも電気的にヒューズを切断する電流ヒューズ等の
方法も用いる事も出来る。
としてはレーザーブロウを用いる方法がある。この場合
には、ブロウ用の窓をヒューズ６９の上に開けておく必
要がある。この窓は、例えば図５に示したプレート電極
２７に電位を与える為のコンタクトホール３２を形成す
るプロセスと共通化して絶縁膜３０のヒューズ６９に対
応する部分に形成することができるため、このことによ
りプロセスの増加は発生しない。また、レーザーブロウ
以外にも電気的にヒューズを切断する電流ヒューズ等の
方法も用いる事も出来る。
【００４４】また、ヒューズを設ける配線層として、こ
の実施例ではプレート電極の配線層を用いたが、ワード
線配線層、ビット線配線層、ストレージノード配線層の
いずれでも設置する事が可能である。
の実施例ではプレート電極の配線層を用いたが、ワード
線配線層、ビット線配線層、ストレージノード配線層の
いずれでも設置する事が可能である。
【００４５】以上説明した実施例ではいずれもＤＲＡＭ
が１個のプレート電極の下に複数のスタック型のメモリ
セルが形成された構成を有するものとしたが、実際には
１個のＤＲＡＭチップには複数のプレート電極が必要で
あり、各々のプレート電極の下に複数のチップが形成さ
れる。
が１個のプレート電極の下に複数のスタック型のメモリ
セルが形成された構成を有するものとしたが、実際には
１個のＤＲＡＭチップには複数のプレート電極が必要で
あり、各々のプレート電極の下に複数のチップが形成さ
れる。
【００４６】これらのプレート電極はＤＲＡＭの用途に
より色々の形態で接続される。その接続の仕方により以
下のように分類される。 １．互いに接続されていないプレート電極が複数存在す
る場合。
より色々の形態で接続される。その接続の仕方により以
下のように分類される。 １．互いに接続されていないプレート電極が複数存在す
る場合。
【００４７】この場合にはプレート電極ごとにダミー電
極に接続される接地電極が必要であるから、両者を切断
するためのヒューズも必要となる。さらに、動作時にプ
レート電極を所定の電位に保つためのプレート電位発生
回路も必要である。 ２．ＤＲＡＭチップ内で複数のプレート電極が互いに接
続されている場合。
極に接続される接地電極が必要であるから、両者を切断
するためのヒューズも必要となる。さらに、動作時にプ
レート電極を所定の電位に保つためのプレート電位発生
回路も必要である。 ２．ＤＲＡＭチップ内で複数のプレート電極が互いに接
続されている場合。
【００４８】この場合には、図１０に示したように、Ｄ
ＲＡＭチップ７１上に形成されたすべてのプレート電極
７７ー１１、７７ー１２．．．７７−ｍｎに対して１個
の接地電極７８、１個のヒューズ７９を設けるのみでよ
い。但し、ヒューズ７９の信頼性を考慮して複数形成し
てもよいことは勿論である。また、プレート電位発生回
路（ＶＰＬ ｇｅｎ．）８０も１個でよい。
ＲＡＭチップ７１上に形成されたすべてのプレート電極
７７ー１１、７７ー１２．．．７７−ｍｎに対して１個
の接地電極７８、１個のヒューズ７９を設けるのみでよ
い。但し、ヒューズ７９の信頼性を考慮して複数形成し
てもよいことは勿論である。また、プレート電位発生回
路（ＶＰＬ ｇｅｎ．）８０も１個でよい。
【００４９】このプレート電位（ＶＰＬ）発生回路８０
は図１０の実施例ではＤＲＡＭチップ７１の隅の部分に
形成されているが、形成する位置は設計の段階で自由に
選択できる。
は図１０の実施例ではＤＲＡＭチップ７１の隅の部分に
形成されているが、形成する位置は設計の段階で自由に
選択できる。
【００５０】また、プレート電極とＶＰＬ発生回路との
接続もプレート電極より上層或いは下層に形成された配
線層を介して行うことができる。例えば、図１２に示し
たように、プレート電極２７の上に層間絶縁膜３０を介
して形成された配線層９１ＡをＶＰＬ発生回路８０に接
続する。プレート電極２７と配線層９１Ａとの接続は層
間絶縁膜３０に形成されたコンタクト９０Ａを介して行
う。
接続もプレート電極より上層或いは下層に形成された配
線層を介して行うことができる。例えば、図１２に示し
たように、プレート電極２７の上に層間絶縁膜３０を介
して形成された配線層９１ＡをＶＰＬ発生回路８０に接
続する。プレート電極２７と配線層９１Ａとの接続は層
間絶縁膜３０に形成されたコンタクト９０Ａを介して行
う。
【００５１】図１３の例では、プレート電極２７とＶＰ
Ｌ発生回路８０とを、ビット線１９と同じ層に形成され
た配線層９１Ｂとをコンタクト９０Ｂを介して接続した
状態を示している。
Ｌ発生回路８０とを、ビット線１９と同じ層に形成され
た配線層９１Ｂとをコンタクト９０Ｂを介して接続した
状態を示している。
【００５２】さらに、図１４の例では、メモリセルのト
ランスファーゲート１２が形成されているＰウエル１１
内にＶＰＬ発生回路８０の出力ゲート９３のｎ＋拡散領
域９４ａに直接コンタクト９０Ｃを介してプレート電極
２７を接続している。但し、このＶＰＬ発生回路８０は
トランスファーゲート１２と同じＰウエル１１内に形成
せずに別々のウエルに形成してもよいことは勿論であ
る。
ランスファーゲート１２が形成されているＰウエル１１
内にＶＰＬ発生回路８０の出力ゲート９３のｎ＋拡散領
域９４ａに直接コンタクト９０Ｃを介してプレート電極
２７を接続している。但し、このＶＰＬ発生回路８０は
トランスファーゲート１２と同じＰウエル１１内に形成
せずに別々のウエルに形成してもよいことは勿論であ
る。
【００５３】なお、複数のプレート電極相互間の接続は
プレート電極の層よりも上部に形成された配線層を用い
ることもできる。この場合にはヒューズをプレート電極
ごとに設ける必要がある。
プレート電極の層よりも上部に形成された配線層を用い
ることもできる。この場合にはヒューズをプレート電極
ごとに設ける必要がある。
【００５４】或いはプレート電極の層か或いはそれより
も下部の配線層を用いて行うこともできる。この場合に
は、全体に対して１個のヒューズを形成するのみでよ
い。また、図１０の実施例ではＤＲＡＭチップ７１の内
部でヒューズを形成しているが、一般的にＤＲＡＭチッ
プはシリコンウエハー上に複数個を同時に形成し、最後
にダイシングラインに沿って切断して完成品とすること
から、ヒューズをこのダイシングラインに沿ってチップ
の外側に形成しておけば、ダイシングの時にヒューズも
切断されることになり、ヒューズの切断工程を省略する
ことができる。
も下部の配線層を用いて行うこともできる。この場合に
は、全体に対して１個のヒューズを形成するのみでよ
い。また、図１０の実施例ではＤＲＡＭチップ７１の内
部でヒューズを形成しているが、一般的にＤＲＡＭチッ
プはシリコンウエハー上に複数個を同時に形成し、最後
にダイシングラインに沿って切断して完成品とすること
から、ヒューズをこのダイシングラインに沿ってチップ
の外側に形成しておけば、ダイシングの時にヒューズも
切断されることになり、ヒューズの切断工程を省略する
ことができる。
【００５５】図１１はその一例を示す実施例であり、シ
リコンウエハー上に形成されたＤＲＡＭチップ（ここで
は３個のチップ８１Ａ，８１Ｂ，８１Ｃのみを示してい
る）を製造工程の最後にダイシングラインｘ、ｙで切断
すれば、例えばＤＲＡＭチップ８１Ａ上に形成されたプ
レート電極群８７Ａ，８７Ｂ，８７Ｃからダイシングラ
インｘ，ｙ中に引き出された半導体基板とのコンタクト
を取るための接地電極８８Ａ，８８Ｂ，８８Ｃおよびヒ
ューズ８９Ａ，８９Ｂ，８９Ｃがすべてダイシングによ
り除去される。
リコンウエハー上に形成されたＤＲＡＭチップ（ここで
は３個のチップ８１Ａ，８１Ｂ，８１Ｃのみを示してい
る）を製造工程の最後にダイシングラインｘ、ｙで切断
すれば、例えばＤＲＡＭチップ８１Ａ上に形成されたプ
レート電極群８７Ａ，８７Ｂ，８７Ｃからダイシングラ
インｘ，ｙ中に引き出された半導体基板とのコンタクト
を取るための接地電極８８Ａ，８８Ｂ，８８Ｃおよびヒ
ューズ８９Ａ，８９Ｂ，８９Ｃがすべてダイシングによ
り除去される。
【００５６】なお、図１１に示した例では半導体基板と
のコンタクトを取るための接地電極８８Ａ，８８Ｂ，８
８Ｃおよびヒューズ８９Ａ，８９Ｂ，８９Ｃとして特定
の形状を持つものとして表示してあるが、特にヒューズ
８９Ａ，８９Ｂ，８９Ｃはこの場合はレーザまたは電流
による溶断工程を経ずに除去されるので、通常の配線層
を形成すればよいことになる。
のコンタクトを取るための接地電極８８Ａ，８８Ｂ，８
８Ｃおよびヒューズ８９Ａ，８９Ｂ，８９Ｃとして特定
の形状を持つものとして表示してあるが、特にヒューズ
８９Ａ，８９Ｂ，８９Ｃはこの場合はレーザまたは電流
による溶断工程を経ずに除去されるので、通常の配線層
を形成すればよいことになる。
【００５７】
【発明の効果】以上詳述したようにこの発明によれば、
スタックセルキャパシタの劣化を抑えられ歩留まりを向
上でき、高い電圧ストレスに起因するリーク電流が減少
する事により、電荷保持特性が向上する。また、従来の
プレート電極加工では劣化して用いる事が出来なかった
薄さの誘電層によるセルキャパシタを使用できる。さら
に、従来のプレート電極加工では電気的破壊、劣化によ
り用いる事が出来なかった新たなキャパシタ材料の使用
が可能となる、半導体記憶装置とその製造方法を提供す
ることができる。
スタックセルキャパシタの劣化を抑えられ歩留まりを向
上でき、高い電圧ストレスに起因するリーク電流が減少
する事により、電荷保持特性が向上する。また、従来の
プレート電極加工では劣化して用いる事が出来なかった
薄さの誘電層によるセルキャパシタを使用できる。さら
に、従来のプレート電極加工では電気的破壊、劣化によ
り用いる事が出来なかった新たなキャパシタ材料の使用
が可能となる、半導体記憶装置とその製造方法を提供す
ることができる。
【図１】この発明の一実施例の半導体記憶装置の製造工
程の途中における半製品の構成を示す断面図。
程の途中における半製品の構成を示す断面図。
【図２】図１の後工程の状態を示す断面図。
【図３】図２の後工程の状態を示す断面図。
【図４】図３の後工程のプレート電極形成工程を示す断
面図。
面図。
【図５】図４のさらに後工程のドライエッチング工程を
示す断面図。
示す断面図。
【図６】この発明の他の実施例の半導体記憶装置の製造
工程の途中における半製品の構成を示す断面図。
工程の途中における半製品の構成を示す断面図。
【図７】この発明のさらに他の実施例の半導体記憶装置
の製造工程の途中における半製品の構成を示す断面図。
の製造工程の途中における半製品の構成を示す断面図。
【図８】この発明のさらに他の実施例のヒューズ付のプ
レート電極の部分を示す断面図。
レート電極の部分を示す断面図。
【図９】図８の部分を上から見た平面図。
【図１０】この発明により形成された１個のＤＲＡＭチ
ップにおけるプレート電極群の配置構造を示す平面図。
ップにおけるプレート電極群の配置構造を示す平面図。
【図１１】この発明によりシリコンウエハー上に形成さ
れた複数のＤＲＡＭチップを示す平面図。
れた複数のＤＲＡＭチップを示す平面図。
【図１２】プレート電極とプレート電位発生回路との接
続方法の一例を示す断面図。
続方法の一例を示す断面図。
【図１３】プレート電極とプレート電位発生回路との接
続方法の他の例を示す断面図。
続方法の他の例を示す断面図。
【図１４】プレート電極とプレート電位発生回路との接
続方法のさらに他の例を示す断面図。
続方法のさらに他の例を示す断面図。
【図１５】従来のスタック型メモリセルの製造工程の一
部を示す断面図。
部を示す断面図。
【図１６】図１５の後工程を示す断面図。
【図１７】さらに後工程の途中の状態を示す断面図。
【図１８】図１７の工程の最終段階を示す断面図。
１０…ｎ基板 １４…ｎ＋拡散領域 ２１…ストレージノード ２３…ダミー端子 ２４…誘電膜 ２７…プレート電極 ３０…層間絶縁膜 ３１…レジスト ３２…コンタクトホール ３３…荷電粒子
Claims (10)
- 【請求項１】 半導体基板と、 この半導体基板上に形成されたメモリセルの複数のスト
レージノードと、 この複数のストレージノードと併設され、前記半導体基
板と電気的に接続された少なくとも１個のダミーストレ
ージノードと、 このダミーストレージノードを除いて前記複数のストレ
ージノード上に共通に形成された誘電膜と、 この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、を具備することを特徴とする半導体
記憶装置。 - 【請求項２】 前記半導体基板に直接接続された金属コ
ンタクトを用いて前記ダミーストレージノードと前記基
板とを電気的に接続した構造を有することを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記半導体基板とショットキー接合を形
成する金属コンタクトを用いて前記ダミーストレージノ
ードと前記基板とを電気的に接続した構造を有すること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 前記半導体基板に直接接続された多結晶
半導体コンタクトを用いて前記ダミーストレージノード
と前記基板とを電気的に接続した構造を有することを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項５】 ｎ型の半導体基板と、 このｎ型の半導体基板上に形成されたｐ型ウエルと、 このｐ型ウエルの表面に形成された複数の第１のｎ＋型
領域と、 この複数の第１のｎ＋型領域上に夫々形成されたメモリ
セルの複数のストレージノードと、 前記ｎ型の半導体基板上に形成された少なくとも１個の
第２のｎ＋型領域と、 前記複数のストレージノードと併設されるように前記第
２のｎ＋型領域上に形成された少なくとも１個のダミー
ストレージノードと、 このダミーストレージノードを除いて前記複数のストレ
ージノード上に共通に形成された誘電膜と、 この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、を具備することを特徴とする半導体
記憶装置。 - 【請求項６】 ｐ型の半導体基板と、 このｐ型の半導体基板上に形成されたｎ型ウエルと、 このｎ型ウエルの表面に形成された複数の第１のｐ＋型
領域と、 この複数の第１のｐ＋型領域上に夫々形成されたメモリ
セルの複数のストレージノードと、 前記ｐ型の半導体基板上に形成された少なくとも１個の
第２のｐ＋型領域と、 前記複数のストレージノードと併設されるように前記第
２のｐ＋型領域上に形成された少なくとも１個のダミー
ストレージノードと、 このダミーストレージノードを除いて前記複数のストレ
ージノード上に共通に形成された誘電膜と、 この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、を具備することを特徴とする半導体
記憶装置。 - 【請求項７】 ｐ型の半導体基板と、 このｐ型の半導体基板上に形成されたｎ型ウエルと、 このｎ型ウエルの内側に形成されたｐ型ウエルと、 このｐ型ウエルの表面に形成された複数の第１のｎ＋型
領域と、 この複数の第１のｎ＋型領域上に夫々形成されたメモリ
セルの複数のストレージノードと、 前記ｐ型の半導体基板上に形成された少なくとも１個の
第２のｎ＋型領域と、 前記複数のストレージノードと併設されるように前記第
２のｎ＋型領域上に形成された少なくとも１個のダミー
ストレージノードと、 このダミーストレージノードを除いて前記複数のストレ
ージノード上に共通に形成された誘電膜と、 この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、を具備することを特徴とする半導体
記憶装置。 - 【請求項８】 ｎ型の半導体基板と、 このｎ型の半導体基板上に形成されたｐ型ウエルと、 このｐ型ウエルの内側に形成されたｎ型ウエルと、 このｎ型ウエルの表面に形成された複数の第１のｐ＋型
領域と、 この複数の第１のｐ＋型領域上に夫々形成されたメモリ
セルの複数のストレージノードと、 前記ｎ型の半導体基板上に形成された少なくとも１個の
第２のｐ＋型領域と、 前記複数のストレージノードと併設されるように前記第
２のｐ＋型領域上に形成された少なくとも１個のダミー
ストレージノードと、 このダミーストレージノードを除いて前記複数のストレ
ージノード上に共通に形成された誘電膜と、 この複数のストレージノード上に前記誘電膜を介して形
成され前記ダミーストレージノードに電気的に接続され
たプレート電極と、を具備することを特徴とする半導体
記憶装置。 - 【請求項９】 半導体基板と、 この半導体基板の表面にダイシングラインによって区画
されて形成された複数のダイナミック型半導体記憶素子
チップと、 前記ダイナミック型半導体記憶素子チップ内に形成され
複数の共通接続されたプレート電極からダイシングライ
ン内に引き出して形成された導電膜と、 この導電膜から延長されたヒューズ層と、 このヒューズ層の先端に形成され前記半導体基板と接続
されたコンタクトと、を具備することを特徴とする半導
体記憶装置。 - 【請求項１０】 半導体基板上にメモリセルの複数のス
トレージノードを形成し、 この複数のストレージノードに対して、前記半導体基板
と電気的に接続された少なくとも１個のダミーストレー
ジノードを併設し、 このダミーストレージノードを除いて前記複数のストレ
ージノード上に共通に誘電膜を形成し、 この複数のストレージノード上に前記誘電膜を介して前
記ダミーストレージノードに電気的に接続されたプレー
ト電極を形成することを特徴とする半導体記憶装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32330497A JP3273001B2 (ja) | 1997-11-25 | 1997-11-25 | 半導体記憶装置とその製造方法 |
| US09/196,548 US6144074A (en) | 1997-11-25 | 1998-11-20 | Semiconductor memory device having stack-type memory cells and a method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32330497A JP3273001B2 (ja) | 1997-11-25 | 1997-11-25 | 半導体記憶装置とその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001368854A Division JP3795798B2 (ja) | 2001-12-03 | 2001-12-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163287A true JPH11163287A (ja) | 1999-06-18 |
| JP3273001B2 JP3273001B2 (ja) | 2002-04-08 |
Family
ID=18153294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32330497A Expired - Fee Related JP3273001B2 (ja) | 1997-11-25 | 1997-11-25 | 半導体記憶装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6144074A (ja) |
| JP (1) | JP3273001B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7608910B2 (en) | 2005-08-05 | 2009-10-27 | Samsung Electronics Co., Ltd. | Semiconductor ESD device and methods of protecting a semiconductor device |
| JP2018160531A (ja) * | 2017-03-22 | 2018-10-11 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| US10566339B2 (en) | 2017-02-28 | 2020-02-18 | Toshiba Memory Coporation | Semiconductor memory device and method for manufacturing same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323534B1 (en) * | 1999-04-16 | 2001-11-27 | Micron Technology, Inc. | Fuse for use in a semiconductor device |
| TW470988B (en) * | 2000-10-16 | 2002-01-01 | United Microelectronics Corp | Laser fuse structure of memory device |
| US6730609B2 (en) * | 2001-10-09 | 2004-05-04 | Micron Technology, Inc. | Etch aided by electrically shorting upper and lower sidewall portions during the formation of a semiconductor device |
| US8242486B2 (en) * | 2005-02-10 | 2012-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with liquid repellant layer |
| WO2006085634A1 (en) * | 2005-02-10 | 2006-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US8853762B2 (en) * | 2008-11-25 | 2014-10-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure for protecting metal-insulator-metal capacitor in memory device from charge damage |
| KR101129860B1 (ko) * | 2009-09-18 | 2012-03-23 | 주식회사 하이닉스반도체 | 고집적 반도체 장치를 위한 퓨즈 구조 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3935586A (en) * | 1972-06-29 | 1976-01-27 | U.S. Philips Corporation | Semiconductor device having a Schottky junction and method of manufacturing same |
| EP0102696B1 (en) * | 1982-06-30 | 1989-09-13 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory and manufacturing method thereof |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
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| JP2827675B2 (ja) * | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3616179B2 (ja) * | 1995-11-09 | 2005-02-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5889307A (en) * | 1996-04-29 | 1999-03-30 | Micron Technology, Inc. | Sacrificial discharge device |
| KR0182972B1 (ko) * | 1996-07-18 | 1999-03-20 | 김광호 | 반도체 메모리 장치 |
-
1997
- 1997-11-25 JP JP32330497A patent/JP3273001B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-20 US US09/196,548 patent/US6144074A/en not_active Expired - Fee Related
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| US10566339B2 (en) | 2017-02-28 | 2020-02-18 | Toshiba Memory Coporation | Semiconductor memory device and method for manufacturing same |
| US10923490B2 (en) | 2017-02-28 | 2021-02-16 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US11672117B2 (en) | 2017-02-28 | 2023-06-06 | Kioxia Corporation | Semiconductor memory device and method for manufacturing same |
| JP2018160531A (ja) * | 2017-03-22 | 2018-10-11 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3273001B2 (ja) | 2002-04-08 |
| US6144074A (en) | 2000-11-07 |
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