JP2000077624A

JP2000077624A - 高集積半導体メモリ装置及びその製造方法

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Publication number: JP2000077624A
Application number: JP10244167A
Authority: JP
Inventors: Ki-Nam Kim; 奇南金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-08-28
Filing date: 1998-08-28
Publication date: 2000-03-14
Anticipated expiration: 2018-08-28
Also published as: JP4024935B2

Abstract

(57)【要約】【課題】メモリ素子の特性を向上させる。【解決手段】トレンチエッチングマスク１０２を用い
てプロセスウェーハである第１半導体基板１００がエッ
チングされトレンチ１０３が形成され、トレンチエッチ
ングマスク１０２が部分的にエッチングされてストレー
ジ電極コンタクトホール１０９が形成され、それを通し
て第１半導体基板１００と電気的に接続されるストレー
ジ電極１１０、キャパシタ誘電膜１１２、プレート電極
１１４が順次形成されてキャパシタとなる。酸化膜を間
に置いて第１半導体基板１００とハンドルウェーハであ
る第２半導体基板２００がボンディングし、トレンチ隔
離が露出される時まで第１半導体基板１００が平坦化エ
ッチングされる。第１半導体基板１００上にワードライ
ンと接合領域を有するトランジスタ２１０とが形成さ
れ、ワードライン上部に接合領域と接続されるビットラ
イン２１４が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積半導体装置
及びその製造方法に関するものであり、より詳しくはＳ
ＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基
板を利用した高集積ＤＲＡＭ（ｄｙｎａｍｉｃｒａｎ
ｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）及びその製造方
法に関するものである。

【０００２】

【従来の技術】半導体集積回路（ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）で代
表されるメモリ及びマイクロプロセッサ（ｍｉｃｒｏｐ
ｒｏｃｅｓｓｏｒ）は、３年に４倍ずつビット密度（ｂ
ｉｔｄｅｎｓｉｔｙ）と動作速度とが増加している。
これによって、結局１Ｇｂ（ｇｉｇａｂｉｔ）ＤＲＡ
Ｍとか１ＧＨｚ動作速度とかが実現されてきた。

【０００３】メモリ素子で代表されるＤＲＡＭの場合、
６４ＫＤＲＡＭ時代に採用された８Ｆ²メモリセル
（ｍｅｍｏｒｙｃｅｌｌ）形態が現在まで続いて使用
されている。８Ｆ²メモリセルは、センスアンプ（ｓｅ
ｎｓｅａｍｐｌｉｆｉｅｒ）との配置面で、フォール
デッドビットラインセル構造（ｆｏｌｄｅｄｂｉｔｌ
ｉｎｅｃｅｌｌａｒｃｈｉｔｅｃｔｕｒｅ）と称
し、このフォールデッドビットラインセル構造方式の一
番小さい理論的なセル大きさが直ぐ８Ｆ²である。ここ
で、Ｆは最小フェチュー大きさ（最小寸法：ｍｉｎｉｍ
ｕｍｆｅａｔｕｒｅｓｉｚｅ）を示し、パターニン
グ（ｐａｔｔｅｒｎｉｎｇ）することができる最小設計
ルール（ｍｉｎｉｍｕｍｄｅｓｉｇｎｒｕｌｅ）で
定義される。又、メモリセルアレーを構成する反復的な
ビットラインピッチ（ｂｉｔｌｉｎｅｐｉｔｃｈ）
の１／２で定義っされる場合もある。例えば、０．６μ
ｍピッチの一番小さいセル大きさは、８×０．３×０．
３＝０．７２μｍ²になる。

【０００４】図１は、現在高集積ＤＲＡＭで主に使用さ
れているＣＯＢ（ｃａｐａｃｉｔｏｒｏｖｅｒｂｉ
ｔｌｉｎｅ）構造の８Ｆ²フォールデッドビットライ
ンセル構造（ｆｏｌｄｅｄｂｉｔｌｉｎｅｃｅｌｌ
ａｒｃｈｉｔｅｃｔｕｒｅ）を有するメモリセルのレ
イアウト（ｌａｙｏｕｔ）図面であり、図２は、図１を
１Ａ−１Ａ’ラインに沿ってビットライン方向に切り取
った図面である。

【０００５】図１及び図２を参照すると、従来ＣＯＢ構
造の８Ｆ²フォールデッドビットラインセルのメモリセ
ルは、素子隔離膜２が形成された半導体基板１にワード
ラインＷＬ及びソース／ドレーン接合領域（図面に未図
示）を有するトランジスタ６が形成されている。ワード
ラインＷＬの間の活性領域３と電気的に接続されるコン
タクトパッド８ａ、８ｂが形成されている。コンタクト
パッド８ａ、８ｂは、ストレージ電極コンタクトパッド
８ａ及びビットラインコンタクトパッド８ｂとを含む。
層間絶縁膜１０、１２を明けてストレージ電極コンタク
トパッド８ａ及びビットラインコンタクトパッド８ｂと
各々電気的に接続されるストレージ電極１６及びビット
ライン１１が形成されているが。この時ビットライン１
１はストレージ電極１６の下部に形成されている。

【０００６】この時、上述のようなメモリセル構造で
は、メモリセルキャパシタ（ｍｅｍｏｒｙｃｅｌｌ
ｃａｐａｃｉｔｏｒ）がワードラインＷＬとビットライ
ン１１の形成後に形成されるため、大きい縦横比（ｈｉ
ｇｈａｓｐｅｃｔｒａｔｉｏ）のメモリセルコンタ
クトホール（ｍｅｍｏｒｙｃｅｌｌｃｏｎｔａｃｔ
ｈｏｌｅ）を形成すべきである。このような大きい縦横
比コンタクトホール１４エッチング工程が有する難しさ
を克服するためセルパッド（ｃｅｌｌｐａｄ）と称す
るランディングパッド（ｌａｎｄｉｎｇｐａｄ）形成
工程がよく使用される。

【０００７】しかし、ランディングパッドを使用する場
合は、ゲートとソース／ドレーンを同時にシリサイド化
（ｓｉｌｉｃｉｄａｔｉｏｎ）することが不可能にな
る。このような問題は、高性能ロジック工程（ｈｉｇｈ
ｐｅｒｆｏｒｍａｎｃｅｌｏｇｉｃｐｒｏｃｅｓ
ｓ）とＤＲＡＭ工程と共に集積させることを非常に複雑
で難しくなる。又メモリセルコンタクトを形成する時、
すでに形成されているワードライン乃至ビットラインと
の誤整列によってメモリセルとワードライン、又はメモ
リセルとビットラインとのショート（ｓｈｏｒｔ）問題
も非常に深刻になる。このような根本的な問題が既存の
ＤＲＡＭのセルの縮小が難しいため、大容量及び高性能
ＤＲＡＭを実現することにおいて大きな障害になってい
る。

【０００８】一旦、最小フェチュー大きさ‘Ｆ’が決定
されると、最小セル大きさが決定され、ＤＲＡＭの密度
によるアレー（ａｒｒａｙ）が占める面積が算出され
る。アレーが占める面積は、‘Ｎｂｉｔ×セル大きさ’
で与えられる。例えば、１ＧｂＤＲＡＭの場合、Ｎｂｉ
ｔは、２３０で、１，０７３，７４１，８２４である。
このアレーが全体チップ（ｃｈｉｐｓｉｚｅ）で占め
る比率を‘アレー効率（ａｒｒａｙｅｆｆｉｃｉｅｎ
ｃｙ）’と称し、６４ＭｂＤＲＡＭ以上の高密度ＤＲ
ＡＭの場合は、そのアレー効率が約６５％である。従っ
てチップ大きさを最小フェチュー大きさＦと関連づける
と、次のような数学式で表示される。

【０００９】

【数１】ここで、Ｓ_cは、チップの大きさを示し、αは、アレー
効率を示す。上の式によるＤＲＡＭチップの大きさを最
小フェチュー大きさ、又は密度によって得ることが図３
に示している。

【００１０】この時、チップの大きさは、８Ｆ²フォー
ルデッドビットラインセル構造によることで、アレー効
率は、全ての世代に対して６５％で仮定した。

【００１１】図３において、１Ｇｂチップの大きさは約
４２５mm²、４Ｇｂチップの大きさは９６０mm²、そして
１６Ｇｂチップの大きさは、２０００mm²程度で予想さ
れる。このように大きいチップでは、優良チップ（ｇｏ
ｏｄｃｈｉｐ）の収率（ｙｉｅｌｄ）を確保すること
は非常に難しいことが予測され、収率はチップの大きさ
に反比例するというのは既によく知られている。従っ
て、高密度ＤＲＡＭをより値段効率的（ｃｏｓｔ−ｅｆ
ｆｅｃｔｉｖｅ）に構成するためには同一な最小フェチ
ュー大きさ下で、メモリセル大きさを小さく作ることが
根元的な解決策になる。フォールデッドビットラインセ
ル構造の一番小さいセル大きさである８Ｆ²より小さい
６Ｆ²のオプーンビットライン構造（ｏｐｅｎｂｉｔ
ｌｉｎｅａｒｃｈｉｔｅｃｔｕｒｅ）が前々からよく
知られているが、このオプーンビットラインセル構造
は、ノイズ（ｎｏｉｓｅ）に脆弱で、センスアンプのレ
イアウトが難しい問題点を有する。

【００１２】これによって、最近にはセルレイアウトを
オプーンビットラインで構成し、センシングすること
は、フォールデッドビットラインセル方式とする組合せ
アプローチ（ｃｏｍｂｉｎｅｄａｐｐｒｏａｃｈ）も
報告されているが、マスク（ｍａｓｋ）の追加等に大き
い長所がないことで評価されている。

【００１３】

【発明が解決しようとする課題】本発明は、上述な諸般
問題点を解決するため提案されたものとして、素子隔離
領域の大きさを減らすことによって素子の大きさを減ら
すことができる高集積半導体メモリ装置及びその製造方
法を提供することがその目的である。

【００１４】本発明の他の目的は、ＳＯＩ基板を使用し
て半導体メモリ装置の特性を改善する高集積半導体メモ
リ装置及びその製造方法を提供することである。

【００１５】

【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、高集積半導体メモリ装置の製造方
法は、第１半導体基板上に活性領域と非活性領域を定義
するため非活性領域が露出されるように絶縁物質でトレ
ンチエッチングマスクを形成する段階と、トレンチエッ
チングマスクを使用して第１半導体基板をエッチングし
てトレンチを形成する段階と、トレンチを絶縁物質で完
全に充填してトレンチ隔離を形成する段階と、第１半導
体基板の一部が露出される時までトレンチエッチングマ
スクを部分的にエッチングしてキャパシタ下部電極コン
タクトホールを形成する段階と、コンタクトホールを通
して第１半導体基板と電気的に接続されるキャパシタ下
部電極を形成する段階と、キャパシタ下部電極を含んで
第１半導体基板上にキャパシタ誘電膜及びキャパシタ上
部電極を順番的に形成してキャパシタを形成するが、キ
ャパシタ上部電極は平坦な上部表面を有するように形成
する段階と、第１半導体基板と第２半導体基板をボンデ
ィングさせるがボンディング用絶縁層を間に置いて、第
１半導体基板のキャパシタが形成された上部表面と第２
半導体基板の上部表面が向き合うようにボンディングさ
せる段階と、キャパシタが形成されていない第１半導体
基板の上部表面を平坦化エッチングするが、トレンチ隔
離の上部表面が露出される時までエッチングする段階
と、平坦化エッチングされた第１半導体基板上にゲート
電極（ワードライン）及び接合領域を有するトランジス
タを形成する段階と、トランジスタを覆うように層間絶
縁膜を形成する段階と、接合領域の一部が露出される時
まで層間絶縁膜を部分的にエッチングしてビットライン
コンタクトホールを形成する段階と、ビットラインコン
タクトホールを通して接合領域と電気的に接続されるビ
ットラインを形成する段階とを含む。

【００１６】この方法の望ましい実施の形態において、
キャパシタ下部電極コンタクトホール形成前にトレンチ
隔離を含んで第１半導体基板上に層間絶縁膜を形成する
段階を含むことができる。

【００１７】上述の目的を達成するための本発明による
と、高集積半導体メモリ装置は、第１絶縁層を間に置い
て、ボンディングされた第１半導体基板及び第２半導体
基板を有するＳＯＩ基板と、第１半導体基板はプロセス
ウェーハであり、第２半導体基板はハンドルウェーハで
あり、第１半導体基板上に活性領域と非活性領域を定義
するため第１半導体基板を部分的に隔離させるように形
成された素子隔離膜と、素子隔離膜と共に活性領域を囲
むように活性領域の下部に形成された第２絶縁層と、第
１半導体基板上に形成されたゲート電極（ワードライ
ン）及び第１半導体基板の活性領域内に形成された接合
領域を含むトランジスタと、第１絶縁層と第１半導体基
板との間に形成されているが、第２絶縁層を明けて第１
半導体基板の接合領域と電気的に接続されるように形成
されたキャパシタ下部電極、キャパシタ誘電膜、そして
キャパシタ上部電極が順番的に積層されて形成されたキ
ャパシタと、第１半導体基板上に接合領域と電気的に接
続されるように形成されたビットラインとを含む。

【００１８】次に作用について説明する。図４、図５、
そして図６を参照すると、本発明の実施の形態による新
規した高集積半導体メモリ装置及びその製造方法は、高
集積半導体メモリ装置をＳＯＩ基板に形成することによ
って、ウェルとウェルを分離するための面積消耗と、隔
離空間の大きさと、チップの大きさとを減らすことがで
きる。そして、接合キャパシタンス及び接合漏洩電流が
素子に与える影響が最小化でき、トランジスタをメモリ
セルキャパシタ形成してから形成することによって、ト
ランジスタの特性劣化が防止できる。又トレンチエッチ
ングマスクをトレンチ隔離と共に活性領域を囲むための
絶縁物質で活用することによって工程を単純化させるこ
とができ、トレンチエッチングマスク除去工程によって
発生されるトレンチ隔離の特性劣化が防止できる。又Ｃ
ＯＢ構造のように、セルキャパシタンスの面積を充分に
確保でき、同時にＣＵＢ構造のように、平坦化工程が容
易にできる。

【００１９】

【発明の実施の形態】以下、図４から図２０までを参照
して本発明の実施の形態を詳細に説明する。

【００２０】図４は、本発明の実施の形態による高集積
半導体メモリ装置のレイアウト図面であり、図５及び図
６は、各々図４の３Ｘ−３Ｘ’及び３Ｙ−３Ｙ’に沿っ
てビットライン方向及びワードライン方向で切り取った
断面図である。

【００２１】本発明による高集積半導体メモリ装置は、
フォールデッドビットラインセル構造で８Ｆ²セル大き
さより小さいセル大きさの設計方式によって具現され
る。

【００２２】図４及び図５を参照すると、本発明の実施
の形態による半導体メモリ装置は、セルトランジスタと
ストレージ電極コンタクト及びセルトランジスタとビッ
トラインコンタクトが形成される活性領域１０５がその
上部表面を除外した全ての部分が絶縁物質によって完全
に囲まれている。詳しくは、活性領域１０５は、素子隔
離膜１０４（ここでは、トレンチ隔離）とトレンチエッ
チングマスク（ｔｒｅｎｃｈｅｔｃｈｍａｓｋ）１
０２によって囲まれている。又、活性領域１０５は、周
辺セル及びバルクシリコンとも完全に電気的に分離され
ている。

【００２３】例えば、絶縁物質はシリコン酸化膜、又は
ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
ｇｌａｓｓ）のようなドピングされたシリコン酸化膜、
又はシリコン窒化膜である。

【００２４】一般的に、シリコン酸化膜は、バルクシリ
コンよりブレークダウン電圧（ｂｒｅａｋｄｏｗｎｖ
ｏｌｔａｇｅ）が１オーダー（ｏｒｄｅｒ）程度大きい
ため、本発明はバルクシリコンを通して素子を電気的に
分離させなければならない既存のＤＲＡＭより大分小さ
い隔離空間（ｉｓｏｌａｔｉｏｎｓｐａｃｅ）だけで
も充分に隔離を確保できる。これによって本発明による
隣接な活性領域１０５の間の最短幅、即ち隔離空間の大
きさ（ｄｉｍｅｎｓｉｏｎ）は、既存の‘Ｆ’より小さ
い大きさである‘αＦ’で実現可能になる。ここで、
‘α’は、０と１との間の値を有する。

【００２５】図６に図示されたように、本発明による高
集積半導体メモリセルのレイアウトをワードライン方向
に切り取った断面で分かるように、ビットライン方向へ
の最小大きさは‘Ｆ’でレイアウトされているが、ワー
ドライン方向では‘αＦ’が最小大きさであることが分
かる。この時、αＦは、隔離空間の大きさに該当する。
このように、隔離空間の大きさを減らすことができるこ
とは、素子の隔離がそれ以上バルクシリコンによって行
われなく、絶縁物質である酸化膜によって行われるため
である。酸化膜の場合、ブレークダウン（ｂｒｅａｋｄ
ｏｗｎ）に達する電界強度（ｅｌｅｃｔｒｉｃｆｉｅ
ｌｄｓｔｅｎｇｔｈ）がバルクシリコンの割に約１０
程度大きいため、１／１０大きさでも隔離が達成できる
ためである。

【００２６】従って、このような最小フェチュー大きさ
‘Ｆ’に対して、‘８Ｆ²’より小さい‘４（１＋α）
Ｆ²’セル大きいが具現できる。α＝１、０．５、そし
て０の場合は、最小フェチュー大きさによる密度に対す
るチップの大きさが図６に図示されている。α＝１の場
合は、既存のフォールデッドビットラインセル構造のセ
ル構造の最小セル大きいのような場合であり、α＝０．
５の場合は、フォールデッドビットラインセル構造での
最小セル大きさの約３／４として、チップ大きさもこれ
に比例して小さくなる。そして、α＝０の場合は、フォ
ールデッドビットラインセル構造のセル構造の最小セル
大きいの１／２大きさとして、その以下のセル大きさ
は、不可能であることに認められる。

【００２７】再び、図４及び図５を参照すると、メモリ
セルキャパシタ１１６がプロセスウェーハ（ｐｒｏｃｅ
ｓｓｗａｆｅｒ）である薄い半導体基板１００ａ及び
素子隔離膜１０４の下部に形成されている。メモリセル
キャパシタ１１６は、層間絶縁膜１０８及びトレンチエ
ッチングマスク１０２を明けてストレージ電極コンタク
トホールを通してトランジスタ２１０のソース／ドレー
ン領域２０８の下部に連結されているストレージ電極１
１０と、ストレージ電極１１０上に順番に形成されたキ
ャパシタ誘電膜１１２及びプレート電極１１４を含む。
このように、メモリセルキャパシタ１１６がアクチブ素
子（ａｃｔｉｖｅｄｅｖｉｃｅ）の下部に形成される
ことによって、メモリセルキャシタによって発生される
メモリセルアレー領域と周辺回路領域との間の大きい段
差が発生されない。そして、トランジスタ２１０以後の
工程は、一般的なＣＭＯＳ工程と完全に同一であるた
め、ロジックＣＭＯＳ工程とかＤＲＡＭとロジック（ｌ
ｏｇｉｃ）が併合されるエンベデッドロジック（ｅｍｂ
ｅｄｄｅｄｌｏｇｉｃ）工程でもそのまま適用可能で
ある。

【００２８】酸化膜２０４を間において、プロセスウェ
ーハ１００ａ上のメモリセルキャパシタ１１６と、ハン
ドルウェーハ（ｈａｎｄｌｅｗａｆｅｒ）２００が付
着されるように形成されている。プロセスウェーハ１０
０ａ上に形成された層間絶縁膜２１２を明けてソース／
ドレーン領域２０８と電気的に接続されるビットライン
２１４が形成されている。ビットライン２１４上に層間
絶縁膜２１６及び金属配線２１８が順番的に形成されて
いる。

【００２９】次は、このようなセルを具現する方法を詳
細に叙述しようとする。

【００３０】図８及び図１４を参照すると、本発明の実
施の形態による高集積半導体メモリ装置の製造方法は、
まず半導体基板１００上に活性領域１０５と非活性領域
を定義するためアクチブマスク（ａｃｔｉｖｅｍａｓ
ｋ）を使用してトレンチエッチングマスク１０２が形成
される。トレンチエッチングマスク１０２は絶縁物質で
形成され、例えばパッド酸化膜１０２ａ及びシリコン窒
化膜１０２ｂが順番的に積層された多層膜で形成され
る。トレンチエッチングマスク１０２を使用して半導体
基板１００がエッチングされてトレンチ１０３が形成さ
れる。トレンチ１０３が完全に充填される時までトレン
チ隔離膜が蒸着される。トレンチエッチングマスク１０
２の上部表面が露出される時までトレンチ隔離膜がＣＭ
Ｐ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌ
ｉｓｈｉｎｇ）工程等によって平坦化エッチング（ｐｌ
ａｎａｒｉｚａｔｉｏｎｅｔｃｈ）されて素子隔離膜
１０４である薄いトレンチ隔離（ｓｈａｌｌｏｗｔｒ
ｅｎｃｈｉｓｏｌａｔｉｏｎ；以下‘ＳＴＩ’と称す
る）１０４が形成される。

【００３１】この時、隣接な活性領域１０５の間の最短
幅（αＦ）は、活性領域１０５の最短幅（Ｆ）より相対
的に小さく形成される。

【００３２】本発明によるＳＴＩ１０４は、既存のＳＴ
Ｉ工程より簡単な工程で形成される。これは既存のバル
ク（ｂｕｌｋｓｉｌｉｃｏｎ）を使用するＳＴＩの場
合、トレンチ深さが隔離パンチスルー（ｉｓｏｌａｔｉ
ｏｎｐｕｎｃｈｔｈｏｕｇｈ）によって決定される反
面、本発明はトレンチ深さがアクチブ素子（ａｃｔｉｖ
ｅｄｅｖｉｃｅ）が形成されるシリコン層の厚さによっ
て決定されるためである。

【００３３】又、既存のＳＴＩは、トレンチ隔離膜平坦
化エチング工程後、必ず活性領域上に形成されているト
レンチエッチングマスクが除去される工程が必要である
が、本発明ではトレンチエッチングマスク１０２をその
まま置きぱなし後続工程が進行される。従ってトレンチ
エッチングマスク除去工程、特にシリコン窒化膜ストリ
ップ（ｓｔｒｉｐ）工程時発生される様々な問題点を防
止するようになる。

【００３４】図９及び図１５において、ＳＴＩ１０４が
形成された半導体基板１００上に層間絶縁膜１０８が蒸
着される。次、メモリセルストリージ電極コンタクトホ
ール形成マスクを使用して活性領域１０５の一部が露出
される時まで層間絶縁膜１０８及びトレンチエッチング
マスク１０２がエッチングされてストレージ電極コンタ
クトホール１０９が形成される。

【００３５】一方、層間絶縁膜１０８が形成されていな
い状態でストレージ電極コンタクトホール１０９が形成
されることもできる。

【００３６】ストレージ電極コンタクトホール１０９形
成工程がワードラインＷＬ及びビットライン２１４形成
工程前に行われることによって、既存の割に相対的にス
トレージ電極コンタクトホール１０９形成のための絶縁
膜のエッチング厚さが非常に薄くなる。

【００３７】図１０及び図１６を参照すると、ストレー
ジ電極コンタクトホール１０９が完全に満たされる時ま
で半導体基板１００上にストレージ電極膜が蒸着され
る。ストレージ電極マスクを使用してストレージ電極膜
がパターニングされてストレージ電極１１０が形成され
る。次、ストレージ電極１１０及び層間絶縁膜１０８上
にキャパシタ誘電膜１１２及びプレート電極１１４が形
成される。結果的にキャパシタ１１６が形成される。プ
レート電極１１４は、平坦な上部表面を有するように形
成される。

【００３８】ストレージ電極１１０が、ドーピングされ
たポリシリコン、又はワーク関数（ｗｏｒｋｆｕｎｃ
ｔｉｏｎ）が大きい金属膜で形成され、キャパシタ誘電
膜１１２は、ＮＯ膜、Ｔａ₂Ｏ₅、Ａｌ₂Ｏ₅、そしてＢＳ
Ｔのうちある１つで形成され、プレート電極１１４はス
テップカバーラジ（ｓｔｅｐｃｏｖｅｒａｇｅ）特性
のいいドピングされたポリシリコン（ｄｏｐｅｄｐｏ
ｌｙｓｉｌｉｃｏｎ）、ＣＶＤＴｉＮ膜、そしてワー
ク関数が大きい金属のうち、ある１つで形成される。

【００３９】プレート電極１１４上に酸化膜１１８が形
成される。

【００４０】キャパシタ１１６が形成されたウェーハ１
００は、プロセスウェーハ（ｐｒｏｃｅｓｓｗａｆｅ
ｒ）１００であり、このプロセスウェーハ１００が図１
７のように、酸化膜２０２が形成された他の半導体基板
２００、即ちハンドルウェーハとボンディング（ｂｏｎ
ｄｉｎｇ）されてＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎ
ｓｕｌａｔｏｒ）基板２０６が形成される。

【００４１】ボンディング工程は、プロセスウェーハ１
００がアップサイドダウン（ｕｐｓｉｄｅｄｏｗｎ）
され、プロセスウェーハ１００の最上部に形成された酸
化膜１１８とハンドルウェーハ２００上に形成された酸
化膜２０２が合い接するように接触された後、高真空及
び高温（例えば、６５０℃〜７５０℃）条件で行われ
る。

【００４２】ボンディング工程によって、プロセスウェ
ーハ１００及びハンドルウェーハ２００は、完全に付着
されて１つのウェーハのような役割を果たすようにな
る。

【００４３】通常的なバルクシリコン基板を利用したＣ
ＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏ
ｘｉｄｅｓｉｌｉｃｏｎ）工程では、ウェル（ｗｅｌ
ｌ）とウェルを分離しなければならないため、このため
のチップの面積消耗が大きくなるが、本発明のように、
ＳＯＩ基板を使用する場合、ウェルとウェルの分離に多
くの面積が消耗されないため、その程チップの大きさを
減少させるようになる。又既存バルクシリコン基板を利
用したＣＭＯＳ工程で発生されることができるラッチ
（ｌａｔｃｈ）のような問題を根本的に防止させる。こ
の他にも本発明は、ソフトエラー免疫（ｓｏｆｔ−ｅｒ
ｒｏｒｉｍｍｕｎｉｔｙ）特性のいい点、薄い接合
（ｓｈａｌｌｏｗｊｕｎｃｔｉｏｎ）を具現しやすい
長所を有する。

【００４４】図１８を参照すると、ＳＴＩ１０４の上部
表面が露出される時までプロセスウェーハ１００のボン
ディングされない面がＣＭＰ工程等によって平坦化エッ
チングされる。即ち、ＳＴＩ１０４をＣＭＰ工程のエッ
チング停止層で作用させる。このように行うことによっ
て、願うプロセスウェーハ１００ａの厚さが正確に調節
される。

【００４５】言い換えて、プロセスウェーハ１００ａの
厚さは、ＳＴＩ１０４の深さによって決定される。

【００４６】次、図１１及び図１９において、プロセス
ウェーハ１００ａのボンディングされない面上に薄いゲ
ート酸化膜が成長される。そしてゲート酸化膜上にゲー
ト電極層が蒸着及びパターニングされてゲート電極、即
ちワードラインＷＬが形成される。ゲート電極は、ゲー
トマスク及びゲートスペーサによって囲まれるように形
成される。ゲートスペーサ形成前にＬＤＤ（ｌｉｇｈｔ
ｌｙｄｏｐｅｄｄｒａｉｎ）形成のための低濃度ソー
ス／ドレーンイン注入（ｉｏｎｉｍｐｌａｎｔａｔｉ
ｏｎ）工程が行われることができる。そしてゲートスペ
ーサ形成後、高濃度ソース／ドレーンイオン注入工程が
行われてトランジスタ２１０が完成される。参照番号２
０８は、イオン注入工程によって形成された接合領域で
あるソース／ドレーン領域を示す。

【００４７】このように、トランジスタ２１０がＳＯＩ
基板上に形成されることによって、接合キャパシタンス
（ｊｕｎｃｔｉｏｎｃａｐａｃｉｔａｎｃｅ）乃至接
合漏洩電流（ｊｕｎｃｔｉｏｎｌｅａｋａｇｅｃｕ
ｒｒｅｎｔ）の影響が排除される。従って、ビットライ
ン寄生キャパシタンス（ｂｉｔｌｉｎｅｐａｒａｓ
ｉｔｉｃｃａｐａｃｉｔａｎｃｅ）が減少され、セン
シング信号マジーン（ｓｅｎｓｉｎｇｓｉｇｎａｌ
ｍａｒｇｉｎ）が増加される。又、データ維持時間（ｄ
ａｔａｒｅｔｅｎｔｉｏｎｔｉｍｅ）も増加され
る。

【００４８】そして、トランジスタ２１０がメモリセル
キャパシタ以後に形成されるため、既存のＤＲＡＭで発
生されたヒット予算（ｈｅａｔｂｕｄｇｅｔ）による
トランジスタの特性劣化が防止され、従ってよりトラン
ジスタ具現が可能になる。又、トランジスタ２１０以後
工程は、平らな半導体基板表面上に形成されることによ
って、ロジック工程（ｌｏｇｉｃｐｒｏｃｅｓｓ）で
使用される多重レベル金属工程（ｍｕｌｔｉｐｌｅｌ
ｅｖｅｌｍｅｔａｌｉｚａｔｉｏｎ）も容易に使用で
きるようになる。

【００４９】一方、この分野でよく知られたシリサイド
化（ｓｉｌｉｃｉｄａｔｉｏｎ）工程でゲート電極の上
部及びソース／ドレーン領域に低抵抗コンタクト形成の
ためのサリサイド（ｓａｌｉｃｉｄｅ）膜を形成するこ
ともできる。

【００５０】トランジスタ２１０形成工程が完了された
後、図１２及び図２０のように、層間絶縁膜２１２が蒸
着された後、ビットラインコンタクトホール形成マスク
を使用してソース／ドレーン領域の一部が露出されるよ
うに層間絶縁膜２１２がエッチングされる。というわけ
で、ビットラインコンタクトホール２１３が形成され
る。ビットラインコンタクトホール２１３が完全に充填
される時まで層間絶縁膜２１２上にビットライン電極膜
が蒸着される。ビットライン電極膜は、低抵抗物質、例
えばタングステンで形成される。ビットライン電極膜が
パターニングされて図１３及び図２１のように、ビット
ライン２１４が形成される。この時、隣接なビットライ
ンの間の幅（αＦ）は、ビットライン２１４の幅（Ｆ）
及び隣接なワードラインＷＬの間の幅（Ｆ）より相対的
に小さく形成される。

【００５１】この時、既存のビットラインで周辺回路領
域のｎ⁺コンタクト及びｐ⁺コンタクトを同時に形成する
ことが非常に難しい反面、本発明ではその同時形成が可
能になる。具体的に、既存のＣＯＢ構造の半導体メモリ
装置のビットラインは、キャパシタ形成前に形成され、
後続キャパシタ形成工程でｎ型不純物イオンとｐ型不純
物イオンの拡散差によるコンタクト抵抗が変化される問
題点があった。しかし本発明では、ＣＵＢ構造の半導体
メモリ装置のビットラインのようにキャパシタ形成後
に、ビットラインが形成されることによって、問題点が
発生されない。又本発明によるキャパシタは、ＣＯＢ構
造の半導体メモリ装置のキャパシタのようにスタチク構
造で最大限な広い面積を確保するように形成される。

【００５２】このように、ｎ⁺コンタクト及びｐ⁺コンタ
クトが同時に形成可能であるため、工程が単純化され、
その程値段が節減される長所がある。

【００５３】後続工程で、金属工程（ｍｅｔａｌｉｚａ
ｔｉｏｎｐｒｏｃｅｓｓ）によって金属配線２１８が
形成されて図４ａに図示されたように、本発明による高
集積半導体メモリ装置が完成される。

【００５４】上述のような本発明の特性によって高密度
及び高性能の標準（ｓｔａｎｄａｒｄ）ＤＲＡＭの製造
工程だけではなく、高性能ロジック工程を含むエンベデ
ッド（ｅｍｂｅｄｄｅｄ）ＤＲＡＭ製造工程にも適用さ
れることができる。

【００５５】

【発明の効果】本発明は、高集積半導体メモリ装置をＳ
ＯＩ基板に形成することによって、ウェルとウェルを分
離するための面積消耗と、隔離空間の大きさと、チップ
の大きさとを減らすことができる効果がある。

【００５６】本発明は、高集積半導体メモリ装置をＳＯ
Ｉ基板に形成することによって、接合キャパシタンス及
び接合漏洩電流が素子に与える影響が最小化でき、トラ
ンジスタをメモリセルキャパシタ形成してから形成する
ことによって、トランジスタの特性劣化が防止できる効
果がある。

【００５７】本発明は、トレンチエッチングマスクをト
レンチ隔離と共に活性領域を囲むための絶縁物質で活用
することによって工程を単純化させることができ、トレ
ンチエッチングマスク除去工程によって発生されるトレ
ンチ隔離の特性劣化が防止できる効果がある。

【００５８】本発明はＣＯＢ構造のように、セルキャパ
シタンスの面積を充分に確保でき、同時にＣＵＢ構造の
ように、平坦化工程が容易にできる効果がある。

【図面の簡単な説明】

【図１】フォールデッドビットラインセル構造（ｆｏ
ｌｄｅｄｂｉｔｌｉｎｅｃｅｌｌａｒｃｈｉｔｅ
ｃｔｕｒｅ）を有するメモリセルのレイアウト（ｌａｙ
ｏｕｔ）図面である。

【図２】図１を１Ａ−１Ａ’ラインに沿ってビットラ
イン方向切り取った断面図として、ＣＯＢ（ｃａｐａｃ
ｉｔｏｒｏｖｅｒｂｉｔｌｉｎｅ）積層セル（ｓｔ
ａｃｋｅｄｃｅｌｌ）構造を示す断面図である。

【図３】最小フェチュー（ｆｅａｔｕｒｅ）大きさに
よるＤＲＡＭのチップ大きさ及び密度を示すグラフであ
る。

【図４】本発明の実施の形態による高集積半導体メモ
リセルのレイアウト図面である。

【図５】図４を３Ｘ−３Ｘ’ラインに沿ってビットラ
イン方向に切り取った断面図である。

【図６】図４を３Ｙ−３Ｙ’ラインに沿ってワードラ
イン方向に切り取った断面図である。

【図７】最小フェチュー大きさによる密度（ｄｅｎｓ
ｉｔｙ）に対するチップ大きさを示すグラフである。

【図８】本発明の実施の形態による高集積半導体メモ
リ装置の製造方法の工程を示すレイアウト図面である。

【図９】本発明の実施の形態による高集積半導体メモ
リ装置の製造方法の工程を示すレイアウト図面である。

【図１０】本発明の実施の形態による高集積半導体メ
モリ装置の製造方法の工程を示すレイアウト図面であ
る。

【図１１】本発明の実施の形態による高集積半導体メ
モリ装置の製造方法の工程を示すレイアウト図面であ
る。程を示すレイアウト図面である。

【図１２】本発明の実施の形態による高集積半導体メ
モリ装置の製造方法の工程を示すレイアウト図面であ
る。

【図１３】本発明の実施の形態による高集積半導体メ
モリ装置の製造方法の工程を示すレイアウト図面であ
る。

【図１４】図８を６Ａ−６Ａ’ラインに沿ってビット
ライン方向に切り取った断面図である。

【図１５】図９を６Ｂ−６Ｂ’ラインに沿ってビット
ライン方向に切り取った断面図である。

【図１６】図１０を６Ｃ−６Ｃ’ラインに沿ってビッ
トライン方向に切り取った断面図である。

【図１７】本発明の実施の形態による高集積半導体メ
モリ装置の製造方法のウェーハボンディング（ｗａｆｅ
ｒｂｏｎｄｉｎｇ）工程を示す断面図である。

【図１８】本発明の実施の形態による高集積半導体メ
モリ装置の製造方法のウェーハをＣＭＰした後の形状を
示す断面図である。

【図１９】図１１を６Ｄ−６Ｄ’ラインに沿ってビッ
トライン方向に切り取った断面図である。

【図２０】図１２を６Ｅ−６Ｅラインに沿ってビット
ライン方向に切り取った断面図である。

【図２１】図１３を６Ｆ−６Ｆラインに沿ってビット
ライン方向に切り取った断面図である。

【符号の説明】

１：半導体基板２、１０４：素子隔離膜、ＳＴＩ３、１０５：活性領域６、２１０：トランジスタ８ａ、８ｂ：コンタクトパッド１１、２１４：ビットライン１０、１２、１０８、２１２、２１６：層間絶縁膜１６、１１０：ストレージ電極１００、１００ａ：半導体基板、プロセスウェーハ１０２：トレンチエッチングマスク１０３：トレンチ１０９：ストレージ電極コンタクトホール１１２：キャパシタ誘電膜１１４：プレート電極１１６：セルキャパシタ１１８、２０２、２０４：酸化膜２００：半導体基板、ハンドルウェーハ２０８：接合領域、ソース／ドレーン領域２１３：ビットラインコンタクトホール２１８：金属配線

Claims

【特許請求の範囲】

【請求項１】第１半導体基板上に活性領域と非活性領
域を定義するため非活性領域が露出されるように絶縁物
質でトレンチエッチングマスクを形成する段階と、前記トレンチエッチングマスクを使用して第１半導体基
板をエッチングしてトレンチを形成する段階と、前記トレンチを絶縁物質で完全に充填してトレンチ隔離
を形成する段階と、第１半導体基板の一部が露出される時まで前記トレンチ
エッチングマスクを部分的にエッチングしてキャパシタ
下部電極コンタクトホールを形成する段階と、前記コンタクトホールを通して第１半導体基板と電気的
に接続されるキャパシタ下部電極を形成する段階と、前記キャパシタ下部電極を含んで前記第１半導体基板上
にキャパシタ誘電膜及びキャパシタ上部電極を順番的に
形成してキャパシタを形成するが、前記キャパシタ上部
電極は平坦な上部表面を有するように形成する段階と、第１半導体基板と第２半導体基板をボンディングさせる
がボンディング用絶縁層を間に置いて、前記第１半導体
基板のキャパシタが形成された上部表面と第２半導体基
板の上部表面が向き合うようにボンディングさせる段階
と、前記キャパシタが形成されていない第１半導体基板の上
部表面を平坦化エッチングするが、前記トレンチ隔離の
上部表面が露出される時までエッチングする段階と、前記平坦化エッチングされた第１半導体基板上にゲート
電極（ワードライン）及び接合領域を有するトランジス
タを形成する段階と、前記トランジスタを覆うように層間絶縁膜を形成する段
階と、前記接合領域の一部が露出される時まで前記層間絶縁膜
を部分的にエッチングしてビットラインコンタクトホー
ルを形成する段階と、前記ビットラインコンタクトホールを通して前記接合領
域と電気的に接続されるビットラインを形成する段階と
を含むことを特徴とする高集積半導体メモリ装置の製造
方法。
【請求項２】隣接した活性領域の間の最短幅は、前記
活性領域の最短幅より相対的に小さく形成されることを
特徴とする請求項１に記載の高集積半導体メモリ装置の
製造方法。
【請求項３】隣接なビットラインの間の幅（αＦ）
は、ビットラインの幅（Ｆ）及び隣接なワードラインの
間の幅（Ｆ）より相対的に小さく形成されることを特徴
とする請求項１に記載の高集積半導体メモリ装置の製造
方法。
【請求項４】前記トランジスタが形成される第１半導
体基板の厚さは、前記トレンチの深さによって決定され
ることを特徴とする請求項１に記載の高集積半導体メモ
リ装置の製造方法。
【請求項５】前記キャパシタ下部電極コンタクトホー
ル形成前に前記トレンチ隔離を含んで第１半導体基板上
に層間絶縁膜を形成する段階を含むことを特徴とする請
求項１に記載の高集積半導体メモリ装置の製造方法。
【請求項６】第１絶縁層を間に置いて、ボンディング
された第１半導体基板及び第２半導体基板を有するＳＯ
Ｉ基板と、前記第１半導体基板は、プロセスウェーハであり、前記
第２半導体基板は、ハンドルウェーハであり、前記第１半導体基板上に活性領域と非活性領域を定義す
るため前記第１半導体基板を部分的に隔離させるように
形成された素子隔離膜と、前記素子隔離膜と共に活性領域を囲むように活性領域の
下部に形成された第２絶縁層と、前記第１半導体基板上に形成されたゲート電極（ワード
ライン）及び第１半導体基板の活性領域内に形成された
接合領域を含むトランジスタと、前記第１絶縁層と第１半導体基板との間に形成されてい
るが、第２絶縁層を明けて前記第１半導体基板の接合領
域と電気的に接続されるように形成されたキャパシタ下
部電極、キャパシタ誘電膜、そしてキャパシタ上部電極
が順番的に積層されて形成されたキャパシタと、前記第１半導体基板上に前記接合領域と電気的に接続さ
れるように形成されたビットラインとを含むことを特徴
とする高集積半導体メモリ装置。
【請求項７】前記第１半導体基板の上部から見て隣接
な活性領域の間の最短幅（αＦ）は、前記活性領域の最
短幅（Ｆ）より相対的に小さく形成されることを特徴と
する請求項６に記載の高集積半導体メモリ装置。
【請求項８】前記第１半導体基板の上部から見て隣接
なビットラインの間の幅（αＦ）は、ビットラインの幅
（Ｆ）及びワードラインの間の幅（Ｆ）より相対的に小
さく形成されることを特徴とする請求項６に記載の高集
積半導体メモリ装置。
【請求項９】前記素子隔離膜は、トレンチ隔離であ
り、前記第２絶縁層は、トレンチ隔離を形成するための
トレンチエッチングマスクであることを特徴とする請求
項６に記載の高集積半導体メモリ装置。