KR100268419B1 - 고집적 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

고집적 반도체 메모리 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR100268419B1
KR100268419B1 KR1019980033151A KR19980033151A KR100268419B1 KR 100268419 B1 KR100268419 B1 KR 100268419B1 KR 1019980033151 A KR1019980033151 A KR 1019980033151A KR 19980033151 A KR19980033151 A KR 19980033151A KR 100268419 B1 KR100268419 B1 KR 100268419B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
capacitor
trench
forming
bit line
Prior art date
Application number
KR1019980033151A
Other languages
English (en)
Other versions
KR20000013978A (ko
Inventor
김기남
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019980033151A priority Critical patent/KR100268419B1/ko
Priority to TW087113901A priority patent/TW401626B/zh
Priority to US09/255,293 priority patent/US6297090B1/en
Priority to GB9904384A priority patent/GB2341724B/en
Priority to FR9902409A priority patent/FR2782415B1/fr
Priority to DE19912220A priority patent/DE19912220B4/de
Priority to CNB991032152A priority patent/CN1159760C/zh
Publication of KR20000013978A publication Critical patent/KR20000013978A/ko
Application granted granted Critical
Publication of KR100268419B1 publication Critical patent/KR100268419B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Abstract

본 발명은 칩(chip)의 크기를 감소시키고, 메모리 소자(memory device)의 특성을 향상시키는 고집적 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 트렌치 식각 마스크를 사용하여 프로세스 웨이퍼인 제 1 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치가 절연 물질로 채워져서 트렌치 격리가 형성된 후, 트렌치 식각 마스크가 부분적으로 식각 되어 스토리지 전극 콘택홀이 형성된다. 스토리지 전극 콘택홀을 통해 제 1 반도체 기판과 전기적으로 접속되는 스토리지 전극, 커패시터 유전막, 플레이트 전극이 차례로 형성되어 커패시터가 형성된다. 산화막을 사이에 두고 제 1 반도체 기판과 핸들 웨이퍼인 제 2 반도체 기판이 본딩(bonding)된 후, 트렌치 격리가 노출될 때까지 제 1 반도체 기판이 평탄화 식각 된다. 평탄화 식각된 제 1 반도체 기판 상에 워드 라인 및 접합 영역을 갖는 트랜지스터가 형성되고, 워드 라인 상부에 접합 영역과 전기적으로 접속되는 비트 라인이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 고집적 반도체 메모리 장치를 SOI(silicon on insulator) 기판 구조로 형성함으로써, 격리 공간의 크기(isolation space size)를 줄일 수 있고, 웰(well)과 웰을 분리하기 위한 면적 소모를 줄일 수 있으며, 따라서 칩의 크기를 줄일 수 있다. 또한, 고집적 반도체 메모리 장치를 SOI 기판 구조로 형성함으로써, 접합 커패시턴스(junction capacitance) 및 접합 누설 전류(junction leakage current)가 소자에 주는 영향을 최소화할 수 있고, 트랜지스터를 메모리 셀 커패시터(memory cell capacitor) 형성 후 형성함으로써 트랜지스터의 특성 열화를 방지할 수 있다. 그리고, 트렌치 식각 마스크를 트렌치 격리와 더불어 활성 영역을 에워싸기 위한 절연 물질로 활용함으로써 공정을 단순화시킬 수 있고, 트렌치 식각 마스크 제거 공정에 의해 발생되는 트렌치 격리의 특성 열화를 방지할 수 있다. 또한, COB(capacitor over bit line) 구조에서와 같이 셀 커패시터의 면적을 충분히 확보할 수 있고, 동시에 CUB(capacitor under bit line) 구조에서와 같이 평탄화 공정을 용이하게 할 수 있다.

Description

고집적 반도체 메모리 장치 및 그의 제조 방법(A HIGH INTEGRATED SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME)
본 발명은 고집적 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 개별적으로 형성된 두 벌크 실리콘 웨이퍼(bulk Si wafer)를 본딩하여 그 결과로 형성된 SOI(silicon on insulator) 기판을 이용한 고집적 DRAM(dynamic random access memory) 및 그의 제조 방법에 관한 것이다.
반도체 집적 회로(semiconductor integrated circuit)로 대표되는 메모리 및 마이크로 프로세서(microprocessor)는 3년에 4배씩 비트 밀도(bit density)나 동작 속도(speed)를 증가시켜 오고 있다. 이에 따라, 마침내 1 Gb(giga bit) DRAM 이나 1 GHz 동작 속도를 실현하게 되었다.
메모리 소자로 대표되는 DRAM의 경우, 64K DRAM 시대에 채용된 8F2메모리 셀(memory cell) 형태가 현재까지 계속 사용되고 있다. 상기 8F2메모리 셀은 센스 앰프(sense amplifier)와의 배치면에서, 폴디드 비트 라인 셀 구조(folded bit line cell architecture)라고 불려지며, 이 폴디드 비트 라인 셀 구조 방식의 가장 작은 이론적인 셀 크기가 바로 8F2이다. 여기서 F는 최소 피처 크기(minimum feature size)를 나타내며, 패터닝(patterning)될 수 있는 최소 설계를(minimum design rule)로 정의된다. 또한, 메모리 셀 어레이를 구성하는 반복적인 비트 라인 피치(bit line pitch)의 1/2를 의미하기도 한다. 예를 들면, 0.6 ㎛ 피치의 가장 작은 셀 크기는 8×0.3×0.3 = 0.72 ㎛2이 된다.
도 1a는 현재 고집적 DRAM에서 주로 사용되고 있는 COB(capacitor over bit line) 구조의 8F2폴디드 비트 라인 셀 구조(folded bit line cell architecture)를 갖는 메모리 셀의 레이아웃(layout) 도면이고, 도 1b는 도 1a를 1A-1A' 라인을 따라 비트 라인 방향으로 절취한 단면도이다.
도 1a 및 도 1b를 참조하면, 종래 COB 구조의 8F2폴디드 비트 라인 셀의 메모리 셀은, 소자격리막(2)이 형성된 반도체 기판(1)에 워드 라인(WL) 및 소오스/드레인 접합 영역(도면에 미도시)을 갖는 트랜지스터(6)가 형성되어 있다. 상기 워드 라인(WL) 사이의 활성 영역(3)과 전기적으로 접속되는 콘택 패드들(8a, 8b)이 형성되어 있다. 상기 콘택 패드(8a, 8b)는 스토리지 전극 콘택 패드(8a) 및 비트 라인 콘택 패드(8b)를 포함한다. 층간절연막(10, 12)을 뚫고 상기 스토리지 전극 콘택 패드(8a) 및 비트 라인 콘택 패드(8b)와 각각 전기적으로 접속되는 스토리지 전극(16) 및 비트 라인(11)이 형성되어 있다. 이때, 상기 비트 라인(11)은 상기 스토리지 전극(16)의 하부에 형성되어 있다.
이때, 상술한 바와 같은 메모리 셀 구조에서는 메모리 셀 커패시터(memory cell capacitor)가 워드 라인(WL)과 비트 라인(11) 형성 후에 형성되기 때문에 큰 종횡비(high aspect ratio)의 메모리 셀 콘택홀(memory cell contact hole)(14)을 형성하지 않으면 안된다. 이러한 큰 종횡비의 콘택홀(14) 식각 공정이 갖는 어려움을 극복하기 위해서 셀 패드(cell pad)라고 하는 랜딩 패드(landing pad) 형성 공정이 흔히 사용된다.
그러나, 랜딩 패드를 사용할 경우는 게이트와 소오스/드레인을 동시에 실리사이드화(silicidation)하는 것이 불가능하게 된다. 이러한 문제는 고성능 로직 공정(high performance logic process)과 DRAM 공정을 함께 집적시키는 것을 매우 복잡하고 어렵게 만든다. 또한, 메모리 셀 콘택을 형성할 때 이미 형성되어 있는 워드 라인 내지 비트 라인과의 오정렬에 의한 메모리 셀과 워드 라인 또는 메모리 셀과 비트 라인과의 쇼트(short) 문제도 매우 심각하게 된다. 이와 같은 근원적인 문제들이 기존의 DRAM의 셀의 축소를 어렵게 만들며, 대용량 및 고성능 DRAM을 실현하는데 큰 장애가 되고 있다.
일단 최소 피처 크기 'F'가 결정되면 최소 셀 크기가 결정되고, DRAM의 밀도에 따른 어레이(array)가 차지하는 면적이 산출된다. 어레이가 차지하는 면적은 'Nbit × 셀 크기'로 주어진다. 예를 들면, 1 Gb DRAM의 경우, Nbit 은 2의 30승으로 1,073,741,824 이다. 이 어레이가 전체 칩 크기(chip size)에서 차지하는 비율을 '어레이 효율(array efficiency)'이라고 부르며 64 Mb DRAM 이상의 고밀도 DRAM의 경우는 그 어레이 효율이 약 65 % 이다. 따라서, 칩 크기를 최소 피처 크기 F와 관련지으면 다음과 같은 수학식으로 표시된다.
[수학식]
Sc= α-1× Nbit× 8F2
여기서, Sc는 칩의 크기를 나타내며, α는 어레이 효율을 나타낸다. 위의 식에 따른 DRAM 칩의 크기를 최소 피처 크기 또는 밀도에 따라 구한 것이 도 2에 나타나 있다.
이때, 상기 칩의 크기는 8F2폴디드 비트 라인 셀 구조에 따른 것으로, 어레이 효율은 모든 세대에 대해 65%로 가정하였다.
도 2에 있어서, 1Gb 칩의 크기는 약 425 mm2, 4 Gb 칩의 크기는 960 mm2, 그리고 16 Gb 칩의 크기는 2000 mm2정도로 예상된다. 이와 같이 큰 칩에서는 우량 칩(good chip)의 수율(yield)을 확보하기란 매우 어려운 것으로 예측되며, 수율은 칩의 크기에 반비례한다는 사실은 이미 잘 알려져 있다. 따라서, 고밀도 DRAM을 좀 더 가격 효율적(cost-effective)으로 만들기 위해서는 동일한 최소 피처 크기 하에서 메모리 셀 크기를 작게 만드는 것이 근본적인 해결책이 된다. 폴디드 비트 라인 셀 구조의 가장 작은 셀 크기인 8F2보다 작은 6F2의 오픈 비트 라인 구조(open bit line architecture)가 오래 전부터 잘 알려져 있으나, 이 오픈 비트 라인 셀 구조는 노이즈(noise)에 취약하며, 센스 앰프의 레이아웃이 어려운 문제점을 갖는다.
이에 따라, 최근에는 셀 레이아웃을 오픈 비트 라인으로 구성하고, 센싱 하는 것은 폴디드 비트 라인 셀 방식으로 하는 조합 어프로치(combined approach)도 보고되고 있으나, 마스크(mask)의 추가 등으로 큰 장점이 없는 것으로 평가되고 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 소자 격리 영역의 크기를 줄일 수 있고, 따라서 소자의 크기를 줄일 수 있는 고집적 반도체 메모리 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 SOI 기판의 장점을 활용하여 반도체 메모리 장치의 특성을 개선하는 고집적 반도체 메모리 장치 및 그의 제조 방법을 제공함에 있다.
도 1a는 폴디드 비트 라인 셀 구조(folded bit line cell architecture)를 갖는 메모리 셀의 레이아웃(layout) 도면;
도 1b는 도 1a를 1A-1A' 라인을 따라 비트 라인 방향으로 절취한 단면도로서, COB(capacitor over bit line) 스택 셀(stacked cell) 구조를 보여주는 단면도;
도 2는 최소 피처(feature) 크기에 따른 DRAM의 칩 크기(chip size) 및 어레이 크기(array size)를 보여주는 그래프;
도 3은 본 발명의 실시예에 따른 고집적 반도체 메모리 셀의 레이아웃 도면;
도 4a는 도 3을 3X-3X' 라인을 따라 비트 라인 방향으로 절취한 단면도;
도 4b는 도 3을 3Y-3Y' 라인을 따라 워드 라인 방향으로 절취한 단면도;
도 5는 최소 피처 크기에 따른 밀도(density)에 대한 칩의 크기를 보여주는 그래프;
도 6a 내지 도 6f는 본 발명의 실시예에 따른 고집적 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 레이아웃 도면;
도 7a 내지 도 7c는 각각 도 6a 내지 도 6c를 6A-6A' 내지 6C-6C' 라인을 따라 비트 라인 방향으로 절취한 단면도;
도 7d는 본 발명의 실시예에 따른 고집적 반도체 메모리 장치의 제조 방법의 웨이퍼 본딩(wafer bonding) 공정을 보여주는 단면도;
도 7e는 본 발명의 실시예에 따른 고집적 반도체 메모리 장치의 제조 방법의 웨이퍼를 CMP한 후의 모습을 보여주는 단면도;
도 7f 내지 도 7h는 각각 도 6d 내지 도 6f를 6D-6D' 내지 6F-6F' 라인을 따라 비트 라인 방향으로 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2, 104 : 소자격리막, STI
3, 105 : 활성 영역 6, 210 : 트랜지스터
8a, 8b : 콘택 패드 11, 214 : 비트 라인
10, 12, 108, 212, 216 : 층간절연막 16, 110 : 스토리지 전극
100, 100a : 반도체 기판, 프로세스 웨이퍼
102 : 트렌치 식각 마스크 103 : 트렌치
109 : 스토리지 전극 콘택홀 112 : 커패시터 유전막
114 : 플레이트 전극 116 : 셀 커패시터
118, 202, 204 : 산화막 200 : 반도체 기판, 핸들 웨이퍼
208 : 접합 영역, 소오스/드레인 영역 213 : 비트 라인 콘택홀
218 : 금속 배선
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 고집적 반도체 메모리 장치의 제조 방법은, 제 1 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 비활성 영역이 노출되도록 절연 물질로 트렌치 식각 마스크를 형성하는 단계; 상기 트렌치 식각 마스크를 사용하여 제 1 반도체 기판을 식각 하여 트렌치를 형성하는 단계; 상기 트렌치를 절연 물질로 완전히 채워서 트렌치 격리를 형성하는 단계; 제 1 반도체 기판의 일부가 노출될 때까지 상기 트렌치 식각 마스크를 부분적으로 식각 하여 커패시터 하부전극 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 제 1 반도체 기판과 전기적으로 접속되는 커패시터 하부전극을 형성하는 단계; 상기 커패시터 하부전극을 포함하여 상기 제 1 반도체 기판 상에 커패시터 유전막 및 커패시터 상부전극을 차례로 형성하여 커패시터를 형성하되, 상기 커패시터 상부전극은 평탄한 상부 표면을 갖도록 형성하는 단계; 제 1 반도체 기판과 제 2 반도체 기판을 본딩 시키되, 본딩용 절연층을 사이에 두고 상기 제 1 반도체 기판의 커패시터가 형성된 상부 표면과 제 2 반도체 기판의 상부 표면이 마주보도록 본딩 시키는 단계; 상기 커패시터가 형성되지 않은 제 1 반도체 기판의 상부 표면을 평탄화 식각 하되, 상기 트렌치 격리의 상부 표면이 노출될 때까지 식각 하는 단계; 상기 평탄화 식각된 제 1 반도체 기판 상에 게이트 전극(워드 라인) 및 접합 영역을 갖는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 덮도록 층간절연막을 형성하는 단계; 상기 접합 영역의 일부가 노출될 때까지 상기 층간절연막을 부분적으로 식각 하여 비트 라인 콘택홀을 형성하는 단계; 및 상기 비트 라인 콘택홀을 통해 상기 접합 영역과 전기적으로 접속되는 비트 라인을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 커패시터 하부전극 콘택홀 형성 전에 상기 트렌치 격리를 포함하여 제 1 반도체 기판 상에 층간절연막을 형성하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고집적 반도체 메모리 장치는, 제 1 절연층을 사이에 두고 본딩된 제 1 반도체 기판 및 제 2 반도체 기판을 갖는 SOI 기판; 상기 제 1 반도체 기판은 프로세스 웨이퍼이고, 상기 제 2 반도체 기판은 핸들 웨이퍼이며, 상기 제 1 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 상기 제 1 반도체 기판을 부분적으로 격리시키도록 형성된 소자격리막; 상기 소자격리막과 함께 활성 영역을 에워싸도록 활성 영역의 하부에 형성된 제 2 절연층; 상기 제 1 반도체 기판 상에 형성된 게이트 전극(워드 라인) 및 제 1 반도체 기판의 활성 영역 내에 형성된 접합 영역을 포함하는 트랜지스터; 상기 제 1 절연층과 제 1 반도체 기판 사이에 형성되어 있되, 제 2 절연층을 뚫고 상기 제 1 반도체 기판의 접합 영역과 전기적으로 접속되도록 형성된 커패시터 하부전극, 커패시터 유전막, 그리고 커패시터 상부전극이 차례로 적층되어 형성된 커패시터; 및 상기 제 1 반도체 기판 상에 상기 접합 영역과 전기적으로 접속되도록 형성된 비트 라인을 포함한다.
(작용)
도 3, 도 4a, 그리고 도 4b를 참조하면, 본 발명의 실시예에 따른 신규한 고집적 반도체 메모리 장치 및 그의 제조 방법은, 고집적 반도체 메모리 장치를 SOI 기판 구조로 형성함으로써, 웰과 웰을 분리하기 위한 면적 소모를 줄일 수 있고, 격리 공간의 크기를 줄일 수 있으며, 따라서 칩의 크기를 줄일 수 있다. 그리고, 접합 커패시턴스 및 접합 누설 전류가 소자에 주는 영향을 최소화할 수 있고, 트랜지스터를 메모리 셀 커패시터 형성 후 형성함으로써 트랜지스터의 특성 열화를 방지할 수 있다. 또한, 트렌치 식각 마스크를 트렌치 격리와 더불어 활성 영역을 에워싸기 위한 절연 물질로 활용함으로써 공정을 단순화시킬 수 있고, 트렌치 식각 마스크 제거 공정에 의해 발생되는 트렌치 격리의 특성 열화를 방지할 수 있다. 또한, COB 구조에서와 같이 셀 커패시터의 면적을 충분히 확보할 수 있고, 동시에 CUB 구조에서와 같이 평탄화 공정을 용이하게 할 수 있다.
(실시예)
이하, 도 3 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 고집적 반도체 메모리 장치의 레이아웃 도면이고, 도 4a 및 도 4b는 각각 도 3의 3X-3X' 및 3Y-Y'를 따라 비트 라인 방향 및 워드 라인 방향으로 절취한 단면도이다.
본 발명에 따른 고집적 반도체 메모리 장치는, 폴디드 비트 라인 셀 구조로 8F2셀 크기보다 작은 셀 크기의 설계 방식에 따라 구현된다.
도 3 및 도 4a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 셀 트랜지스터와 스토리지 전극 콘택 및 셀 트랜지스터와 비트 라인 콘택이 형성되는 활성 영역(105)이 그 상부 표면을 제외한 모든 부분이 절연 물질에 의해 완전히 에워싸여 있다. 구체적으로, 상기 활성 영역(105)은 소자격리막(104)(여기서는 트렌치 격리)과 트렌치 식각 마스크(trench etch mask)(102)에 의해 에워싸여 있다. 또한, 상기 활성 영역(105)은 주변 셀 및 벌크 실리콘과도 완전히 전기적으로 분리되어 있다.
상기 절연 물질은 예를 들면, 실리콘 산화막 또는 BPSG(borophospho silicate glass)와 같은 도핑된 실리콘 산화막 또는 실리콘 질화막이다.
일반적으로 실리콘 산화막은 벌크 실리콘 보다 브레이크다운 전압(breakdown voltage)이 1 오더(order) 정도 크기 때문에 본 발명은 벌크 실리콘을 통해서 소자를 전기적으로 분리시켜야 하는 기존의 DRAM 보다 훨씬 작은 격리 공간(isolation space)으로도 충분히 격리를 확보할 수 있다. 이에 따라, 본 발명에 따른 인접한 활성 영역(105) 사이의 최단 폭 즉, 격리 공간의 크기(dimension)는 기존의 'F' 보다 작은 크기인 'αF'로 실현 가능하게 된다. 여기서, 'α'는 0 과 1 사이의 값을 갖는다.
도 4b에 도시된 바와 같이, 본 발명에 따른 고집적 반도체 메모리 셀의 레이아웃을 워드 라인 방향으로 절취한 단면에서 알 수 있듯이, 비트 라인 방향으로의 최소 크기는 'F'로 레이아웃 되어 있으나, 워드 라인 방향으로는 'αF'가 최소 크기임을 알 수 있다. 이때, αF는 격리 공간의 크기에 해당한다. 이처럼 격리 공간의 크기를 줄일 수 있는 것은 소자의 격리가 더 이상 벌크 실리콘에 의해 이루어지지 않고, 절연 물질인 산화막에 의해 이루어지기 때문이다. 산화막의 경우 브레이크다운(breakdown)에 이르는 전기장 세기(electric field strength)가 벌크 실리콘에 비하여 약 10 정도 크기 때문에 1/10 크기로도 격리를 달성할 수 있기 때문이다.
따라서, 이 경우 같은 최소 피처 크기 'F'에 대하여, '8F2' 보다 작은 '4(1+α)F2' 셀 크기를 구현할 수 있다. α = 1, 0.5, 그리고 0 인 경우의 최소 피처 크기에 따른 밀도에 대한 칩의 크기가 도 5에 도시되어 있다. α = 1인 경우는 기존의 폴디드 비트 라인 셀 구조의 최소 셀 크기와 같은 경우이며, α = 0.5 인 경우는 폴디드 비트 라인 셀 구조에서의 최소 셀 크기의 약 3/4 으로서, 칩 크기도 이에 비례하여 작아진다. 그리고, α = 0 인 경우는 폴디드 비트 라인 셀 구조의 최소 셀 크기의 1/2 크기로서, 그 이하의 셀 크기는 불가능할 것으로 보인다.
다시, 도 3 및 도 4a를 참조하면, 메모리 셀 커패시터(116)가 프로세스 웨이퍼(process wafer)인 얇은 반도체 기판(100a) 및 소자격리막(104)의 하부에 형성되어 있다. 상기 메모리 셀 커패시터(116)는 층간절연막(108) 및 트렌치 식각 마스크(102)를 뚫고 스토리지 전극 콘택홀(109)을 통해 트랜지스터(210)의 소오스/드레인 영역(208)의 하부에 연결되어 있는 스토리지 전극(110)과, 상기 스토리지 전극(110) 상에 차례로 형성된 커패시터 유전막(112) 및 플레이트 전극(114)을 포함한다. 이와 같이, 메모리 셀 커패시터(116)가 엑티브 소자(active device)의 하부에 형성되므로, 메모리 셀 커패시터에 의해 발생되는 메모리 셀 어레이 영역과 주변회로 영역 사이의 큰 단차가 발생되지 않는다. 그리고, 트랜지스터(210) 이후의 공정은 일반적인 CMOS 공정과 완전히 동일하기 때문에 로직 CMOS 공정이나 DRAM과 로직(logic)이 병합되는 임베디드 로직(embedded logic) 공정에도 그대로 적용 가능하다.
산화막(204)을 사이에 두고 상기 프로세스 웨이퍼(100a) 상의 메모리 셀 커패시터(116)와 핸들 웨이퍼(handle wafer)(200)가 부착되도록 형성되어 있다. 상기 프로세스 웨이퍼(100a) 상에 형성된 층간절연막(212)을 뚫고 상기 소오스/드레인 영역(208)과 전기적으로 접속되는 비트 라인(214)이 형성되어 있다. 상기 비트 라인(214) 상에 층간절연막(216) 및 금속 배선(218)이 차례로 형성되어 있다.
다음은 이러한 셀을 구현하는 방법을 상세히 서술하고자 한다.
도 6a 및 도 7a를 참조하면, 본 발명의 실시예에 따른 고집적 반도체 메모리 장치의 제조 방법은 먼저, 반도체 기판(100) 상에 활성 영역(105)과 비활성 영역을 정의하기 위해 엑티브 마스크(active mask)를 사용하여 트렌치 식각 마스크(102)가 형성된다. 상기 트렌치 식각 마스크(102)는 절연 물질로 형성되고, 예를 들어 패드 산화막(102a) 및 실리콘 질화막(102b)이 차례로 적층된 다층막으로 형성된다. 상기 트렌치 식각 마스크(102)를 사용하여 반도체 기판(100)이 식각 되어 트렌치(103)가 형성된다. 상기 트렌치(103)가 완전히 채워질 때까지 트렌치 격리막이 증착 된다. 상기 트렌치 식각 마스크(102)의 상부 표면이 노출될 때까지 트렌치 격리막이 CMP(chemical mechanical polishing) 공정 등에 의해 평탄화 식각(planarization etch) 되어 소자격리막(104)인 얕은 트렌치 격리(shallow trench isolation; 이하 'STI'라 함)(104)가 형성된다.
이때, 인접한 활성 영역(105) 사이의 최단 폭(αF)은 상기 활성 영역(105)의 최단 폭(F) 보다 상대적으로 작게 형성된다.
본 발명에 따른 STI(104)는 기존의 STI 공정보다 더 간단한 공정으로 형성된다. 이것은 기존의 벌크 실리콘(bulk silicon)을 사용하는 STI의 경우, 트렌치 깊이가 격리 펀치쓰루(isolation punchthrough)에 의해 결정되는 반면, 본 발명은 트렌치 깊이가 엑티브 소자(active device)가 형성되는 실리콘층의 두께에 의해 결정되기 때문이다.
또한, 기존의 STI는 트렌치 격리막 평탄화 식각 공정 후, 반드시 활성 영역 상에 형성되어 있는 트렌치 식각 마스크가 제거되는 공정이 필요하나, 본 발명에서는 트렌치 식각 마스크(102)를 그대로 둔 채 후속 공정이 진행된다. 이에 따라, 트렌치 식각 마스크 제거 공정 특히 실리콘 질화막 스트립(strip) 공정시 발생되는 여러 가지 문제점을 방지하게 된다.
도 6b 및 도 7b에 있어서, 상기 STI(104)가 형성된 반도체 기판(100) 상에 층간절연막(108)이 증착 된다. 다음, 메모리 셀 스토리지 전극 콘택홀 형성 마스크를 사용하여 활성 영역(105)의 일부가 노출될 때까지 상기 층간절연막(108) 및 트렌치 식각 마스크(102)가 식각 되어 스토리지 전극 콘택홀(109)이 형성된다.
한편, 상기 층간절연막(108)이 형성되지 않은 상태에서 상기 스토리지 전극 콘택홀(109)이 형성될 수도 있다.
상기 스토리지 전극 콘택홀(109) 형성 공정이 워드 라인(WL) 및 비트 라인(214) 형성 공정 전에 수행되므로, 기존에 비해 상대적으로 스토리지 전극 콘택홀(109) 형성을 위한 절연막의 식각 두께가 매우 얇게 된다.
도 6c 및 도 7c를 참조하면, 상기 스토리지 전극 콘택홀(109)이 완전히 채워질 때까지 반도체 기판(100) 상에 스토리지 전극막이 증착 된다. 스토리지 전극 형성 마스크를 사용하여 상기 스토리지 전극막이 패터닝 되어 스토리지 전극(110)이 형성된다. 다음, 상기 스토리지 전극(110) 및 층간절연막(108) 상에 커패시터 유전막(112) 및 플레이트 전극(114)이 형성된다. 결과적으로, 커패시터(116)가 형성된다. 상기 플레이트 전극(114)은 평탄한 상부 표면을 갖도록 형성된다.
상기 스토리지 전극(110)은 도핑된 폴리실리콘 또는 일함수(work function)가 큰 금속막으로 형성되고, 상기 커패시터 유전막(112)은 NO막, Ta2O5, Al2O5, 그리고 BST 중 어느 하나로 형성되며, 상기 플레이트 전극(114)은 스텝 커버리지(step coverage) 특성이 좋은 도핑된 폴리실리콘(doped polysilicon), CVD TiN막, 그리고 일함수가 큰 금속 중 어느 하나로 형성된다.
상기 플레이트 전극(114) 상에 산화막(118)이 형성된다.
상기 커패시터(116)가 형성된 웨이퍼(100)는 프로세스 웨이퍼(process wafer)(100)이고, 이 프로세스 웨이퍼(100)가 도 7d에서와 같이, 산화막(202)이 형성된 다른 반도체 기판(200) 즉, 핸들 웨이퍼(200)와 본딩(bonding)되어 SOI(silicon on insulator) 기판(206)이 형성된다.
상기 본딩 공정은 프로세스 웨이퍼(100)가 업사이드 다운(upside down)되고, 프로세스 웨이퍼(100)의 최상부에 형성된 산화막(118)과 핸들 웨이퍼(200) 상에 형성된 산화막(202)이 서로 맞닿도록 접촉된 후, 고진공 및 고온(예를 들어, 650℃ 내지 750℃) 조건에서 수행된다.
상기 본딩 공정에 의해 상기 프로세스 웨이퍼(100) 및 핸들 웨이퍼(200)는 완전히 부착되어 하나의 웨이퍼와 같은 역할을 하게 된다.
통상적인 벌크 실리콘 기판을 이용한 CMOS(complementary metal oxide silicon) 공정에서는 웰(well)과 웰을 분리해야 하므로 이로 인한 칩의 면적 소모가 크게 되지만, 본 발명에서와 같이 SOI 기판을 사용하는 경우 웰과 웰의 분리에 많은 면적이 많이 소모되지 않으므로 그 만큼 칩의 크기를 감소시키게 된다. 또한, 기존의 벌크 실리콘 기판을 이용한 CMOS 공정에서 발생될 수 있는 래치(latch)와 같은 문제를 근본적으로 방지하게 된다. 이 외에도 본 발명은 소프트 에러 면역(soft-error immunity) 특성이 좋은 점 및 얕은 접합(shallow junction)을 구현하기 쉬운 장점을 갖는다.
도 7e를 참조하면, 상기 STI(104)의 상부 표면이 노출될 때까지 프로세스 웨이퍼(100)의 본딩 되지 않은 면이 CMP 공정 등에 의해 평탄화 식각 된다. 즉, 상기 STI(104)가 CMP 공정의 식각 정지층으로 작용하게 된다. 이와 같이 함으로써, 원하는 프로세스 웨이퍼(100a)의 두께가 정확히 조절된다.
다시 말해, 상기 프로세스 웨이퍼(100a)의 두께는 STI(104)의 깊이에 의해 결정된다.
다음, 도 6d 및 도 7f에 있어서, 상기 프로세스 웨이퍼(100a)의 본딩 되지 않은 면상에 얇은 게이트 산화막이 성장된다. 그리고, 상기 게이트 산화막 상에 게이트 전극층이 증착 및 패터닝 되어 게이트 전극 즉, 워드 라인(WL)이 형성된다. 게이트 전극은 게이트 마스크 및 게이트 스페이서에 의해 둘러싸이도록 형성된다. 상기 게이트 스페이서 형성 전에 LDD(lightly doped drain) 형성을 위한 저농도 소오스/드레인 이온 주입(ion implantation) 공정이 수행될 수 있다. 그리고, 게이트 스페이서 형성 후 고농도 소오스/드레인 이온 주입 공정이 수행되어 트랜지스터(210)가 완성된다. 참조 번호 208은 이온 주입 공정에 의해 형성된 접합 영역인 소오스/드레인 영역을 나타낸다.
이와 같이, 트랜지스터(210)가 SOI 기판 상에 형성되므로, 접합 커패시턴스(junction capacitance) 내지 접합 누설 전류(junction leakage current)의 영향을 배제할 수 있게 된다. 따라서, 비트 라인 기생 커패시턴스(bit line parasitic capacitance)가 감소되고, 센싱 신호 마진(sensing signal margin)이 증가된다. 또한, 데이터 유지 시간(data retention time)도 증가된다.
그리고, 트랜지스터(210)가 메모리 셀 커패시터 이후에 만들어지기 때문에 기존의 DRAM에서 발생된 히트 버짓(heat budget)에 따른 트랜지스터의 특성 열화가 방지되고, 따라서 좀 더 고성능 트랜지스터 구현이 가능하게 된다. 또한, 트랜지스터(210) 이후 공정은 평평한 반도체 기판 표면상에 형성되므로, 로직 공정(logic process)에서 사용되는 다중 레벨 금속 공정(multiple level metalization)도 쉽게 사용할 수 있게 된다.
한편, 이 분야에서 잘 알려진 실리사이드화(silicidation) 공정으로 상기 게이트 전극의 상부 및 소오스/드레인 영역에 저 저항 콘택 형성을 위한 살리사이드(salicide)막을 형성하는 것도 가능하다.
상기 트랜지스터(210) 형성 공정이 완료된 후, 도 6e 및 도 7g에서와 같이, 층간절연막(212)이 증착된 후, 비트 라인 콘택홀 형성 마스크를 사용하여 상기 소오스/드레인 영역의 일부가 노출되도록 층간절연막(212)이 식각 된다. 이로써, 비트 라인 콘택홀(213)이 형성된다. 상기 비트 라인 콘택홀(213)이 완전히 채워질 때까지 층간절연막(212) 상에 비트 라인 전극막이 증착 된다. 상기 비트 라인 전극막은 저 저항 물질 예를 들어, 텅스텐으로 형성된다. 상기 비트 라인 전극막이 패터닝 되어 도 6f 및 도 7h에서와 같이, 비트 라인(214)이 형성된다. 이때, 인접한 비트 라인 사이의 폭(αF)은 비트 라인(214)의 폭(F) 및 인접한 워드 라인(WL) 사이의 폭(F) 보다 상대적으로 작게 형성된다.
이때, 기존의 비트 라인으로 주변회로 영역의 n+ 콘택 및 p+ 콘택을 동시에 형성하기가 매우 어려운 반면, 본 발명에서는 그 동시 형성이 가능하게 된다. 구체적으로, 기존의 COB 구조의 반도체 메모리 장치의 비트 라인은 커패시터 형성 전에 형성되고, 후속 커패시터 형성 공정에서 n형 불순물 이온과 p형 불순물 이온의 확산 차에 따른 콘택 저항이 변화되는 문제점이 있었다. 그러나, 본 발명에서는 CUB 구조의 반도체 메모리 장치의 비트 라인과 마찬가지로 커패시터 형성 후에 비트 라인이 형성되므로, 상기 문제점이 발생되지 않게 된다. 그러면서도, 본 발명에 따른 커패시터는 COB 구조의 반도체 메모리 장치의 커패시터와 마찬가지로 스택 구조로 최대한 넓은 면적을 확보하도록 형성된다.
이와 같이, n+ 콘택 및 p+ 콘택이 동시에 형성 가능하므로 공정이 단순화되고, 그 만큼 가격이 절감되는 장점이 있게 된다.
후속 공정으로, 금속 공정(metalization process)에 의해 금속 배선(218)이 형성되어 도 4a에 도시된 바와 같이, 본 발명에 따른 고집적 반도체 메모리 장치가 완성된다.
상술한 바와 같은 본 발명의 특성에 의해 고밀도 및 고성능의 스탠다드(standard) DRAM의 제조 공정 뿐아니라, 고성능 로직 공정을 포함하는 임베디드(embedded) DRAM 제조 공정에도 적용될 수 있다.
본 발명은 고집적 반도체 메모리 장치를 SOI 기판 구조로 형성함으로써, 웰과 웰을 분리하기 위한 면적 소모를 줄일 수 있고, 격리 공간의 크기를 줄일 수 있으며, 따라서 칩의 크기를 줄일 수 있는 효과가 있다.
본 발명은 고집적 반도체 메모리 장치를 SOI 기판 구조로 형성함으로써, 접합 커패시턴스 및 접합 누설 전류가 소자에 주는 영향을 최소화할 수 있고, 트랜지스터를 메모리 셀 커패시터 형성 후 형성함으로써 트랜지스터의 특성 열화를 방지할 수 있는 효과가 있다.
본 발명은 트렌치 식각 마스크를 트렌치 격리와 더불어 활성 영역을 에워싸기 위한 절연 물질로 활용함으로써 공정을 단순화시킬 수 있고, 트렌치 식각 마스크 제거 공정에 의해 발생되는 트렌치 격리의 특성 열화를 방지할 수 있는 효과가 있다.
본 발명은 COB 구조에서와 같이 셀 커패시터의 면적을 충분히 확보할 수 있고, 동시에 CUB 구조에서와 같이 평탄화 공정을 용이하게 할 수 있는 효과가 있다.

Claims (9)

  1. 제 1 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 비활성 영역이 노출되도록 절연 물질로 트렌치 식각 마스크를 형성하는 단계;
    상기 트렌치 식각 마스크를 사용하여 제 1 반도체 기판을 식각 하여 트렌치를 형성하는 단계;
    상기 트렌치를 절연 물질로 완전히 채워서 트렌치 격리를 형성하는 단계;
    제 1 반도체 기판의 일부가 노출될 때까지 상기 트렌치 식각 마스크를 부분적으로 식각 하여 커패시터 하부전극 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 제 1 반도체 기판과 전기적으로 접속되는 커패시터 하부전극을 형성하는 단계;
    상기 커패시터 하부전극을 포함하여 상기 제 1 반도체 기판 상에 커패시터 유전막 및 커패시터 상부전극을 차례로 형성하여 커패시터를 형성하되, 상기 커패시터 상부전극은 평탄한 상부 표면을 갖도록 형성하는 단계;
    제 1 반도체 기판과 제 2 반도체 기판을 본딩 시키되, 본딩용 절연층을 사이에 두고 상기 제 1 반도체 기판의 커패시터가 형성된 상부 표면과 제 2 반도체 기판의 상부 표면이 마주보도록 본딩 시키는 단계;
    상기 커패시터가 형성되지 않은 제 1 반도체 기판의 상부 표면을 평탄화 식각 하되, 상기 트렌치 격리의 상부 표면이 노출될 때까지 식각 하는 단계;
    상기 평탄화 식각된 제 1 반도체 기판 상에 게이트 전극(워드 라인) 및 접합 영역을 갖는 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 덮도록 층간절연막을 형성하는 단계;
    상기 접합 영역의 일부가 노출될 때까지 상기 층간절연막을 부분적으로 식각 하여 비트 라인 콘택홀을 형성하는 단계; 및
    상기 비트 라인 콘택홀을 통해 상기 접합 영역과 전기적으로 접속되는 비트 라인을 형성하는 단계를 포함하는 고집적 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    인접한 활성 영역 사이의 최단 폭은, 상기 활성 영역의 최단 폭보다 상대적으로 작게 형성되는 고집적 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    인접한 비트 라인 사이의 폭(αF)은, 비트 라인의 폭(F) 및 인접한 워드 라인 사이의 폭(F) 보다 상대적으로 작게 형성되는 고집적 반도체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 트랜지스터가 형성되는 제 1 반도체 기판의 두께는 상기 트렌치의 깊이에 의해 결정되는 고집적 반도체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 커패시터 하부전극 콘택홀 형성 전에 상기 트렌치 격리를 포함하여 제 1 반도체 기판 상에 층간절연막을 형성하는 단계를 더 포함하는 고집적 반도체 메모리 장치의 제조 방법.
  6. 제 1 절연층을 사이에 두고 본딩된 제 1 반도체 기판 및 제 2 반도체 기판을 갖는 SOI 기판;
    상기 제 1 반도체 기판은 프로세스 웨이퍼이고, 상기 제 2 반도체 기판은 핸들 웨이퍼이며,
    상기 제 1 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 상기 제 1 반도체 기판을 부분적으로 격리시키도록 형성된 소자격리막;
    상기 소자격리막과 함께 활성 영역을 에워싸도록 활성 영역의 하부에 형성된 제 2 절연층;
    상기 제 1 반도체 기판 상에 형성된 게이트 전극(워드 라인) 및 제 1 반도체 기판의 활성 영역 내에 형성된 접합 영역을 포함하는 트랜지스터;
    상기 제 1 절연층과 제 1 반도체 기판 사이에 형성되어 있되, 제 2 절연층을 뚫고 상기 제 1 반도체 기판의 접합 영역과 전기적으로 접속되도록 형성된 커패시터 하부전극, 커패시터 유전막, 그리고 커패시터 상부전극이 차례로 적층되어 형성된 커패시터; 및
    상기 제 1 반도체 기판 상에 상기 접합 영역과 전기적으로 접속되도록 형성된 비트 라인을 포함하는 고집적 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 기판의 상부에서 보아 인접한 활성 영역 사이의 최단 폭(αF)은, 상기 활성 영역의 최단 폭(F)보다 상대적으로 작게 형성되는 고집적 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 반도체 기판의 상부에서 보아 인접한 비트 라인 사이의 폭(αF)은, 비트 라인의 폭(F) 및 인접한 워드 라인 사이의 폭(F) 보다 상대적으로 작게 형성되는 고집적 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 소자격리막은 트렌치 격리이고, 상기 제 2 절연층은 트렌치 격리를 형성하기 위한 트렌치 식각 마스크인 고집적 반도체 메모리 장치.
KR1019980033151A 1998-08-14 1998-08-14 고집적 반도체 메모리 장치 및 그의 제조 방법 KR100268419B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019980033151A KR100268419B1 (ko) 1998-08-14 1998-08-14 고집적 반도체 메모리 장치 및 그의 제조 방법
TW087113901A TW401626B (en) 1998-08-14 1998-08-24 High-density semiconductor memory device and its manufacture method
US09/255,293 US6297090B1 (en) 1998-08-14 1999-02-22 Method for fabricating a high-density semiconductor memory device
GB9904384A GB2341724B (en) 1998-08-14 1999-02-25 Method for fabricating a high-density semiconductor memory device
FR9902409A FR2782415B1 (fr) 1998-08-14 1999-02-26 Dipositif de memoire a semiconducteur haute densite et son procede de fabrication
DE19912220A DE19912220B4 (de) 1998-08-14 1999-03-18 Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
CNB991032152A CN1159760C (zh) 1998-08-14 1999-03-26 制造高密度半导体存储器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980033151A KR100268419B1 (ko) 1998-08-14 1998-08-14 고집적 반도체 메모리 장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20000013978A KR20000013978A (ko) 2000-03-06
KR100268419B1 true KR100268419B1 (ko) 2000-10-16

Family

ID=19547322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980033151A KR100268419B1 (ko) 1998-08-14 1998-08-14 고집적 반도체 메모리 장치 및 그의 제조 방법

Country Status (7)

Country Link
US (1) US6297090B1 (ko)
KR (1) KR100268419B1 (ko)
CN (1) CN1159760C (ko)
DE (1) DE19912220B4 (ko)
FR (1) FR2782415B1 (ko)
GB (1) GB2341724B (ko)
TW (1) TW401626B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673673B1 (ko) * 1999-09-13 2007-01-23 인피니언 테크놀로지스 아게 Ｄｒａｍ 셀 장치 및 그 제조 방법
WO2010080277A1 (en) * 2008-12-18 2010-07-15 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100339779B1 (ko) * 1999-09-29 2002-06-05 한신혁 다이나믹 랜덤 억세스 메모리 및 그 제조 방법과 정렬 방법
JP2001257325A (ja) * 2000-03-08 2001-09-21 Nec Corp 半導体記憶装置及びその製造方法
DE10015193A1 (de) * 2000-03-27 2001-10-25 Infineon Technologies Ag Hochintegrierte System-on-Chip-Systeme mit nichtflüchtigen Speichereinheiten
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
US6997241B2 (en) * 2001-01-13 2006-02-14 Enertron, Inc. Phase-change heat reservoir device for transient thermal management
US7191820B2 (en) * 2001-01-26 2007-03-20 Enertron, Inc. Phase-change heat reservoir device for transient thermal management
JP2002353424A (ja) 2001-03-23 2002-12-06 Seiko Epson Corp 基板装置の製造方法及び基板装置、電気光学装置の製造方法及び電気光学装置、並びに電子機器
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
DE10128193C1 (de) * 2001-06-11 2003-01-30 Infineon Technologies Ag Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US7285459B2 (en) 2001-08-06 2007-10-23 Samsung Sdi Co., Ltd. Flat panel display with high capacitance and method of manufacturing the same
US20030050971A1 (en) * 2001-09-10 2003-03-13 Fuji Xerox Co., Ltd. Client server system and method therefor
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US6875651B2 (en) * 2003-01-23 2005-04-05 Sharp Laboratories Of America, Inc. Dual-trench isolated crosspoint memory array and method for fabricating same
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US6930357B2 (en) * 2003-06-16 2005-08-16 Infineon Technologies Ag Active SOI structure with a body contact through an insulator
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7132324B2 (en) * 2004-12-09 2006-11-07 International Business Machines Corporation SOI device with different crystallographic orientations
WO2006065698A2 (en) 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
KR100725112B1 (ko) * 2005-04-27 2007-06-04 한국과학기술원 백―바이어스를 이용하여 ｓｏｉ 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 소자의 제조 방법, 그 소거 방법 및 그 구조
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
CN100468744C (zh) * 2006-01-19 2009-03-11 力晶半导体股份有限公司 非挥发性存储器及其制造方法
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7638878B2 (en) * 2006-04-13 2009-12-29 Micron Technology, Inc. Devices and systems including the bit lines and bit line contacts
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US7473979B2 (en) * 2006-05-30 2009-01-06 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer back-side capacitors
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
JP5217348B2 (ja) * 2006-12-06 2013-06-19 株式会社デンソー 半導体装置
US8026572B2 (en) * 2006-12-06 2011-09-27 Denso Corporation Semiconductor device and method for manufacturing same
KR100835825B1 (ko) * 2006-12-20 2008-06-05 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
WO2008090475A2 (en) 2007-01-26 2008-07-31 Innovative Silicon S.A. Floating-body dram transistor comprising source/drain regions separated from the gated body region
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
JP5502302B2 (ja) * 2008-09-26 2014-05-28 ローム株式会社 半導体装置およびその製造方法
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US7858468B2 (en) 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
CN102130063B (zh) * 2010-01-13 2014-03-12 中国科学院微电子研究所 半导体器件及其制作方法
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
EP3511982A1 (en) 2010-03-15 2019-07-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US20160043108A1 (en) * 2014-08-07 2016-02-11 Silanna Semiconductor U.S.A., Inc. Semiconductor Structure with Multiple Active Layers in an SOI Wafer
KR102345675B1 (ko) * 2015-07-13 2021-12-31 에스케이하이닉스 주식회사 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법
FR3039925B1 (fr) * 2015-08-07 2018-03-02 St Microelectronics Crolles 2 Sas Procede d'aplanissement d'une plaquette
US10998319B1 (en) * 2020-02-25 2021-05-04 Nanya Technology Corporation Memory structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4273118A (en) 1979-06-04 1981-06-16 Avtex Fibers Inc. Fibers of high fluid holding capacity
EP0061855B1 (en) * 1981-03-20 1985-08-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
JPS62193275A (ja) * 1986-02-12 1987-08-25 シ−メンス、アクチエンゲゼルシヤフト ３次元１トランジスタ・セル装置およびその製造方法
JPH01125858A (ja) 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
JP2743391B2 (ja) * 1988-08-25 1998-04-22 ソニー株式会社 半導体メモリの製造方法
JP3141486B2 (ja) * 1992-01-27 2001-03-05 ソニー株式会社 半導体装置
DE69329376T2 (de) 1992-12-30 2001-01-04 Samsung Electronics Co Ltd Verfahren zur Herstellung einer SOI-Transistor-DRAM
KR0135803B1 (ko) * 1994-05-13 1998-04-24 김광호 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법
KR0183860B1 (ko) * 1996-05-21 1999-04-15 김광호 반도체 장치의 트렌치 소자 분리 방법
KR100209212B1 (ko) * 1996-10-22 1999-07-15 김영환 반도체메모리장치및그제조방법
KR100223832B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체 소자 및 그 제조방법
US6165830A (en) * 1998-11-02 2000-12-26 Vanguard International Semiconductor Corporation Method to decrease capacitance depletion, for a DRAM capacitor, via selective deposition of a doped polysilicon layer on a selectively formed hemispherical grain silicon layer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673673B1 (ko) * 1999-09-13 2007-01-23 인피니언 테크놀로지스 아게 Ｄｒａｍ 셀 장치 및 그 제조 방법
WO2010080277A1 (en) * 2008-12-18 2010-07-15 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US8704286B2 (en) 2008-12-18 2014-04-22 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US9129848B2 (en) 2008-12-18 2015-09-08 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic

Also Published As

Publication number Publication date
CN1245349A (zh) 2000-02-23
FR2782415A1 (fr) 2000-02-18
GB2341724A (en) 2000-03-22
TW401626B (en) 2000-08-11
KR20000013978A (ko) 2000-03-06
FR2782415B1 (fr) 2005-02-11
GB9904384D0 (en) 1999-04-21
US6297090B1 (en) 2001-10-02
DE19912220A1 (de) 2000-02-24
GB2341724B (en) 2003-07-16
CN1159760C (zh) 2004-07-28
DE19912220B4 (de) 2005-07-07

Similar Documents

Publication Publication Date Title
KR100268419B1 (ko) 고집적 반도체 메모리 장치 및 그의 제조 방법
KR100579365B1 (ko) 메모리 어레이 및 지지 트랜지스터의 형성 방법, 및 이중일함수 지지 트랜지스터 및 매립형 ｄｒａｍ 어레이를포함하는 반도체 장치
JP4074451B2 (ja) 半導体装置の製造方法
US7214572B2 (en) Semiconductor memory device and manufacturing method thereof
US6765272B2 (en) Semiconductor device
KR100319356B1 (ko) 반도체 장치
US7560353B2 (en) Methods of fabricating memory devices with memory cell transistors having gate sidewall spacers with different dielectric properties
US5998822A (en) Semiconductor integrated circuit and a method of manufacturing the same
US7411240B2 (en) Integrated circuits including spacers that extend beneath a conductive line
JPH11354749A (ja) 半導体集積回路装置およびその製造方法
KR100335121B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
KR100273987B1 (ko) 디램 장치 및 제조 방법
US6903022B2 (en) Method of forming contact hole
US6380596B1 (en) Method of forming a local interconnect, method of fabricating integrated circuitry comprising an sram cell having a local interconnect and having circuitry peripheral to the sram cell, and method of forming contact plugs
JP4024935B2 (ja) 高集積半導体メモリ装置及びその製造方法
KR100316577B1 (ko) 반도체 메모리 셀
KR100576083B1 (ko) 반도체 장치 및 그 제조방법
JPH11284137A (ja) 半導体記憶装置及びその製造方法
KR100855862B1 (ko) 에스렘(ｓｒａｍ) 셀 및 그의 제조방법
KR20010011640A (ko) 반도체 장치의 플러그폴리 형성방법
KR100293715B1 (ko) 고집적 반도체 기억소자 제조방법
JPH1187263A (ja) 半導体集積回路装置の製造方法
KR20010011648A (ko) 반도체장치의 제조방법
KR20020075001A (ko) 반도체 장치의 커패시터 및 그 형성 방법
KR19990055745A (ko) 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee