JP4964407B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、金属コンタクトの不良を防止することができるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置及びその製造方法に関するものである。
半導体装置の製造技術が発達され、半導体メモリ装置に対する応用が拡大されるにつれて、大容量を有するメモリ装置が開発されてきた。特に、メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）が一つのキャパシタ（ｃａｐａｃｉｔｏｒ）及び一つのトランジスタ（ｔｒａｎｓｉｓｔｏｒ）で構成されるＤＲＡＭ装置は、その集積度が顕著に向上されている。
ＤＲＡＭのような半導体装置の集積度が増加するにつれて、素子と素子、又は層と層を高導電性薄膜で連結するコンタクトホールのサイズは減少する反面、層間絶縁膜の厚さは増加している。従って、コンタクトホールのアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）（ホールの深さに対するホールの直径比）が増加して、フォトリソグラフィ工程でコンタクトホールの整合マージンが減少して、従来のコンタクトを形成する方法では微細サイズのコンタクトホールを正確な位置に形成することが困難になっている。これにより、ＤＲＡＭ装置では、コンタクトホールのアスペクト比を減少させるために、ランディングパッド（ｌａｎｄｉｎｇ ｐａｄ）を用いており、約０.１μｍ以下のパターンサイズでは、自己整合されたコンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ：ＳＡＣ）構造を用いて、コンタクト形成工程の整合マージンの減少による短絡発生の問題を解決している。例えば、特許文献１には、半導体装置の配線、特にビットラインの周辺にガードリングを形成してビットラインに対する金属コンタクトの不良を防止する方法が開示されており、特許文献２には、半導体基板の非セル領域であるペリ／コア（ｐｅｒｉｐｈｅｒａｌ／ｃｏｒｅ）領域のビットラインランディングパッドに自己整合方式で金属コンタクトを形成する方法が開示されている。
図１乃至図６は、前記特許文献２に開示された半導体装置の製造方法を説明するための断面図である。図１乃至図５において、「Ｃ」は、半導体装置のセル（ｃｅｌｌ）領域を示し、「Ｐ」は、半導体装置のペリ（周辺）／コア領域を示す。
韓国特許第２００６９７号 米国特許第６,４５１,６５１号
図１乃至図２を参照すると、素子分離膜が形成された半導体基板１０上に、ゲート絶縁膜を形成した後、前記ゲート絶縁膜上にポリシリコン膜、金属シリサイド膜、及びゲートキャッピング膜を順次形成する。
フォトリソグラフィ工程を用いて前記ゲートキャッピング膜、金属シリサイド膜、及びポリシリコン膜を順次エッチングして、半導体基板１０上にゲートパターン１５を形成する。ゲートパターン１５の側壁にそれぞれスペーサを形成した後、ゲートパターン１５の間の半導体基板１０に不純物を注入してソース／ドレーン領域を形成することにより、半導体基板１０上にゲートパターン１５とソース／ドレーン領域を含むトランジスタを完成する。
前記トランジスタが形成された半導体基板１０の全面にシリコン酸化膜を形成し、これを平坦化して第１層間絶縁膜２０を形成した後、第１層間絶縁膜２０をエッチングして、セル領域Ｃに位置するゲートパターン１５間の半導体基板１０を露出させるコンタクトホールを形成する。前記コンタクトホールを満たしながら、第１層間絶縁膜２０上にポリシリコンのような導電性物質を蒸着し、蒸着された導電性物質及び第１層間絶縁膜２０をエッチングして、ビットラインコンタクトパッド２５とストレージノードコンタクトパッド３０を形成する。
前記コンタクトパッド２５、３０及び第１層間絶縁膜２０上に第２層間絶縁膜３５を形成した後、第２層間絶縁膜３５上に第１エッチング阻止膜４０を形成する。第１エッチング阻止膜４０及び第２層間絶縁膜３５をエッチングして、セル領域Ｃのビットラインコンタクトパッド２５を露出させるビットラインコンタクトホールを形成する。この際、ペリ／コア領域Ｐにも、ビットラインコンタクト部位及び金属コンタクト部位に該当する半導体基板１０を露出させるコンタクトホールが形成される。
その後、前記セル領域Ｃのビットラインコンタクトホール及びペリ／コア領域Ｐのコンタクトホール内に障壁金属層４５を形成する。前記コンタクトホールを埋め立てる金属層を形成した後、化学機械的研磨工程を用いて前記金属層をエッチングして、セル領域Ｃのビットラインコンタクトホール及びペリ／コア領域Ｐのコンタクトホールにそれぞれビットラインコンタクトプラグ５０及び金属コンタクトパッド５５を形成する。
ペリ／コア領域Ｐの金属コンタクトパッド５５周辺のエッチング阻止膜４０を除いた残り部分の第１エッチング阻止膜４０を除去した後、半導体基板１０の全面に窒化膜６０及びビットライン導電膜６５を形成し、窒化膜６０及びビットライン導電膜６５をパターニングして第２層間絶縁膜３５上にビットラインパターンを形成する。この際、ビットライン導電膜６５上に、補助酸化膜７０と犠牲膜７５を形成した後、フォトリソグラフィ工程で犠牲膜７５、補助酸化膜７０、ビットライン導電膜６５、及び窒化膜６０を連続的にエッチングして、前記ビットラインパターンを形成する。前記ビットラインパターン上に第３層間絶縁膜８０を形成した後、前記犠牲膜７５が露出される時までエッチングして、第３層間絶縁膜８０を平坦化する。
ペリ／コア領域Ｐにおいて、ビットラインコンタクトプラグ５０に連結されるビットラインパターンは相対的に狭い幅に形成され、後続して形成される金属コンタクトプラグが連結されるビットラインパターンは相対的に広い幅に形成される。
図３を参照すると、ビットラインパターン上の犠牲膜７５及び補助酸化膜７０を選択的にエッチングして、ビットライン導電膜６５を露出させる。これにより、第３層間絶縁膜８０には、ビットラインパターンを露出させるグルーブ８５が形成される。
図４を参照すると、グルーブ８５を満たしながら第３層間絶縁膜８０上に窒化膜を塗布した後、塗布された窒化膜をエッチングしてグルーブ８５を埋め立てる窒化膜パターン９０を形成する。この際、ペリ／コア領域Ｐの前記広い幅に形成されたビットラインパターンを露出させるグルーブ８５にはスペーサ９５が形成される。
前記広い幅を有するビットラインパターン、窒化膜パターン９０、スペーサ９５、及び第３層間絶縁膜８０上に、追加酸化膜１００と第２エッチング阻止膜１０５を順次形成する。前記セル領域Ｃに位置する第２エッチング阻止膜１０５、追加酸化膜１００、第３層間絶縁膜８０、及び第２層間絶縁膜３５を順次エッチングして、ストレージノードコンタクトパッド３０を露出させるストレージノードコンタクトホールを形成した後、前記ストレージノードコンタクトホール内に導電物質を埋め立てて、ストレージノードコンタクトパッド３０に連結されるストレージノードコンタクトプラグ１１０を形成する。
図５を参照すると、モールド層を用いてストレージノードコンタクトプラグ１１０に連結されるシリンダー形状のストレージノード１１５を形成した後、ストレージノード１１５上に誘電膜１２０及びプレート電極１２５を順次形成して、セル領域Ｃにキャパシタを完成する。
前述したように、セル領域Ｃに前記キャパシタを完成した後、ペリ／コア領域Ｐの第２エッチング阻止膜１０５を除去する。その後、セル領域Ｃ及びペリ／コア領域Ｐに第４層間絶縁膜１３０を塗布して平坦化する。
図６を参照すると、フォトリソグラフィ工程で第４層間絶縁膜１３０と第３層間絶縁膜８０をエッチングして、プレート電極１２５、金属コンタクトパッド５５、ビットラインパターン等を露出させるコンタクトホールを形成した後、前記コンタクトホールに導電性物質を埋め立てて上部回路配線を下部の半導体部品に連結する金属コンタクトプラグ１３５、１４０、１４５を形成する。
しかし、前述した従来の自己整合方式で金属コンタクトを形成する工程においては、工程のマージンを確保するために、ビットラインマスクである窒化膜パターンの厚さが必ず増加されなければならないので、これによってビットラインの高さが非常に高くなる。これに対して、半導体装置のデザインルールは、約０.１μｍ以下に減少されているので、ビットライン間の間隔が減少して、結局、ビットラインのアスペクト比が非常に増加することになる。これにより、隣接したビットライン間に短絡が発生する可能性が非常に高くなる。
又、自己整合方式で金属コンタクトを形成するために、ビットラインパターン上に多数の追加的な膜を適用するので、工程が複雑になるのみならず、それぞれ別のエッチング工程が追加的に進行されるので、半導体装置の部品が損傷を受ける可能性がある。
更に、ＤＲＡＭのような半導体装置が漸次高集積化されるにつれて、半導体基板のペリ／コア領域のビットラインランディングパッドのサイズも減少しているので、ビットラインランディングパッドに対する金属コンタクトのオーバーラップマージンも顕著に減少している。半導体基板のペリ／コア領域のデザインルールを増加させる場合には、このような問題を解決することができるが、それと比例してウェーハ当り取得されるチップの数が減少するので、結局、歩留まりが低下する問題点が発生する。
本発明の第１目的は、半導体基板の非セル領域の金属コンタクト形成時に最大化された工程マージンを確保することにより、金属コンタクトの不良を防止することができる半導体装置を提供することにある。
本発明の第２目的は、半導体基板の非セル領域の金属コンタクト形成時にデザインルールを変更せず、工程マージンを最大化してビットラインに対する金属コンタクトの連結不良を防止することができる半導体装置の製造方法を提供することにある。
前述した本発明の第１目的を達成するために、本発明の好ましい実施例による半導体装置は、半導体基板の非セル領域に形成されたビットラインランディングパッドである導電性パッドと、前記導電性パッドの上面の周辺部上に形成され、前記導電性パッドを部分的に露出させる開口を含む導電性パターンと、前記開口に埋め立て、前記導電性パッドを上部配線と連結する導電性コンタクトを含む。この際、前記導電性コンタクトは前記導電性パターンに接触され、上部配線と前記導電性パッドを連結する。
前述した本発明の第２目的を達成するために、本発明の好ましい実施例による半導体装置の製造方法によると、半導体基板の非セル領域に導電性パッドを形成した後、前記導電性パッド上に前記導電性パッドの上面の周辺部を露出させる第１パターンを形成する。次いで、前記導電性パッドの露出された周辺部上に第２パターンを形成し、前記第１パターンを除去して前記導電性パッドを部分的に露出する開口部を形成した後、前記開口部を埋め立てながら、前記導電性パッドに連結される導電性コンタクトを形成する。
本発明によると、半導体装置のデザインレイアウトやチップサイズを変化させずに、ビットラインランディングパッドに対して金属コンタクトがオーバーラップされるマージンを最大化させることができるので、工程マージンの不足のために金属コンタクトがビットラインランディングパッドに連結されない問題点を解決することができる。これにより、ビットラインに対する金属コンタクトの連結不良によって発生する半導体装置の不良を防止することができる。又、金属コンタクトの形成時に追加的なフォトリソグラフィ工程が要求されず、上部配線とビットラインを連結する金属コンタクトを形成することができるので、半導体装置を構成する各部品の損傷を防止することができるのみならず、金属コンタクトを形成する工程を単純化させることができる。従って、半導体装置の製造原価を低減することができると共に、半導体装置の歩留まりを向上させることができる。
本発明によると、半導体装置のデザインレイアウトやチップサイズを変化させずに、ビットラインランディングパッドに対して金属コンタクトがオーバーラップされるマージンを最大化させることができるので、工程マージンの不足で金属コンタクトがビットラインランディングパッドに連結されない問題点を解決することができる。従って、ビットラインに対する金属コンタクトの連結不良のために発生する半導体装置の不良を防止することができる。
又、金属コンタクトの形成時に追加的なフォトリソグラフィ工程を要求せず、上部配線とビットラインを連結する金属コンタクトを形成することができるので、既に完成された半導体装置を構成する各部品の損傷を防止することができるのみならず、金属コンタクトを形成する工程を単純化させることができる。従って、半導体装置の製造原価を低減することができると共に、半導体装置の歩留まりを向上させることができる。
以下では、添付図面を参照して本発明の好ましい実施例による半導体装置及びその製造方法を詳細に説明するが、本発明が下記実施例によって限定されるものではない。
図７乃至図２０は、本発明の一実施例によるＤＲＡＭ装置の製造方法を説明するための断面図である。図７、図８、図１０、図１１、図１３、図１４、図１６、及び図１７は、半導体装置のセル領域（ｃｅｌｌ ａｒｅａ）の断面図であり、図９、図１２、図１５、図１８、図１９、及び図２０は、前記半導体装置の非セル領域（ｎｏｎ−ｃｅｌｌ ａｒｅａ）であるペリ／コア領域の断面図である。図７乃至図２０において、同じ部材に対しては同じ参照符号を付与する。
図７及び図８は、それぞれ半導体基板２００のセル領域のワードライン２４０及びビットライン２７０に沿って切断した断面図であり、図９は、半導体基板２００のペリ／コア領域のビットライン２７１に沿って切断した断面図である。図７乃至図９は、半導体基板２００上に第１層間絶縁膜２３５とコンタクトパッド２４５、２５０を形成した状態を示す。
図７乃至図９を参照すると、セル領域及びペリ／コア領域を含む半導体基板２００に、シャロートレンチ素子分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）工程や、シリコン部分酸化法（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）等のような素子分離工程を用いて素子分離膜２０５を形成する。
続いて、熱酸化法（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）や化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）方法で半導体基板２００上に薄い厚さを有するゲート酸化膜（図示せず）を形成する。この際、前記ゲート酸化膜は、半導体基板２００のセル領域では、素子分離膜２０５によって定義されるアクティブ領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）上にのみ形成される。
その後、前記セル領域及びペリ／コア領域上に形成されたゲート酸化膜上にゲート導電膜に該当する第１導電膜（図示せず）及びゲートマスク層に該当する第１マスク層（図示せず）を順次形成する。
本発明の一実施例によると、前記第１導電膜は、後にゲート導電膜パターン２１５にパターニングされ、ドーピングされたポリシリコンを用いて形成する。本発明の他の実施例によると、前記第１導電膜は、ドーピングされたポリシリコン及び金属シリサイド（ｓｉｌｉｃｉｄｅ）を含むポリサイド（ｐｏｌｙｃｉｄｅ）構造に形成される。
後にゲートマスクパターン２２０にパターニングされる前記第１マスク層は、後に形成される第１層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃｓ：ＩＬＤ）２３５に対して、エッチング選択比（ｅｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）を有する物質で構成される。例えば、第１層間絶縁膜２３５が酸化物で構成される場合、前記第１マスク層は、好ましくはシリコン窒化物のような窒化物で構成される。
続けて、フォトリソグラフィ工程を用いて前記第１マスク層、前記第１導電膜、及び前記ゲート酸化膜をパターニングして、半導体基板２００上にそれぞれゲート酸化膜パターン２１０、ゲート導電膜パターン２１５、及びゲートマスクパターン２２０で構成されるゲート構造物２２５を形成する。
本発明の一実施例によると、フォトレジストマスクをエッチングマスクとして用いて、前記第１マスク層、前記第１導電膜、及び前記ゲート酸化膜を連続的にパターニングすることにより、半導体基板２００上にゲート構造物２２５を形成する。本発明の他の実施例によると、フォトレジストマスクをエッチングマスクとして用いて、前記第１マスク層をパターニングしてゲートマスクパターン２２０を形成した後、アッシング（ａｓｈｉｎｇ）及びストリッピング（ｓｔｒｉｐｐｉｎｇ）工程を通じてゲートマスクパターン２２０上の前記フォトレジストマスクを除去する。続いて、ゲートマスクパターン２２０をエッチングマスクとして用いて、前記第１導電膜及び前記ゲート酸化膜をパターニングすることにより、半導体基板２００上にゲート酸化膜パターン２１０、ゲート導電膜パターン２１５、及びゲートマスクパターン２２０で構成されたゲート構造物２２５を形成する。
その後、ゲート構造物２２５が形成されたセル領域及びペリ／コア領域を含む半導体基板２００上に、第１絶縁膜（図示せず）を塗布した後、前記第１絶縁膜を異方性エッチングして、各ゲート構造物２２５の側面にゲートスペーサ２３０を形成する。これにより、前記セル領域及びペリ／コア領域を含む半導体基板２００上に、互いに平行な複数個のワードライン２４０が形成される。前記セル領域及びペリ／コア領域に形成された各ワードライン２４０は、その側壁に形成されたゲートスペーサ２３０によって隣接するワードライン２４０と互いに電気的に絶縁される。
その後、前記セル領域に位置するワードライン２４０の間に露出される半導体基板２００に、イオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程を用いて不純物を注入することにより、半導体基板２００にソース／ドレーン（図示せず）領域を形成する。これにより、前記ソース／ドレーン領域及びゲート構造物２２５を含むＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが半導体基板２００上に形成される。この際、前記セル領域に位置する前記ソース／ドレーン領域は、それぞれ後続して形成されるキャパシタのストレージ電極が電気的に連結されるストレージノードコンタクト領域と、ビットラインが電気的に連結されるビットラインコンタクト領域とに区分される。
本発明の他の実施例によると、各ゲート構造物２２５の側壁にゲートスペーサ２３０を形成する前に、ゲート構造物２２５の間に露出される半導体基板２００に不純物を低濃度で１次イオン注入する。次いで、ゲートスペーサ２３０が形成されたワードライン２４０の間に露出される前記半導体基板２００に、不純物を高濃度で２次イオン注入してＭＯＳトランジスタのソース／ドレーン領域を形成することができる。
その後、前記ＭＯＳトランジスタが形成されたセル領域及びペリ／コア領域を含む半導体基板２００の全面に、酸化物を用いて第１層間絶縁膜２３５を形成する。第１層間絶縁膜２３５は、ＵＳＧ、ＰＥ−ＴＥＯＳ、ＳＯＧ、ＰＳＧ、ＢＰＳＧ、又はＨＤＰ−ＣＶＤ酸化物等を用いて形成する。
その後、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程、エッチバック（ｅｔｃｈ ｂａｃｋ）工程又は化学機械的研磨（ＣＭＰ）とエッチバックを組み合わせた工程を用いて、第１層間絶縁膜２３５の上部を平坦化させる。この場合、ワードライン２４０の上面が露出されるまで第１層間絶縁膜２３５の上部をエッチングすることができる。
その後、前記平坦化された第１層間絶縁膜２３５を部分的に異方性エッチングして、第１層間絶縁膜２３５に前記ＭＯＳトランジスタのソース／ドレーン領域を露出させる第１コンタクトホール（図示せず）を形成する。本発明の一実施例によると、酸化物からなる第１層間絶縁膜２３５のエッチングの時、ワードライン２４０の窒化物で構成されたゲートマスクパターン２２０に対して高いエッチング選択比を有するエッチングガスを用いることにより、前記第１コンタクトホールがワードライン２４０に対して自己整合されながら、半導体基板２００の前記ソース／ドレーン領域を露出させる。この際、第１コンタクトホールのうち、一部は前記ストレージノードコンタクト領域を露出させ、他の部分は前記ビットラインコンタクト領域を露出させる。
前記第１コンタクトホールを満たしながら第１層間絶縁膜２３５上に高濃度の不純物でドーピングされたポリシリコンで構成された第２導電膜（図示せず）を形成する。次いで、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又は化学機械的研磨（ＣＭＰ）とエッチバックを組み合わせた工程でワードライン２４０のゲートマスクパターン２２０の上面が露出されるまで第２導電膜をエッチングして、前記第１コンタクトホールを埋め立てる自己整合されたコンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）パッドである第１ストレージノードコンタクトパッド２４５、及びビットラインコンタクトパッド２５０を形成する。この際、第１ストレージノードコンタクトパッド２４５及びビットラインコンタクトパッド２５０は、それぞれ半導体基板２００に形成された前記ストレージノード領域及びビットラインコンタクト領域に該当するソース／ドレーン領域に電気的に連結される。即ち、第１ストレージノードコンタクトパッド２４５は、前記ソース／ドレーン領域のうち、ストレージノードコンタクト領域に電気的に接触され、ビットラインコンタクトパッド２５０は、ビットラインコンタクト領域に電気的に接触される。
図１０乃至図１２は、セル領域及びペリ／コア領域を含む半導体基板２００上に、ビットライン２７０を形成した状態を説明するための断面図である。
図１０乃至図１２を参照すると、前記ワードライン２４０、第１ストレージノードコンタクトパッド２４５、ビットラインコンタクトパッド２５０、及び第１層間絶縁膜２３５上に酸化物を用いて第２層間絶縁膜２５５を形成する。第２層間絶縁膜２５５は、後続して形成されるビットライン２７０と第１ストレージノードコンタクトパッド２４５を電気的に絶縁させる役割を果たす。好ましくは、第２層間絶縁膜２５５は、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化物、又はＣＶＤ酸化物からなり、半導体基板２００上に約１０００〜３０００Å程度の厚さで形成される。
次いで、後続して進行されるフォトリソグラフィ工程の工程マージンを確保するために、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又は化学機械的研磨（ＣＭＰ）とエッチバックを組み合わせた工程を用いて、第２層間絶縁膜２５５をエッチング又は研磨することにより、第２層間絶縁膜２５５の上部を平坦化させる。これにより、ワードライン２４０の上面を基準とする時、平坦化された第２層間絶縁膜２５５が約１０００〜２０００Å程度の厚さで残留することになる。
次いで、フォトリソグラフィ工程で第２層間絶縁膜２５５を部分的にエッチングして、第２層間絶縁膜２５５に半導体基板２００上に形成されたビットラインコンタクトパッド２５０を露出させる第２コンタクトホール（図示せず）を形成する。この際、前記第２コンタクトホールは、後続して形成されるビットライン２７０とビットラインコンタクトパッド２５０を互いに電気的に連結するためのビットラインコンタクトホールに該当する。
次いで、前記ビットラインコンタクトホールを満たしながら第２層間絶縁膜２５５上に第３導電膜（図示せず）及び第２マスク層（図示せず）を順次形成する。前記第３導電膜及び前記第２マスク層は、後にそれぞれビットライン導電膜パターン２６０及びビットラインマスクパターン２６５にパターニングされる。
その後、フォトリソグラフィ工程を用いて前記第２マスク層及び前記第３導電膜を順次パターニングして第２層間絶縁膜２５５上にビットライン導電膜パターン２６０及びビットラインマスク層パターン２６５で構成されたビットライン２７０を形成する。
本発明の他の実施例によると、フォトレジストパターンをエッチングマスクとして用いて、前記第２マスク層をパターニングして、ビットラインマスクパターン２６５を形成した後、ビットラインマスク２６５をエッチングマスクとして用いて、前記第３導電膜をパターニングすることにより、ビットライン導電膜パターン２６０を形成することができる。
前記ビットライン導電膜パターン２６０は、金属化合物からなる第１層及び金属からなる第２層を具備する。好ましくは、前記第１層は、チタニウム／チタニウム窒化物（Ｔｉ／ＴｉＮ）からなり、前記第２層は、タングステン（Ｗ）からなる。前記ビットラインマスクパターン２６５は、後続するストレージノードコンタクトホールを形成するためのエッチング工程の間、ビットライン導電膜パターン２６０を保護する役割を果たす。この際、ビットラインマスクパターン２６５は、後続して形成される酸化物で構成された第３層間絶縁膜２７５に対して、エッチング選択比を有する物質を用いて形成する。例えば、ビットラインマスクパターン２６５は、窒化物を用いて形成される。
一方、図１２に示したように、半導体基板２００のペリ／コア領域の第２層間絶縁膜２５５上には、前記セル領域に形成されたビットライン２７０と同じ幅を有するビットライン２７０及びこれより広い幅を有するビットライン２７１が形成される。この場合、前記ペリ／コア領域に位置する広い幅を有するビットライン２７１は、後に金属コンタクト２９５（図１９参照）が電気的に連結されるビットラインランディングパッド（ｌａｎｄｉｎｇ ｐａｄ）２７１に該当する。又、前記セル領域及びペリ／コア領域に形成されるビットライン２７０は、それぞれワードライン２４０に対して直交する方向に沿って形成される。
一般に、ビットライン２７０は、ＤＲＡＭ装置のような半導体装置のメモリセルに蓄積された電荷の有無を検出するための配線であり、周辺回路領域のセンスアンプに連結される。前記メモリセルに蓄積された電荷の検出によりビットラインの電圧変動が検出され、このような電圧の変動は、メモリセルのストレージキャパシタンスが増加するか、ビットラインローディングキャパシタンスが減少するほど増加する。従って、ビットライン２７０のローディングキャパシタンスを小さく形成することが、センスアンプの感度を向上させるので、信頼性向上及び応答速度向上等の側面でビットライン２７０のローディングキャパシタンスは、できる限り低いことが好ましい。
前述した本発明の一実施例によると、ビットライン２７０のビットライン導電膜パターン２６０が、ビットラインコンタクトホールである第２コンタクトホールを通じて、ビットラインコンタクトパッド２５０に直接電気的に連結される。本発明の他の実施例によると、前記ビットラインコンタクトホールの内部に導電物質を満たしてビットラインコンタクトパッド２５０に電気的に連結されるビットラインコンタクトプラグを形成した後、このようなビットラインコンタクトプラグ上にビットライン導電膜パターン２６０を形成することができる。この際、ビットラインコンタクトパッド２５０を露出させる前記ビットラインコンタクトホールを満たしながら、第２層間絶縁膜２５５上にチタニウム／チタニウム窒化物からなる障壁金蔵層（ｂａｒｒｉｅｒ ｍｅｔａｌ ｌａｙｅｒ）及びタングステンからなる第１金属層を形成した後、化学機械的研磨（ＣＭＰ）又はエッチバック工程で第２層間絶縁膜２５５の上部が露出されるまで前記障壁金属層及び第１金属層をエッチングして、前記ビットラインコンタクトホールを埋め立てるビットラインコンタクトプラグを形成する。これにより、前記ビットラインコンタクトプラグは、ビットラインコンタクトパッド２５０に電気的に連結される。次いで、前記ビットラインコンタクトプラグ上にタングステンのような金属で構成された第３導電膜及び第２マスク層を形成した後、前記第３導電膜及び前記第２マスク層をパターニングして、ビットライン導電膜パターン２６０及びビットラインマスクパターン２６５からなるビットライン２７０を形成する。即ち、この場合には、ビットライン導電膜パターン２６０が一つの金属層で構成される。
その後、ビットライン２７０が形成された半導体基板２００の全面に、ＢＰＳＧ、ＵＳＧ、ＨＤＰ酸化物、又はＣＶＤ酸化物等のような酸化物を蒸着して、第３層間絶縁膜２７５を形成する。次いで、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又は化学機械的研磨（ＣＭＰ）とエッチバックを組合した工程で第３層間絶縁膜２７５をエッチング又は研磨して、第３層間絶縁膜２７５の上部を平坦化させる。
前記ビットライン導電膜パターン２６０がタングステン（Ｗ）を含む場合、高温酸化物のように高温で蒸着されるか、ＢＰＳＧ又はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）のように蒸着後に高温のベーキング（ｂａｋｉｎｇ）工程が要求される酸化物を用いて、第３層間絶縁膜２７５を形成する時には、ビットライン導電膜パターン２６０の側面が露出されているので、ビットライン導電膜パターン２６０に含まれたタングステンが酸化される問題が発生する。このような問題を防止するために、低温で蒸着されながらボイドなしにギャップの埋め立てを達成することができるＨＤＰ酸化物を用いて第３層間絶縁膜２７５を形成することが好ましい。
本発明の他の実施例によると、隣接するビットライン２７０間の第３層間絶縁膜２７５にボイドが発生する現象を防止するように、約５０〜２００Å程度の厚さを有する窒化膜をビットライン２７０及び第２層間絶縁膜２５５上に形成した後、このような窒化膜上に第３層間絶縁膜２７５を形成することができる。
本発明の他の実施例によると、後続して進行されるストレージノードコンタクトを形成する工程の間にビットライン２７０が損傷されることを防止すると共に、ビットライン２７０がストレージノードコンタクトと電気的に連結される現象を防止するために、ビットライン２７０の側壁にビットラインスペーサを形成することができる。この際、前記ビットラインスペーサは、第３層間絶縁膜２７５に対してエッチング選択比を有する窒化物を用いて形成する。
図１３乃至図１５は、ストレージノードコンタクトパターン２８５を形成した状態を示す断面図である。
図１３及び図１４を参照すると、フォトリソグラフィ工程で第３層間絶縁膜２７５及び第２層間絶縁膜２５５を部分的にエッチングして、ワードライン２４０の間に形成された第１ストレージノードコンタクトパッド２４５を露出させる第３コンタクトホール（図示せず）を形成する。即ち、前記第３コンタクトホールはストレージノードコンタクトホールに該当する。
本発明の他の実施例によると、スペーサを用いて自己整合されたストレージノードホールを形成することができる。即ち、第３層間絶縁膜２７５の一部をエッチングして、ストレージノードコンタクトホールを部分的に形成した後、部分的に形成されたストレージノードコンタクトホールの側壁に窒化物で構成されたスペーサを形成する。その後、前記スペーサを用いて第１ストレージノードコンタクトパッド２４５が露出されるまで、第３層間絶縁膜２７５及び第２層間絶縁膜２５５をエッチングして、自己整合方式でストレージノードコンタクトホールが形成される。
本発明の他の実施例によると、犠牲膜を用いてストレージノードコンタクトホールを形成することができる。即ち、平坦化された第３層間絶縁膜２７５及びビットライン２７０上に、第３層間絶縁膜２７５に対して速いエッチング速度を有する酸化物を用いて前記犠牲膜を形成する。例えば、前述したように第３層間絶縁膜２７５がＨＤＰ酸化物からなる場合、前記犠牲膜は高濃度でドーピングされたＢＰＳＧを用いて形成する。この際、前記犠牲膜は、後続して形成されるストレージノードコンタクトパッドのための第３導電膜の平坦化工程の時、ビットラインマスクパターン２６５の消耗を減少させてビットライン導電膜パターン２６０を保護する。その後、前記犠牲膜、第３層間絶縁膜２７５及び第２層間絶縁膜２５５をエッチングして、第１ストレージノードコンタクトパッド２４５を露出させるストレージノードコンタクトホールを形成する。この場合、前述したようにスペーサを形成した後、前記スペーサを用いて自己整合されたストレージノードコンタクトホールを形成することができる。
本発明の他の実施例によると、フォトリソグラフィ工程の工程マージンを確保することができるように、第３層間絶縁膜２７５上に反射防止膜（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｌａｙｅｒ：ＡＲＬ）を追加的に形成することができる。本発明の他の実施例によると、前記ストレージノードコンタクトホールを形成した後、追加的な洗浄工程を行って前記ストレージノードコンタクトホールを通じて露出された第１ストレージノードコンタクトパッド２４５の表面に存在する自然酸化膜やポリマー又は各種異物質等を除去することができる。
その後、前記ストレージノードコンタクトホールを満たしながら、第３絶縁膜２７５上に第４導電膜を形成した後、化学機械的研磨（ＣＭＰ）、エッチバック、又はこれらを組合した工程を用いて、第３層間絶縁膜２７５の上部が露出されるまで前記第４導電膜をエッチングして、前記ストレージノードコンタクトホール内にストレージノードコンタクトプラグ２８０を形成する。この際、ストレージノードコンタクトプラグ２８０は、第１ストレージノードコンタクトパッド２４５と類似にドーピングされたポリシリコンを用いて形成する。
一方、図１５に示したように、半導体基板２００のペリ／コア領域には、ストレージノードコンタクトプラグ２８０が形成されない。
次いで、四角形形状を有する第２ストレージノードコンタクトパッド２９０を形成するために、ストレージノードコンタクトプラグ２８０及び第３層間絶縁膜２７５上に、酸化物からなるバッファー層（図示せず）を形成した後、フォトリソグラフィ工程で前記バッファー層をパターニングして、半導体基板２００のセル領域及びペリ／コア領域にストレージノードコンタクトプラグ２８０、及び前記ビットラインランディングパッド２７１を含む第３層間絶縁膜２７５を部分的に露出させるストレージノードコンタクトパターン２８５及び金属コンタクトパターン２８６を形成する。この際、半導体基板２００のセル領域では、第２ストレージノードコンタクトパッド２９０が形成される領域に該当する第３層間絶縁膜２７５を露出させるストレージノードコンタクトパターン２８５が形成され、ペリ／コア領域では下にビットラインランディングパッド２７１が位置する部分の第３層間絶縁膜２７５を露出させる金属コンタクトパターン２８６が形成される。即ち、図１５に示したように、半導体基板２００のペリ／コア領域には、後続して形成される金属コンタクト２９５が電気的に連結される領域をオープンさせる金属コンタクトパターン２８６が形成される。
本発明によると、第２ストレージノードコンタクトパッド２９０を形成するために、前記バッファー層を半導体基板２００上に形成する場合、前記セル領域のみならずペリ／コア領域にも前記バッファー層を形成した後、前記バッファー層をパターニングして、前記セル領域にはストレージノードコンタクトパターン２８０を形成する一方、前記ペリ／コア領域には金属コンタクト２９５を形成するための金属コンタクトパターン２８６を形成する。前記ペリ／コア領域に形成される金属コンタクトパターン２８６は、ビットラインランディングパッド２７１の上面周辺部に位置する多数の開口部２８９を具備する。この場合、後続する金属コンタクト２９５の形成の時、工程マージンを十分に確保することができるように半導体基板２００のペリ／コア領域に形成される金属コンタクトパターン２８６は、その下に位置するビットラインランディングパッド２７１に対してミスアラインされるマージンだけ重ねなければならない。即ち、ビットラインランディングパッド２７１の上部に位置する金属コンタクトパターン２８６の幅が増加するほど、金属コンタクト２９５の形成の時に工程マージンが増加することになる。従って、半導体装置のサイズを増加させずに、ビットラインランディングパッド２７１に金属コンタクト２９５がオーバーラップ（ｏｖｅｒｌａｐ）されるマージンを増加させることができる。
図１６乃至図１８は、第２ストレージノードコンタクトパッド２９０及び第５導電膜パターン２９１を形成した状態を示す断面図である。
図１６及び図１７を参照すると、前記ストレージノードコンタクトパターン２８５及び金属パターン２８６により露出される第３層間絶縁膜２７５上にドーピングされたポリシリコンを用いて第５導電膜を塗布する。次いで、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又はこれらの工程の組み合わせを用いて、ストレージノードコンタクトパターン２８５及び金属パターン２８６が露出されるまで前記第５導電膜をエッチングして、第２ストレージノードコンタクトパッド２９０及び第５導電膜パターン２９１を形成する。半導体基板２００のセル領域のストレージノードコンタクトプラグ２８０上には、第２ストレージノードコンタクトパッド２９０が形成され、半導体基板２００のペリ／コア領域には第５導電膜パターン２９１が形成される。第５導電膜パターン２９１は、金属コンタクトパターン２８６により露出されるビットラインランディングパッド２７１上に形成される。従って、ビットラインランディングパッド２７１の中央部上には、金属コンタクトパターン２８６が位置し、ビットラインランディングパッド２７１の周辺部上には、第５導電膜パターン２９１が形成される。後続する金属コンタクトホール２９４を形成する工程で前記ビットラインランディングパッドの中央部に対応する金属コンタクトパターン２８６の一部が除去される場合、前記ビットラインランディングパッドの中央部が除去され開口部を形成する。従って、前記ビットライン導電パターン２６１の表面を露出する開口部が前記ビットラインランディングパッド２７１の上面中央部に沿って形成される。第２ストレージノードコンタクトパッド２９０は、半導体基板２００のセル領域のストレージノードコンタクトプラグ２８０に電気的に連結され、第５導電膜パターン２９１は、半導体基板２００のペリ／コア領域のビットラインランディングパッド２７１を中心にその周辺上部に位置する。
図１９及び図２０は、それぞれ半導体装置のペリ／コア領域に金属コンタクトホール２９４及び金属コンタクト２９５を形成した状態を示す断面図であり、図２１は、図２０に図示した半導体装置の電子顕微鏡写真である。
図示してないが、半導体基板２００のセル領域には、一般的な半導体装置のキャパシタ形成工程によって四角形形状を有する第２ストレージノードコンタクトパッド２９０に電気的に連結されるストレージ電極、誘電膜、及びプレート電極で構成されるキャパシタが形成される。
図１９乃至図２１を参照すると、前記セル領域にキャパシタが完成された状態で半導体基板２００の全面に第４層間絶縁膜３００を塗布した後、フォトリソグラフィ工程で第４層間絶縁膜３００、金属コンタクトパターン２８６、及びビットラインマスクパターン２６５をエッチングして、相対的に広い幅を有するビットラインランディングパッド２７１のビットライン導電膜パターン２６０を露出させる金属コンタクトホールである第４コンタクトホール２９４を形成する。この際、ビットラインランディングパッド２７１の中央部上の金属コンタクトパターン２８６が除去されてビットラインランディングパッド２７１の上面中央部を露出させる開口部が形成される。
次いで、金属コンタクトホール２９４を満たしながら第４層間絶縁膜３００上にドーピングされたポリシリコンやタングステン等を用いて第６導電膜を塗布した後、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又はこれらの工程の組合で前記第６導電膜をエッチングして上部配線（図示せず）とビットラインランディングパッド２７１を電気的に連結する金属コンタクト２９５を形成する。この場合、ビットラインランディングパッド２７１の上面周辺部に酸化物からなる金属コンタクトパターン２８６に対してエッチング選択比を有するポリシリコンからなる第５導電膜パターン２９１が形成されているので、前記金属コンタクトホール２９４がビットラインランディングパッド２７１に対して自己整合され形成される。このように前記金属コンタクトホール２９４内にビットラインランディングパッド２７１に電気的に連結される金属コンタクト２９５を自己整合方式で形成することができるので、金属コンタクト２９５の形成時に工程マージンを最大化させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 本発明の好ましい実施例による半導体装置の製造方法を説明するための断面図である。 図２０に図示した半導体装置の電子顕微鏡写真を示す図である。
符号の説明
２００ 半導体基板
２０５ 素子分離膜
２１０ ゲート酸化膜パターン
２１５ ゲート導電膜パターン
２２０ ゲートマスクパターン
２２５ ゲート構造物
２３０ ゲートスペーサ
２３５ 第１層間絶縁膜
２４０ ワードライン
２４５ 第１ストレージノードコンタクトパッド
２５０ ビットラインコンタクトパッド
２５５ 第２層間絶縁膜
２６０ ビットライン導電膜
２６５ ビットラインマスクパターン
２７０ ビットライン
２７５ 第３層間絶縁膜
２８０ ストレージノードコンタクトプラグ
２８５ ストレージノードコンタクトパターン
２８６ 金属コンタクトパターン
２９０ 第２ストレージノードコンタクトパッド
２９５ 金属コンタクト
３００ 第４層間絶縁膜

Claims (27)

  1. 半導体基板の非セル領域に形成された導電性パッドと、
    前記導電性パッド上に配置され、前記導電性パッドの周辺部に対応して位置する第１開口を具備するコンタクトパターンと、
    前記第１開口を埋立して前記導電性パッドの前記周辺部と隣接する隣接部に対応して位置する第２開口を具備する導電性パターンと、
    前記第２開口に延長され、前記導電性パッドと電気的に連結される導電性コンタクトと、を含み、
    前記導電性パッドは、前記半導体基板のペリ／コア領域に形成されたビットラインランディングパッドであり、前記ビットラインランディングパッドは、前記半導体基板上に形成されたビットライン導電性パターン及び前記ビットライン導電性パターン上だけに形成されたビットラインマスクパターンを含む
    ことを特徴とする半導体装置。
  2. 前記導電性パターンの上部に位置する上部配線を更に含み、前記導電性コンタクトは前記上部配線に接触されることを特徴とする請求項１記載の半導体装置。
  3. 前記ビットライン導電性パターンは、金属を含む第１層、及び金属化合物を含む第２層を具備することを特徴とする請求項１記載の半導体装置。
  4. 前記第１層は、チタニウム／窒化チタニウムを含み、前記第２層はタングステンを含むことを特徴とする請求項３記載の半導体装置。
  5. 前記ビットラインマスクパターンは、窒化物を含むことを特徴とする請求項１記載の半導体装置。
  6. 前記導電性コンタクトは、前記ビットラインマスクパターンを貫通して前記ビットライン導電性パターンに連結されることを特徴とする請求項１記載の半導体装置。
  7. 前記導電性パッドを覆い、平坦な上面を有する絶縁膜をさらに含んで、前記導電性パターン及び前記コンタクトパターンは前記絶縁膜の前記上面に配置されることを特徴とする請求項１記載の半導体装置。
  8. 前記導電性コンタクトは、前記絶縁膜を貫通して前記導電性パッドに連結されることを特徴とする請求項７記載の半導体装置。
  9. 前記導電性パターンは、ポリシリコンを含むことを特徴とする請求項１記載の半導体装置。
  10. 前記導電性コンタクトは、ドーピングされたポリシリコン又はタングステンを含むことを特徴とする請求項１記載の半導体装置。
  11. 半導体基板の非セル領域に導電性パッドを形成する段階と、
    前記導電性パッドの周辺部に対応して開口が位置するように前記導電性パッド上にコンタクトパターンを形成する段階と、
    前記開口の内部に導電性パターンを形成して前記導電性パッドの周辺部は前記導電性パターンで覆い、前記導電性パッドの前記周辺部と隣接する隣接部は前記コンタクトパターンで覆う段階と、
    前記コンタクトパターン及び前記導電性パターン上に上部絶縁膜を形成する段階と、
    前記上部絶縁膜及び前記隣接部上に位置する前記コンタクトパターンを除去して前記導電性パッドを露出するコンタクトホールを形成する段階と、
    前記コンタクトホール内に前記導電性パッドに電気的に連結される導電性コンタクトを形成する段階と、を含み、
    前記導電性パッドを形成する段階は、前記半導体基板上に下部絶縁膜を形成する段階と、前記下部絶縁膜上に下部導電膜を形成する段階と、前記下部導電膜上にマスク層を形成する段階と、前記マスク層及び前記下部導電膜をエッチングして下部導電パターン及び前記下部導電パターン上だけに積層されたマスクパターンを形成する段階と、を含む
    ことを特徴とする半導体装置の製造方法。
  12. 前記コンタクトホールを形成する段階は、前記上部絶縁膜及び前記隣接部上に位置する前記コンタクトパターンを除去した後、連続的に前記マスクパターンを除去する段階を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記導電性パターンは、前記コンタクトパターンに対してエッチング選択比を有する物質を用いて形成することを特徴とする請求項１１記載の半導体装置の製造方法。
  14. 前記コンタクトパターンは、酸化物を用いて形成することを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記導電性パターンは、ポリシリコンを含むことを特徴とする請求項１４記載の半導体装置の製造方法。
  16. 半導体基板のセル領域及び非セル領域上に形成された複数のゲート構造物と、
    前記セル領域の前記複数のゲート構造物の間に形成された第１コンタクト領域及び第２コンタクト領域と、
    前記第１コンタクト領域及び第２コンタクト領域上に位置する第１絶縁膜と、
    前記第１絶縁膜を通じて前記第１コンタクト領域及び第２コンタクト領域にそれぞれ接触される第１パッド及び第２パッドと、
    前記セル領域の第１絶縁膜、第１パッド、第２パッド、及び前記非セル領域の第１絶縁膜上に形成された第２絶縁膜と、
    前記セル領域の前記第２絶縁膜上に形成され、前記第２パッドに接触されるビットライン構造物と、
    前記非セル領域の前記第２絶縁膜上に形成されたビットラインランディングパッドと、
    前記複数のビットライン及びビットラインランディングパッド上に形成された第３絶縁膜と、
    前記セル領域の第３絶縁膜上に形成され、前記第１コンタクトを露出させる第１コンタクトパターンと、
    前記非セル領域の前記第３絶縁膜上に配置され、前記ビットラインランディングパッドの上面周辺部に対応して位置する第１開口を具備する第２コンタクトパターンと、
    前記セル領域の第３絶縁膜及び第２絶縁膜を通じて前記第１パッドの接触されるコンタクトプラグと、
    前記セル領域の露出されたコンタクトプラグ上に形成された第３パッドと、
    前記第１開口を埋立して前記ビットラインランディングパッドの上面周辺部と隣接する中央部に対応して位置する第２開口を具備する導電性パターンと、
    前記第１コンタクトパターン、第３パッド、第２コンタクトパターン、及び前記導電性パターン上に形成された第４絶縁膜と、
    前記第４絶縁膜及び前記第２開口を貫通して前記ビットラインランディングパッドに接触する金属コンタクトと、を含み、
    前記ビットライン及び前記ビットラインランディングパッドは、それぞれビットライン導電性パターン及び前記ビットライン導電性パターン上だけに形成されたビットラインマスクパターンを含む半導体装置。
  17. 前記ビットライン導電性パターンは、金属を含む第１層、及び金属化合物を含む第２層を具備することを特徴とする請求項１６記載の半導体装置。
  18. 前記第１層はチタニウム／窒化チタニウムを含み、前記第２層はタングステンを含むことを特徴とする請求項１７記載の半導体装置。
  19. 前記ビットラインマスクパターンは、窒化物を含むことを特徴とする請求項１８記載の半導体装置。
  20. 前記金属コンタクトは、前記ビットラインマスクパターンを貫通して前記ビットライン導電性パターンに連結されることを特徴とする請求項１６記載の半導体装置。
  21. 前記第１コンタクトパターン及び前記第２コンタクトパターンは、同一物質を含むことを特徴とする請求項１６記載の半導体装置。
  22. 前記導電性パターンは、前記第２コンタクトパターンに対してエッチング選択比を有することを特徴とする請求項２１記載の半導体装置。
  23. 前記第２コンタクトパターンは酸化物を含み、前記導電性パターンはポリシリコンを含むことを特徴とする請求項２２記載の半導体装置。
  24. 半導体基板のセル領域及び非セル領域上にゲート構造物を形成する段階と、
    前記セル領域の前記ゲート構造物の間に第１コンタクト領域及び第２コンタクト領域を形成する段階と、
    前記半導体基板上に第１絶縁膜を形成する段階と、
    前記第１絶縁膜を部分的にエッチングして前記第１領域及び第２領域を露出させる複数の第１コンタクトホールを形成する段階と、
    前記複数の第１コンタクトホール内に前記第１コンタクト領域及び第２コンタクト領域にそれぞれ接触される第１パッド及び第２パッドを形成する段階と、
    前記セル領域の前記第１絶縁膜、前記第１パッド、前記第２パッド、及び前記非セル領域の前記第１絶縁膜上に第２絶縁膜を形成する段階と、
    前記セル領域の前記第２絶縁膜を部分的にエッチングして前記第２パッドを露出させる第２コンタクトホールを形成する段階と、
    前記第２コンタクトホール内に前記第２パッドに接触される第１コンタクトを形成する段階と、
    前記セル領域の前記第１コンタクト及び前記第２絶縁膜上に複数のビットラインを形成し、前記非セル領域の前記第２絶縁膜上にビットラインランディングパッドを形成する段階と、
    前記複数のビットライン及び前記ビットラインランディングパッド上に第３絶縁膜を形成する段階と、
    前記セル領域の前記第３絶縁膜及び前記第２絶縁膜を部分的にエッチングして前記第１パッドを露出させる第３コンタクトホールを形成する段階と、
    前記第３コンタクトホール内に前記第１パッドに接触される第２コンタクトを形成する段階と、
    前記セル領域の前記第３絶縁膜上に前記第２コンタクトを露出させる第１コンタクトパターンを形成し、前記非セル領域の前記第３絶縁膜上に前記ビットラインランディングパッドの上面周辺部に対応して位置する第１開口を具備する第２コンタクトパターンを形成する段階と、
    前記セル領域では露出された前記第２コンタクト上に第３パッドを形成し、前記非セル領域では前記第１開口を埋立して前記ビットラインランディングパッドの周辺部と隣接する前記ビットラインランディングパッドの中央部を露出する第２開口を具備する導電性パターンを形成する段階と、
    前記ビットラインランディングパッドに接触され、前記第２開口を貫通して延長される金属コンタクトを形成する段階と、を含み、
    前記複数のビットライン及び前記ビットラインコンタクトパッドを形成する段階は、前記セル領域の前記第１コンタクト、前記第２絶縁膜、及び前記非セル領域の前記第２絶縁膜上に第１導電膜を形成する段階と、前記第１導電膜上にマスク層を形成する段階と、前記第１導電膜及び前記マスク層をエッチングして、前記セル領域及び前記ペリ／コア領域にそれぞれビットライン導電膜パターン及び前記ビットライン導電膜パターン上だけに形成されたビットラインマスクパターンを含む前記複数のビットライン及び前記ビットラインコンタクトパッドを形成する段階と、を含む半導体装置の製造方法。
  25. 前記第２絶縁膜及び前記第３絶縁膜は、それぞれＢＰＳＧ、ＵＳＧ、ＨＤＰ酸化物及びＣＶＤ酸化物で構成されるグループから選択されたいずれか一つを用いて形成されることを特徴とする請求項２４記載の半導体装置の製造方法。
  26. 化学機械的研磨工程、エッチバック工程、又は化学機械的研磨とエッチバックを組合した工程で、前記第２絶縁膜及び前記第３絶縁膜の上部をそれぞれ平坦化する段階を更に含むことを特徴とする請求項２４記載の半導体装置の製造方法。
  27. 前記金属コンタクトを形成する段階は、
    前記第１コンタクトパターン、ビットラインランディングパッド、前記第２コンタクトパターン、及び前記導電性パターン上に第４絶縁膜を形成する段階と、
    前記導電性パターン及び前記ビットラインランディングパッドの中央部を覆う前記第２コンタクトパターンが露出されるように前記第４絶縁膜を除去する段階と；
    前記ビットラインランディングパッドの中央部を覆う前記第２コンタクトパターンを除去して前記ビットラインランディングパッドを露出させる前記第２開口を具備する第４コンタクトホールを形成する段階と、を更に含むことを特徴とする請求項２４記載の半導体装置の製造方法。
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