KR100545865B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

금속 콘택의 불량을 방지할 수 있는 반도체 장치 및 그 제조 방법이 개시된다. 상기 반도체 장치는, 반도체 기판의 비셀영역에 형성된 비트라인 랜딩 패드인 도전성 패드, 도전성 패드 상에 형성된 절연막, 도전성 패드의 상부 주변부의 절연막 상에 형성되며, 도전성 패드를 부분적으로 노출시키는 개구를 포함하는 도전성 패턴, 그리고 개구를 매립하며, 도전성 패드를 상부 배선과 연결하는 도전성 콘택을 포함한다. 반도체 장치의 디자인 레이아웃이나 칩 사이즈의 변화없이 비트라인 랜딩 패드에 대해 금속 콘택이 오버랩되는 마진을 극대화시킬 수 있으므로, 공정 마진 부족으로 인하여 금속 콘택이 비트라인 랜딩 패드에 연결되지 못하는 문제점을 해결할 수 있다. 이에 따라, 금속 콘택의 연결 불량으로 인하여 야기되는 반도체 장치의 불량을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method for manufacturing the same}
도 1a 내지 도 1e는 종래의 반도체 장치의 제조 방법을 설명하기 위단 단면도들이다.
도 2a 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 도 7에 도시한 반도체 장치의 전자현미경 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
200： 반도체 기판 205：소자 분리막
210：게이트 산화막 패턴 215：게이트 도전막 패턴
220：게이트 마스크 패턴 225：게이트 구조물
230：게이트 스페이서 235：제1 층간 절연막
240：워드라인 245：제1 스토리지 노드 콘택 패드
250：비트라인 콘택 패드 255：제2 층간 절연막
260：비트라인 도전막 265：비트라인 마스크 패턴
270：비트라인 275：제3 층간 절연막
280：스토리지 노드 콘택 플러그 285：스토리지 노드 콘택 패턴
286：금속 콘택 패턴 290：제2 스토리지 노드 콘택 패드
295：금속 콘택 300：제4 층간 절연막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 금속 콘택의 불량을 방지할 수 있는 DRAM(Dynamic Random Access Memory) 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 기술이 발달되고, 반도체 메모리 장치에 대한 응용이 확대됨에 따라 고용량을 갖는 메모리 장치들이 개발되어 왔다. 특히, 메모리 셀(memory cell)이 하나의 캐패시터(capacitor) 및 하나의 트랜지스터(transistor)로 구성되는 DRAM 장치는 그 집적도가 현저하게 향상되고 있다.
DRAM과 같은 반도체 장치의 집적도가 증가함에 따라 소자와 소자 또는 층과 층을 고전도성 박막으로 연결시키는 콘택 홀의 크기는 감소하는 반면, 층간 절연막의 두께는 증가하고 있다. 따라서, 콘택 홀의 어스펙트비(aspect ratio)(홀의 직경에 대한 홀의 길이의 비)가 증가하여 사진 식각 공정에서 콘택 홀의 정렬 마진이 감소함으로써, 종래의 콘택을 형성하는 방법으로는 미세 크기의 콘택 홀을 정확한 위치에 형성하는 것이 어렵게 되고 있다. 이에 따라, DRAM 장치에서는 콘택 홀의 어스펙트비를 감소시키기 위해 랜딩 패드(landing pad)를 사용하고 있으며, 약 0.1㎛ 이하의 패턴 크기에서는 자기 정렬된 콘택(Self-Aligned Contact: SAC) 구조를 이용하여 콘택 형성 공정의 정렬 마진의 감소에 따른 단락 발생의 문제를 해결하고 있다. 대한민국 특허 제200697호에는 반도체 장치의 배선, 특히 비트라인 주변에 가드 링을 형성하여 비트라인에 대한 금속 콘택의 불량을 방지할 수 있는 방법이 개시되어 있으며, 미국특허 제 6,451,651호에는 반도체 기판의 비셀영역인 페리/코어(peripheral/core) 영역의 비트라인 랜딩 패드에 자기 정렬 방식으로 금속 콘택을 형성하는 방법이 개시되어 있다.
도 1a 내지 도 1e는 상기 미국특허 제 6,451,651호에 개시된 반도체 장치의 제조 방법을 설명하기 위단 단면도들을 도시한 것이다. 도 1a 내지 도 1e에 있어서, 'C'는 셀(cell) 영역을 나타내며, 'P'는 페리/코어(peripheral/core) 영역을 나타낸다.
도 1a를 참조하면, 소자 분리막이 형성된 반도체 기판(10) 상에 게이트 절연막(도시되지 않음)을 형성한 다음, 상기 게이트 절연막 상에 폴리실리콘막, 금속 실리사이드막 및 게이트 캡핑막을 순차적으로 형성한다.
사진식각 공정을 이용하여 상기 캡핑막, 금속 실리사이드막 및 폴리실리콘막을 차례로 식각하여 반도체 기판(10) 상에 게이트 패턴들(15)을 형성한다. 게이트 패턴들(15)의 측벽에 각기 스페이서를 형성한 다음, 게이트 패턴들(15) 사이의 반도체 기판(10)에 불순물을 주입하여 소오스/드레인 영역을 형성함으로써, 반도체 기판(10) 상에 게이트 패턴(15)과 소오스/드레인 영역을 포함하는 트랜지스터를 완성한다.
상기 트랜지스터가 형성된 반도체 기판(10)의 전면에 실리콘 산화막을 형성 하고 이를 평탄화하여 제1 층간 절연막(20)을 형성한 다음, 제1 층간 절연막(20)을 식각하여 셀 영역(C)에 위치하는 게이트 패턴들(15) 사이의 반도체 기판(10)을 노출시키는 콘택 홀을 형성한다. 상기 콘택 홀을 채우면서 제1 층간 절연막(20) 상에 폴리실리콘과 같은 도전성 물질을 증착하고, 증착된 도전성 물질 및 제1 층간 절연막(20)을 식각하여 비트라인 콘택 패드(25)와 스토리지 노드 콘택 패드(30)를 형성한다.
상기 콘택 패드들(25, 30) 및 제1 층간 절연막(20) 상에 제2 층간 절연막(35)을 형성한 후, 제2 층간 절연막(35) 상에 제1 식각 저지막(40)을 형성한다. 제1 식각 저지막(40) 및 제2 층간 절연막(35)을 식각하여 셀 영역(A1)의 비트 라인 콘택 패드(25)를 노출시키는 비트라인 콘택 홀을 형성한다. 이 때, 페리/코어영역(P)에도 비트라인 콘택 부위 및 금속 콘택 부위에 해당하는 반도체 기판(10)을 노출시키는 콘택 홀들이 형성된다.
계속하여, 상기 셀 영역(C)의 비트라인 콘택 홀 및 페리/코어영역(P)의 콘택 홀들 내에 장벽 금속층(45)을 형성한 후, 상기 콘택 홀들을 금속으로 매립하고 화학 기계적 연마 공정을 이용하여 셀 영역(C)의 비트라인 콘택 홀 및 페리/코어영역(P)의 콘택 홀들에 각기 비트라인 콘택 플러그(50) 및 금속 콘택 패드(55)를 형성한다.
도 1b를 참조하면, 페리/코어영역(P)의 금속 콘택 패드(55) 주변의 식각 저지막(40)을 제외한 나머지 부분의 제1 식각 저지막(40)을 제거한 다음, 반도체 기 판(10)의 전면에 질화막(60) 및 비트라인 도전막(65)을 형성하고, 질화막(60) 및 비트라인 도전막(65)을 패터닝하여 제2 층간 절연막(35) 상에 비트라인을 형성한다. 이 때, 비트라인 도전막(65) 상에 보조 산화막(70)과 희생막(75)을 형성한 후, 사진식각 공정으로 희생막(75), 보조 산화막(70), 비트라인 도전막(65) 및 질화막(60)을 연속적으로 식각하여 비트라인 패턴을 형성한다. 상기 비트라인 패턴 상에 제3 층간 절연막(80)을 형성한 후, 상기 희생막(75)이 노출될 때까지 식각하여 제3 층간 절연막(80)을 평탄화한다.
한편, 페리/코어영역(P)의 비트라인 콘택 플러그(50)에 연결되는 비트라인 패턴은 상대적으로 좁은 폭으로 형성되고, 후속하여 형성되는 금속 콘택 플러그가 연결되는 비트라인 패턴은 상대적으로 넓은 폭으로 형성된다.
도 1c를 참조하면, 비트라인 패턴 상의 희생막(75) 및 보조 산화막(70)을 선택적으로 식각하여 비트라인 도전막(65)을 노출시킨다. 이에 따라, 제3 층간 절연막(80)에는 비트라인 패턴을 노출시키는 그루브(85)가 형성된다.
도 1d를 참조하면, 그루브(85)를 채우면서 제3 층간 절연막(80) 상에 질화막을 도포한 후, 도포된 질화막을 식각하여 그루브(85)를 매립하는 질화막 패턴(90)을 형성한다. 이 때, 페리/코어영역(P)의 상기 넓은 폭으로 형성된 비트라인 패턴을 노출시키는 그루브(85)에는 스페이서(95)가 형성된다.
상기 넓은 폭을 갖는 비트라인 패턴, 질화막 패턴(90), 스페이서(95) 및 제3 층간 절연막(80) 상에 추가 산화막(100)과 제2 식각 저지막(105)을 순차적으로 형성한다. 상기 셀 영역(C)에 위치하는 제2 식각 저지막(105), 추가 산화막(100), 제3 층간 절연막(80) 및 제2 층간 절연막(35)을 순차적으로 식각하여 스토리지 노드 콘택 패드(30)를 노출시키는 스토리지 노드 콘택 홀을 형성한 다음, 스트로지 노드 콘택 홀내에 도전 물질을 매립하여 스토리지 노드 콘택 패드(30)에 연결되는 스토리지 노드 콘택 플러그(110)를 형성한다.
도 1e를 참조하면, 몰드 층(도시되지 않음)을 이용하여 스토리지 노트 콘택 플러그(110)에 연결되는 실린더 형상의 스토리지 노드(115)를 형성한 후, 스토리지 노드(115) 상에 유전막(120) 및 플레이트 전극(125)을 차례로 형성하여 셀 영역(C)에 캐패시터를 완성한다.
전술한 바와 같이, 셀 영역(C)에 상기 캐패시터를 완성한 다음, 페리/코어영역(P)의 제2 식각 저지막(105)을 제거한다. 이어서, 셀 영역(C) 및 페리/코어 영역(P)에 제4 층간 절연막(130)을 도포하고 평탄화한다.
도 1f를 참조하면, 사진 식각 공정으로 제4 층간 절연막(130)과 제3 층간 절연막(80)을 식각하여 플레이트 전극(125), 금속 콘택 패드(55), 비트라인 패턴 등을 노출시키는 콘택 홀들을 형성한 다음, 상기 콘택 홀들에 도전성 물질을 매립하여 상부 회로 배선을 하부의 반도체 부품에 연결하는 금속 콘택 플러그(135, 140, 145)를 형성한다.
그러나, 전술한 종래의 자기 정렬 방식으로 금속 콘택을 형성하는 공정에 있어서는, 공정의 마진을 확보하기 위하여 비트라인 마스크인 질화막 패턴의 두께가 필연적으로 증가되어야 하므로 이에 따라 비트라인의 높이가 지나치게 높아지게 된다. 이에 비하여 반도체 장치의 디자인 룰은 약 0.1㎛ 이하로 감소하여 있기 때문 에 비트라인들 사이의 간격이 줄어들어 결국 비트라인의 어스펙트비가 크게 증가하게 된다. 또한, 자기 정렬 방식으로 금속 콘택을 형성하기 위하여 비트라인 랜딩 패드 상에 다수의 추가적인 막들을 적용하기 때문에 공정이 복잡해질 뿐만 아니라 각기 별도의 식각 공정이 추가적으로 진행되기 때문에 반도체 장치의 부품들이 손상을 입을 가능성이 크게 증가하게 된다.
더욱이, DRAM과 같은 반도체 장치가 점점 더 고집적화됨에 따라 반도체 기판의 페리/코어 영역의 비트라인 랜딩 패드의 사이즈도 크게 감소하고 있기 때문에, 비트라인 랜딩 패드에 대한 금속 콘택의 오버랩 마진도 현저하게 감소하고 있다. 비록, 반도체 기판의 페리/코어 영역의 디자인 룰을 증가시킬 경우에는 이러한 문제를 해결할 수는 있으나, 그에 비례하여 웨이퍼당 수득되는 칩의 수가 감소하기 때문에 결국 수율이 저하되는 또 다른 문제점이 발생한다
본 발명의 제1 목적은 반도체 기판의 비셀영역의 금속 콘택 형성 시에 극대화된 공정 마진의 확보를 통하여 금속 콘택의 불량을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 제2 목적은 반도체 기판의 비셀영역의 금속 콘택 형성 시에 디자인 룰의 변경 없이 공정 마진을 극대화시켜 비트라인에 대한 금속 콘택의 연결 불량을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치는, 반도체 기판의 비셀영역에 형성된 비트라인 랜딩 패드인 도전성 패드, 상기 도전성 패드 상에 형성된 절연막, 상기 도전성 패드의 상부 주변부의 상기 절연막 상에 형성되며, 상기 도전성 패드를 부분적으로 노출시키는 개구를 포함하는 도전성 패턴, 그리고 상기 개구를 매립하며, 상기 도전성 패드를 상부 배선과 연결하는 도전성 콘택을 포함한다. 이 때, 상기 도전성 콘택은 상기 도전성 패턴에 접촉되며, 상부 배선과 상기 도전성 패드를 연결한다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판의 비셀영역에 도전성 패드를 형성한 후, 상기 도전성 패드 상에 상기 도전성 패드의 상면의 주변부를 노출시키는 제1 패턴을 형성한다. 이어서, 상기 도전성 패드의 노출된 주변부 상에 제2 패턴을 형성하고, 상기 제1 패턴을 제거하여 상기 도전성 패드를 부분적으로 노출하는 개구부를 형성한 다음, 상기 개구부를 매립하면서 상기 도전성 패드에 연결되는 도전성 콘택을 형성한다.
본 발명에 따르면, 반도체 장치의 디자인 레이아웃이나 칩 사이즈의 변화없이 비트라인 랜딩 패드에 대해 금속 콘택이 오버랩되는 마진을 극대화시킬 수 있으므로, 공정 마진 부족으로 인하여 금속 콘택이 비트라인 랜딩 패드에 연결되지 못하는 문제점을 해결할 수 있다. 이에 따라, 비트라인에 대한 금속 콘택의 연결 불량으로 인하여 야기되는 반도체 장치의 불량을 방지할 수 있다. 또한, 금속 콘택의 형성 시에 추가적인 사진 식각 공정을 요구하지 않으면서 상부 배선과 비트라인을 연결하는 금속 콘택을 형성할 수 있기 때문에 이미 완성된 반도체 장치를 구성하는 각 부품들의 손상을 방지할 수 있을 뿐만 아니라 금속 콘택을 형성하는 공정을 단순화시킬 수 있다. 따라서, 반도체 장치의 제조 원가를 절감할 수 있는 동시에 반도체 장치의 수율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 6은 본 발명의 일 실시예에 따른 DRAM 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 2a, 도 2b, 도 3a, 도 3b, 도 4a 및 도 4b는 반도체 장치의 셀 영역(cell area)의 단면도들을 도시한 것이며, 도 2c, 도 3c, 도 4c, 도 5c 및 도 6은 상기 반도체 장치의 비셀 영역(non-cell) 영역에 상응하는 페리/코어 영역(peripheral/core area)의 단면도들을 도시한 것이다. 도 2a 내지 도 6에 있어서, 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 2a 및 도 2b는 각기 반도체 기판(200)의 셀 영역의 워드 라인(240) 및 비트라인(270)을 따라 자른 단면도들이며, 도 2c는 반도체 기판(200)의 페리/코어 영역의 비트라인(271)을 따라 자른 단면도이다. 도 2a 내지 도 2c는 반도체 기판(200) 상에 제1 층간 절연막(235)과 콘택 패드들(245, 250)을 형성한 상태를 나타낸다.
도 2a 내지 도 2c를 참조하면, 셀 영역 및 페리/코어 영역을 포함하는 반도체 기판(200)에 셸로우 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정이나 실리콘 부분 산화법(local oxidation of silicon) 등과 같은 소자 분리 공정을 이용하여 소자 분리막(205)을 형성한다.
계속하여, 열 산화법(thermal oxidation)이나 화학 기상 증착(Chemical Vapor Deposition: CVD) 방법으로 반도체 기판(200) 상에 얇은 두께를 갖는 게이트 산화막(도시되지 않음)을 형성한다. 이 때, 상기 게이트 산화막은 반도체 기판(200)의 셀 영역에서는 소자 분리막(205)에 의해 정의되는 액티브 영역(active region) 상에만 형성된다.
이어서, 상기 셀 영역 및 페리/코어 영역 상에 형성된 게이트 산화막 상에 게이트 도전막에 해당하는 제1 도전막(도시되지 않음) 및 게이트 마스크층에 해당하는 제1 마스크층(도시되지 않음)을 순차적으로 형성한다.
본 발명의 일실시예에 의하면, 상기 제1 도전막은 후에 게이트 도전막 패턴(215)으로 패터닝되며, 도핑된 폴리실리콘을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드(silicide)를 포함하는 폴리사이드(polycide) 구조로 형성된다.
후에 게이트 마스크 패턴(220)으로 패터닝되는 상기 제1 마스크층은 후속하여 형성되는 제1 층간 절연막(interlayer dielectrics: ILD)(235)에 대하여 식각 선택비(etch selectivity)를 갖는 물질로 구성된다. 예를 들면, 제1 층간 절연막(235)이 산화물로 구성될 경우, 상기 제1 마스크층은 바람직하게는 실리콘 질화물과 같은 질화물로 이루어진다.
이어서, 사진 식각 공정을 이용하여 상기 제1 마스크층, 상기 제1 도전막 및 상기 게이트 산화막을 패터닝하여, 반도체 기판(200) 상에 각기 게이트 산화막 패턴(210), 게이트 도전막 패턴(215) 및 게이트 마스크 패턴(220)으로 구성되는 게이 트 구조물(225)들을 형성한다.
본 발명의 일실시예에 의하면, 상기 제1 마스크층, 상기 제1 도전막 및 상기 게이트 산화막을 포토레지스트 마스크를 식각 마스크로 이용하여 연속적으로 패터닝함으로써, 반도체 기판(200) 상에 게이트 구조물(225)들을 형성한다. 본 발명의 다른 실시예에 따르면, 포토레지스트 마스크를 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝하여 먼저 게이트 마스크 패턴(220)을 형성한 다음, 애싱(ashing) 및 스트리핑(stripping)공정을 통하여 게이트 마스크 패턴(220) 상의 상기 포토레지스트 마스크를 제거한다. 계속하여, 게이트 마스크 패턴(220)을 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 산화막을 패터닝함으로써, 반도체 기판(200) 상에 게이트 산화막 패턴들(210), 게이트 도전막 패턴들(215) 및 게이트 마스크 패턴들(220)로 이루어진 게이트 구조물들(225)을 형성한다.
이어서, 게이트 구조물(225)들이 형성된 셀 영역 및 페리/코어 영역을 포함하는 반도체 기판(200) 상에 제1 절연막(도시되지 않음)을 도포한 다음, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물(225)들의 측면에 게이트 스페이서(230)를 형성한다. 이에 따라, 상기 셀 영역 및 페리/코어 영역을 포함하는 반도체 기판(200) 상에 서로 나란한 복수 개의 워드라인(240)들이 형성된다. 상기 셀 영역 및 페리/코어 영역에 형성된 각 워드 라인(240)은 그 측벽에 형성된 게이트 스페이서(230)에 의하여 인접하는 워드라인(240)과 서로 전기적으로 절연된다.
계속하여, 상기 셀 영역에 위치하는 워드라인(240)들 사이로 노출되는 반도 체 기판(200)에 이온 주입(ion implantation) 공정을 이용하여 불순물을 주입함으로써, 반도체 기판(200)에 소오스/드레인(도시되지 않음) 영역을 형성한다. 이에 따라, 상기 소오스/드레인 영역 및 게이트 구조물(225)을 포함하는 MOS(Metal Oxide Semiconductor) 트랜지스터들이 반도체 기판(200) 상에 형성된다. 이 때, 상기 셀 영역에 위치하는 상기 소오스/드레인 영역들은 각기 후속하여 형성되는 캐패시터의 스토리지 전극이 전기적으로 연결되는 스토리지 노드 콘택 영역과 비트라인이 전기적으로 연결되는 비트라인 콘택 영역으로 구분된다.
본 발명의 다른 실시예에 따르면, 각 게이트 구조물(225)의 측벽에 게이트 스페이서(230)를 형성하기 전에, 게이트 구조물(225) 사이로 노출되는 반도체 기판(200)에 불순물을 저농도로 1차 이온 주입한다. 이어서, 게이트 스페이서(230)가 형성된 워드라인(240) 사이로 노출되는 상기 반도체 기판(200)에 불순물을 고농도로 2차 이온 주입하여 MOS 트랜지스터의 소오스/드레인 영역을 형성할 수 있다.
다음에, 상기 MOS 트랜지스터들이 형성된 셀 영역 및 페리/코어 영역을 포함하는 반도체 기판(200)의 전면에 산화물을 사용하여 제1 층간 절연막(235)을 형성한다. 계속하여, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(235)의 상부를 평탄화시킨다. 이 경우, 워드라인(240)의 상면이 노출될 때까지 제1 층간 절연막(235)의 상부를 식각할 수 있다.
이어서, 상기 평탄화된 제1 층간 절연막(235)을 부분적으로 이방성 식각하여 제1 층간 절연막(235)에 상기 MOS 트랜지스터의 소오스/드레인 영역을 노출시키는 제1 콘택 홀들(도시되지 않음)을 형성한다. 본 발명의 일 실시예에 따르면, 산화물로 이루어진 제1 층간 절연막(235)의 식각 시, 워드라인(240)의 질화물로 구성된 게이트 마스크 패턴(220)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용함으로써, 상기 제1 콘택 홀들이 워드라인(240)에 대하여 자기 정렬(self-alignment)되면서 반도체 기판(200)의 상기 소오스/드레인 영역을 노출시키게 된다. 이 때, 제1 콘택 홀 가운데 일부는 상기 스토리지 노드 콘택 영역을 노출시키며, 다른 부분들은 상기 비트라인 콘택 영역을 노출시키게 된다.
상기 제1 콘택 홀들을 채우면서 제1 층간 절연막(235) 상에 고농도의 불순물로 도핑된 폴리실리콘으로 구성된 제2 도전막(도시되지 않음)을 형성한다. 이어서, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정으로 워드라인(240)의 게이트 마스크 패턴(220)의 상면이 노출될 때까지 제2 도전막을 식각하여 상기 제1 콘택 홀들을 매립하는 자기 정렬된 콘택(Self-Aligned Contact) 패드인 제1 스토리지 노드 콘택 패드(245) 및 비트라인 콘택 패드(250)를 형성한다. 이 때, 제1 스토리지 노드 콘택 패드(245) 및 비트라인 콘택 패드(250)는 각기 반도체 기판(200)에 형성된 상기 스토리지 노드 영역 및 비트라인 콘택 영역에 해당하는 소오스/드레인 영역들에 전기적으로 연결된다. 즉, 제1 스토리지 노드 콘택 패드(245)는 상기 소오스/드레인 영역들 가운데 스토리지 노드 콘택 영역에 전기적으로 접촉되며, 비트라인 콘택 패드(250)는 비트라인 콘택 영역에 전기적으로 접촉된다.
도 3a 내지 도 3c는 셀 영역 및 페리/코어 영역을 포함하는 반도체 기판(200) 상에 비트라인(270)을 형성한 상태를 설명하기 위한 단면도들을 도시한 것이다.
도 3a 내지 도 3c를 참조하면, 상기 워드라인(240), 제1 스토리지 노드 콘택 패드(245), 비트라인 콘택 패드(250) 및 제1 층간 절연막(230) 상에 산화물을 사용하여 제2 층간 절연막(255)을 형성한다. 제2 층간 절연막(255)은 후속하여 형성되는 비트라인(270)들과 제1 스토리지 노드 콘택 패드(245)를 전기적으로 절연시키는 역할을 수행한다. 바람직하게는, 제2 층간 절연막(255)은 BPSG(Boro Phosphor Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma) 산화물 또는 CVD 산화물로 이루어지며, 반도체 기판(200) 상에 약 1,000∼3,000Å 정도의 두께로 형성된다.
이어서, 후속하여 진행되는 사진 식각 공정의 공정 마진을 확보하기 위하여, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(255)을 식각 내지 연마함으로써, 제2 층간 절연막(255)의 상부를 평탄화시킨다. 이에 따라, 워드라인(240)의 상면을 기준으로 할 때, 평탄화된 제2 층간 절연막(255)이 약 1,000∼2,000Å 정도의 두께로 잔류하게 된다.
계속하여, 사진 식각 공정으로 제2 층간 절연막(255)을 부분적으로 식각하여 제2 층간 절연막(255)에 반도체 기판(200) 상에 형성된 비트라인 콘택 패드(250)를 노출시키는 제2 콘택 홀(도시되지 않음)들을 형성한다. 이 때, 상기 제2 콘택 홀들은 후속하여 형성되는 비트라인(270)과 비트라인 콘택 패드(250)를 서로 전기적으 로 연결하기 위한 비트라인 콘택 홀들에 해당한다.
이어서, 상기 비트라인 콘택 홀들을 채우면서 제2 층간 절연막(255) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 제3 도전막 및 상기 제2 마스크층은 후에 각기 비트라인 도전막 패턴(260) 및 비트라인 마스크 패턴(265)으로 패터닝된다.
이어서, 사진 식각 공정을 이용하여 상기 제2 마스크층 및 상기 제3 도전막을 순차적으로 패터닝하여 제2 층간 절연막(255) 상에 비트라인 도전막 패턴(260) 및 비트라인 마스크층 패턴(265)으로 이루어진 비트라인(270)을 형성한다.
본 발명의 다른 실시예에 따르면, 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝하여 비트라인 마스크 패턴(265)을 형성한 다음, 비트라인 마스크(265)를 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 비트라인 도전막 패턴(260)을 형성할 수 있다.
상기 비트라인 도전막 패턴(260)은 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층을 구비한다. 바람직하게는, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 구성되며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 상기 비트라인 마스크 패턴(265)은 후속하는 스토리지 노드 콘택 홀을 형성하기 위한 식각 공정 동안 비트라인 도전막 패턴(260)을 보호하는 역할을 수행한다. 이 때, 비트라인 마스크 패턴(265)은 후속하여 형성되는 산화물로 구성된 제3 층간 절연막(275)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 비트라인 마크스 패턴(265)은 질화물을 사용하여 형성된다.
한편, 도 3c에 도시한 바와 같이, 반도체 기판(200)의 페리/코어 영역의 제2 층간 절연막(255) 상에는 상기 셀 영역에 형성된 비트라인(270)과 동일한 폭을 갖는 비트라인(270) 및 이보다 넓은 폭을 가지는 비트라인(271)이 형성된다. 이 경우, 상기 페리/코어 영역에 위치하는 넓은 폭을 가지는 비트라인(271)은 후에 금속 콘택(295)(도 6 참조)이 전기적으로 연결되는 비트라인 랜딩 패드(landing pad)(271)에 해당된다. 또한, 상기 셀 영역 및 페리/코어 영역에 형성되는 비트라인(270)은 각기 워드라인(240)에 대하여 직교하는 방향을 따라 형성된다.
일반적으로 비트라인(270)은 DRAM 장치와 같은 반도체 장치의 메모리 셀에 축적된 전하의 유·무를 검출하기 위한 배선이며, 대체로 주변 회로 영역의 센스 앰프에 연결된다. 상기 메모리 셀에 축적된 전하의 검출에 의해 비트라인의 전압 변동이 검출되며, 이와 같은 전압의 변동은 메모리 셀의 스토리지 캐패시턴스가 증가하거나 비트라인 로딩 캐패시턴스가 감소할수록 증가한다. 따라서, 비트라인(270)의 로딩 캐패시턴스를 작게 만드는 것이 센스 앰프의 감도를 향상시키는 것이므로, 신뢰성 향상 및 응답 속도의 향상 등의 측면에서 비트라인(270)의 로딩 캐패시턴스는 가능한 한 낮은 것이 바람직하다.
전술한 본 발명의 일 실시예에 의하면, 비트라인(270)의 비트라인 도전막 패턴(260)이 비트라인 콘택 홀인 제1 콘택 홀을 통하여 비트라인 콘택 패드(250)에 직접 전기적으로 연결된다. 한편, 본 발명의 다른 실시예에 따르면, 상기 비트라인 콘택 홀의 내부에 도전물질을 채워 비트라인 콘택 패드(250)에 전기적으로 연결되는 비트라인 콘택 플러그를 먼저 형성한 다음, 이러한 비트라인 콘택 플러그 상에 비트라인 도전막 패턴(260)을 형성할 수 있다. 이 때, 비트라인 콘택 패드(250)를 노출시키는 상기 비트라인 콘택 홀을 채우면서 제2 층간 절연막(255) 상에 티타늄/티타늄 질화물로 이루어진 장벽 금속층(barrier metal layer) 및 텅스텐으로 이루어진 제1 금속층을 형성한 다음, 화학 기계적 연마(CMP)또는 에치 백 공정으로 제2 층간 절연막(255)의 상부가 노출될 때까지 상기 장벽 금속층 및 제1 금속층을 식각하여 상기 비트라인 콘택 홀을 매립하는 비트라인 콘택 플러그를 형성한다. 이에 따라, 상기 비트라인 콘택 플러그는 비트라인 콘택 패드(250)에 전기적으로 연결된다. 이어서, 상기 비트라인 콘택 플러그 상에 텅스텐과 같은 금속으로 구성된 제3 도전막 및 제2 마스크층을 형성한 후, 상기 제3 도전막 및 상기 제2 마스크층을 패터닝하여, 비트라인 도전막 패턴(260) 및 비트라인 마스크 패턴(265)으로 이루어진 비트라인(270)을 형성한다. 즉, 이 경우에는 비트라인 도전막 패턴(260)이 하나의 금속층으로 이루어진다.
계속하여, 비트라인(270)이 형성된 반도체 기판(200)의 전면에 BPSG, USG, HDP 산화물 또는 CVD 산화물 등과 산화물을 증착하여 제3 층간 절연막(275)을 형성한다. 이어서, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정으로 제3 층간 절연막(275)을 식각 내지 연마하여 제3 층간 절연막(275)의 상부를 평탄화시킨다.
상기 비트라인 도전막 패턴(260)이 텅스텐(W)을 포함하는 경우, 고온 산화물과 같이 고온에서 증착되거나 BPSG 내지 SOG(Spin On Glass)와 같이 증착 후 고온의 베이킹(baking) 공정이 요구되는 산화물을 사용하여 제3 층간 절연막(275)을 형 성할 때에는 비트라인 도전막 패턴(260)의 측면이 노출되어 있기 때문에 비트라인 도전막 패턴(260)에 포함된 텅스텐이 산화되는 문제가 발생한다. 이와 같은 문제를 방지하기 위하여, 저온에서 증착되면서 보이드 없이 갭 매립을 달성할 수 있는 HDP 산화물을 이용하여 제3 층간 절연막(275)을 형성하는 것이 바람직하다.
본 발명의 다른 실시예에 따르면, 인접하는 비트라인(270)들 사이의 제3 층간 절연막(275)에 보이드가 발생하는 현상을 방지하도록 약 50∼200Å 정도의 두께를 가지는 질화막을 비트라인(270) 및 제2 층간 절연막(255) 상에 형성한 다음, 이러한 질화막 상에 제3 층간 절연막(275)을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 후속하여 진행되는 스토리지 노드 콘택을 형성하는 공정 동안 비트라인(270)이 손상되는 것을 방지하는 동시에 비트라인(270)이 스토리지 노드 콘택과 전기적으로 연결되는 현상을 방지하기 위하여 비트라인(270)의 측벽에 비트라인 스페이서를 형성할 수 있다. 이 때, 상기 비트라인 스페이서는 제3 층간 절연막(275)에 대하여 식각 선택비를 가지는 질화물을 사용하여 형성한다.
도 4a 내지 도 4c는 스토리지 노드 콘택 패턴(285)을 형성한 상태를 나타내는 단면도들을 도시한 것이다.
도 4a 및 도 4b를 참조하면, 사진 식각 공정으로 제3 층간 절연막(275) 및 제2 층간 절연막(255)을 부분적으로 식각하여 워드라인들(240) 사이에 형성된 제1 스토리지 노드 콘택 패드(245)들을 노출시키는 제3 콘택 홀(도시되지 않음)들을 형성한다. 즉, 상기 제3 콘택 홀들은 스토리지 노드 콘택 홀들에 해당한다.
본 발명의 다른 실시예에 따르면, 스페이서를 이용하여 자기 정렬된 스토리지 노드 홀을 형성할 수 있다. 즉, 제3 층간 절연막(275)의 일부를 식각하여 스토리지 노드 콘택 홀을 부분적으로 형성한 다음, 부분적으로 형성된 스토리지 노드 콘택 홀의 측벽에 질화물로 구성된 스페이서를 형성한다. 이어서, 상기 스페이서를 이용하여 제1 스토리지 노드 콘택 패드(245)가 노출될 때까지 제3 층간 절연막(275) 및 제2 층간 절연막(255)을 식각하여 자기 정렬 방식으로 스토리지 노드 콘택 홀이 형성된다.
본 발명의 또 다른 실시예에 따르면, 희생막을 이용하여 스토리지 노드 콘택 홀을 형성할 수 있다. 다시 말하면, 평탄화된 제3 층간 절연막(275) 및 비트라인(270) 상에 제3 층간 절연막(275)에 비하여 보다 빠른 식각 속도를 갖는 산화물을 이용하여 상기 희생막을 형성한다. 예를 들면, 제3 층간 절연막(275)이 전술한 바와 같이 HDP 산화물로 이루어질 경우, 상기 희생막은 고농도로 도핑된 BPSG를 사용하여 형성한다. 이 때, 상기 희생막은 후속하여 형성되는 스토리지 노드 콘택 패드를 위한 제3 도전막의 평탄화 공정시 비트 라인 마스크 패턴(265)의 소모를 감소시켜 비트라인 도전막 패턴(260)을 보호한다. 이어서, 상기 희생막, 제3 층간 절연막(275) 및 제2 층간 절연막(255)을 식각하여 제1 스토리지 노드 콘택 패드(245)를 노출시키는 스토리지 노드 콘택 홀을 형성한다. 이 경우, 상술한 바와 같이 스페이서를 형성한 다음, 상기 스페이서를 이용하여 자기 정렬된 스토리지 노드 콘택 홀을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(275) 상에 반사 방지막(Anti Reflection Layer: ARL)을 추가적으로 형성할 수 있다. 본 발명의 또 다른 실시예에 따르면, 상기 스토리지 노드 콘택 홀을 형성한 후, 추가적인 세정 공정을 수행하여 상기 스토리지 노드 콘택 홀을 통해 노출된 제1 스토리지 노드 콘택 패드(245)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
이어서, 상기 스토리지 노드 콘택 홀들을 채우면서 제3 절연막(275) 상에 제4 도전막을 형성한 후, 화학 기계적 연마(CMP), 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(275)의 상부가 노출될 때까지 상기 제4 도전막을 식각하여 상기 스토리지 노드 콘택 홀 내에 스토리지 노드 콘택 플러그(280)를 형성한다. 이 때, 스토리지 노드 콘택 플러그(280)는 스토리지 노드 콘택 패드(245)와 유사하게 도핑된 폴리실리콘을 사용하여 형성한다.
한편, 도 4c에 도시한 바와 같이, 반도체 기판(200)의 페리/코어 영역에는 스토리지 노드 콘택 플러그(280)가 형성되지 않는다.
계속하여, 사각형의 형상을 가지는 제2 스토리지 노드 콘택 패드(290)를 형성하기 위하여 스토리지 노드 콘택 플러그(280) 및 제3 층간 절연막(275) 상에 산화물로 이루어진 버퍼층(도시되지 않음)을 형성한 다음, 사진 식각 공정으로 상기 버퍼층을 패터닝하여, 반도체 기판(200)의 셀 영역 및 페리/코어 영역에 스토리지 노드 콘택 플러그(280) 및 상기 비트라인 랜딩 패드(271)를 포함하는 제3 층간 절연막(275)을 부분적으로 노출시키는 스토리지 노드 콘택 패턴(285) 및 금속 콘택 패턴(286)을 형성한다. 이 때, 반도체 기판(200)의 셀 영역에서는 제2 스토리지 노 드 콘택 패드(290)가 형성되는 영역에 해당하는 제3 층간 절연막(275)을 노출시키는 스토리지 노드 콘택 패턴(285)이 형성되며, 페리/코어 영역에서는 아래에 비트라인 랜딩 패드(271)가 위치하는 부분의 제3 층간 절연막(275)을 노출시키는 금속 콘택 패턴(286)이 형성된다. 즉, 도 4c에 도시한 바와 같이, 반도체 기판(200)의 페리/코어 영역에는 후속하여 형성되는 금속 콘택(295)이 전기적으로 연결되는 영역을 오픈시키는 금속 콘택 패턴(286)이 형성된다.
본 발명에 따르면, 제2 스토리지 노드 콘택 패드(290)를 형성하기 위하여 상기 버퍼층을 반도체 기판(200) 상에 형성할 경우, 상기 셀 영역뿐만 아니라 페리/코어 영역에도 상기 버퍼층을 형성한 다음, 상기 버퍼층을 패터닝하여, 상기 셀 영역에는 스토리지 노드 콘택 패턴(280)을 형성하는 한편, 상기 페리/코어 영역에는 금속 콘택(295)의 형성을 위한 금속 콘택 패턴(286)을 형성한다. 상기 페리/코어 영역에 형성되는 금속 콘택 패턴(286)은 비트라인 랜딩 패드(271)의 상면 주변부를 노출시키도록 형성된다. 이 경우, 후속하는 금속 콘택(295)의 형성시 공정 마진을 충분히 확보할 수 있도록 반도체 기판(200)의 페리/코어 영역에 형성되는 금속 콘택 패턴(286)은 그 아래에 위치하는 비트라인 랜딩 패드(271)에 대하여 미스얼라인되는 마진만큼 겹쳐져야 한다. 즉, 비트라인 랜딩 패드(271) 상부에 위치하는 금속 콘택 패턴(286)의 폭이 증가할수록 금속 콘택(295)의 형성 시에 공정 마진이 증가하게 된다. 따라서, 기존의 반도체 장치의 사이즈를 증가시키지 않으면서 비트라인 랜딩 패드(271)에 금속 콘택(295)이 오버랩(overlap)되는 마진을 크게 증가시킬 수 있다.
도 5a 내지 도 5c는 제2 스토리지 노드 콘택 패드(290) 및 제5 도전막 패턴(291)을 형성한 상태를 나타내는 단면도들을 도시한 것이다.
도 5a 내지 도 5c를 참조하면, 상기 스토리지 노드 콘택 패턴(285) 및 금속 패턴(286)에 의해 노출되는 제3 층간 절연막(275) 상에 도핑된 폴리실리콘을 사용하여 제5 도전막을 도포한다. 이어서, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 이들 공정의 조합을 이용하여 스토리지 노드 콘택 패턴(285) 및 금속 패턴(286)이 노출될 때까지 상기 제5 도전막을 식각하여 제2 스토리지 노드 콘택 패드(290) 및 제5 도전막 패턴(291)을 형성한다. 반도체 기판(200)의 셀 영역의 스토리지 노드 콘택 플러그(280) 상에는 제2 스토리지 노드 콘택 패드(290)가 형성되며, 반도체 기판(200)의 페리/코어 영역에는 제5 도전막 패턴(291)이 형성된다. 제5 도전막 패턴(291)은 금속 콘택 패턴(286)에 의해 노출되는 비트라인 랜딩 패드(271) 상에 형성된다. 따라서, 비트라인 랜딩 패드(271)의 상면 중앙부에는 금속 콘택 패턴(286)이 위치하고, 비트라인 랜딩 패드(271)의 상면 중앙부에는 제5 도전막 패턴(291)이 형성된다. 후속하는 금속 콘택 홀(294)을 형성하는 공정에서 금속 콘택 패턴(286)이 제거될 경우, 비트라인 랜딩 패드(271)의 상면 중앙부를 노출시키는 개구부가 형성된다. 제2 스토리지 노드 콘택 패드(290)는 반도체 기판(200)의 셀 영역의 스토리지 노드 콘택 플러그(280)에 전기적으로 연결되며, 제5 도전막 패턴(291)은 반도체 기판(200)의 페리/코어 영역의 비트라인 랜딩 패드(271)를 중심으로 그 주변 상부에 위치한다.
도 6 및 도 7은 각기 반도체 장치의 페리/코어 영역에 금속 콘택 홀(294) 및 금속 콘택(295)을 형성한 상태를 나타내는 단면도들을 도시한 것이며, 도 8은 도 7에 도시한 반도체 장치의 전자 현미경 사진이다.
도시하지는 않았지만, 반도체 기판(200)의 셀 영역에는 일반적인 반도체 장치의 캐패시터 형성 공정에 따라 사각형의 형상을 갖는 제2 스토리지 노드 콘택 패드(290)에 전기적으로 연결되는 스토리지 전극, 유전막 및 플레이트 전극으로 이루어진 캐패시터가 형성된다.
도 6 내지 도 8을 참조하면, 상기 셀 영역에 캐패시터가 완성된 상태에서 반도체 기판(200)의 전면에 제4 층간 절연막(300)을 도포한 다음, 사진 식각 공정으로 제4 층간 절연막(300), 금속 콘택 패턴(286) 및 비트라인 마스크 패턴(265)을 식각하여 상대적으로 넓은 폭을 갖는 비트라인 랜딩 패드(271)의 비트라인 도전막 패턴(260)을 노출시키는 금속 콘택 홀인 제4 콘택 홀(294)을 형성한다. 이 때, 비트라인 랜딩 패드(271)의 중앙부 상의 금속 콘택 패턴(286)이 제거되어 비트라인 랜딩 패드(271)의 상면 중앙부를 노출시키는 개구부가 형성된다.
이어서, 금속 콘택 홀(294)을 채우면서 제4 층간 절연막(300) 상에 도핑된 폴리실리콘이나 텅스텐 등을 사용하여 제6 도전막을 도포한 후, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 이들 공정의 조합으로 상기 제6 도전막을 식각하여 상부 배선(도시되지 않음)과 비트라인 랜딩 패드(271)를 전기적으로 연결하는 금속 콘택(295)을 형성한다. 이 경우, 비트라인 랜딩 패드(271)의 상면 주변부에 산화물로 이루어진 금속 콘택 패턴(286)에 대하여 식각 선택비를 갖는 폴리실리콘으로 이루어진 제5 도전막 패턴(291)이 형성되어 있으므로 상기 금속 콘택 홀(294) 이 비트라인 랜딩 패드(271)에 대하여 자기 정렬되면서 형성된다. 이와 같이, 상기 금속 콘택 홀(294) 내에 비트라인 랜딩 패드(271)에 전기적으로 연결되는 금속 콘택(295)을 자기 정렬 방식으로 형성할 수 있으므로 금속 콘택(295)의 형성 시에 공정 마진을 극대화시킬 수 있다.
전술한 바와 같이 본 발명에 따르면, 반도체 장치의 디자인 레이아웃이나 칩 사이즈의 변화없이 비트라인 랜딩 패드에 대해 금속 콘택이 오버랩되는 마진을 극대화시킬 수 있으므로, 공정 마진 부족으로 인하여 금속 콘택이 비트라인 랜딩 패드에 연결되지 못하는 문제점을 해결할 수 있다. 따라서, 비트라인에 대한 금속 콘택의 연결 불량으로 인하여 야기되는 반도체 장치의 불량을 방지할 수 있다.
또한, 금속 콘택의 형성 시에 추가적인 사진 식각 공정을 요구하지 않으면서 상부 배선과 비트라인을 연결하는 금속 콘택을 형성할 수 있기 때문에 이미 완성된 반도체 장치를 구성하는 각 부품들의 손상을 방지할 수 있을 뿐만 아니라 금속 콘택을 형성하는 공정을 단순화시킬 수 있다. 따라서, 반도체 장치의 제조 원가를 절감할 수 있는 동시에 반도체 장치의 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (34)

  1. 반도체 기판의 비셀영역에 형성된 도전성 패드;
    상기 도전성 패드 상에 형성된 절연막;
    상기 도전성 패드의 상부 주변부의 상기 절연막 상에 형성되며, 상기 도전성 패드를 부분적으로 노출시키는 개구를 포함하는 도전성 패턴; 및
    상기 개구를 매립하며, 상기 도전성 패드를 상부 배선과 연결하는 도전성 콘택을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 도전성 콘택은 상기 도전성 패드에 접촉되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 도전성 패드는 상기 반도체 기판의 페리/코어 영역에 형성된 비트라인 랜딩 패드인 것을 특징으로 반도체 장치.
  4. 제3항에 있어서, 상기 비트라인 랜딩 패드는 상기 반도체 기판 상에 형성된 비트라인 도전성 패턴 및 상기 비트라인 도전성 패턴 상에 형성된 비트라인 마스크 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 비트라인 도전성 패턴은 금속을 포함하는 제1 층 및 금속 화합물을 포함하는 제2 층을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1 층은 티타늄/질화 티타늄을 포함하며, 상기 제2 층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서, 상기 비트라인 마스크 패턴은 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서, 상기 도전성 콘택은 상기 비트라인 마스크 패턴을 관통하여 상기 비트라인 도전성 패턴에 연결되는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제1항에 있어서, 상기 도전성 콘택은 상기 절연막을 관통하여 상기 도전성 패드에 연결되는 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 도전성 패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 도전성 콘택은 도핑된 폴리실리콘 또는 텅스텐을 포함 하는 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판의 비셀영역에 도전성 패드를 형성하는 단계;
    상기 도전성 패드 상에 상기 도전성 패드의 상면의 주변부를 노출시키는 제1 패턴을 형성하는 단계;
    상기 도전성 패드의 노출된 주변부 상에 제2 패턴을 형성하는 단계;
    상기 제1 패턴을 제거하여 상기 도전성 패드를 부분적으로 노출하는 개구부를 형성하는 단계; 및
    상기 개구부를 매립하면서 상기 도전성 패드에 연결되는 도전성 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 도전성 패드를 형성하는 단계는,
    상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 마스크층을 형성하는 단계; 및
    상기 마스크층 및 상기 도전막을 패터닝하여 도전성 패턴 및 마스크 패턴을 구비하는 상기 도전성 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 도전성 콘택을 형성하는 단계는,
    상기 제1 및 제2 패턴 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막, 상기 제1 패턴 및 상기 마스크 패턴을 식각하여 상기 도전성 패턴을 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀 내에 상기 도전성 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 제2 패턴은 상기 제1 패턴에 대하여 식각 선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 패턴은 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제2 패턴은 도전성 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제2 패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 반도체 기판의 셀 영역 및 페리/코어 영역 상에 형성된 게이트 구조물들;
    상기 셀 영역의 상기 게이트 구조물들 사이에 형성된 제1 및 제2 콘택 영역;
    상기 반도체 기판 상에 형성된 제1 절연막을 통하여 상기 제1 및 제2 콘택 영역에 각기 접촉되는 제1 패드 및 제2 패드;
    상기 셀 영역의 제1 절연막, 제1 패드, 제2 패드 및 상기 페리/코어 영역의 제1 절연막 상에 형성된 제2 절연막;
    상기 셀 영역의 상기 제2 절연막 상에 형성되며, 상기 제2 패드에 접촉되는 비트라인들;
    상기 페리/코어 영역의 상기 제2 절연막 상에 형성된 비트라인 랜딩 패드;
    상기 비트라인들 및 비트라인 랜딩 패드 상에 형성된 제3 절연막;
    상기 셀 영역의 제3 절연막 상에 형성되며, 상기 제1 콘택을 노출시키는 제1 콘택 패턴;
    상기 페리/코어 영역의 상기 제3 절연막 상에 형성되며, 상기 비트라인 랜딩패드 상면의 주변부를 노출시키는 제2 콘택 패턴;
    상기 셀 영역의 제3 절연막 및 제2 절연막을 통하여 상기 제1 패드에 접촉되는 제2 콘택;
    상기 셀 영역의 노출된 제2 콘택 상에 형성된 제3 패드;
    상기 페리/코어 영역의 노출된 비트라인 랜딩 패드 상에 형성된 도전성 패턴;
    상기 제1 콘택 패턴, 제3 패드, 제2 콘택 패턴 및 상기 도전성 패턴 상에 형성된 제4 절연막;
    상기 제4 절연막 및 도전성 패턴을 통하여 상기 비트라인 랜딩 패드에 접촉 되는 금속 콘택을 포함하는 반도체 장치.
  21. 제20항에 있어서, 상기 비트라인 및 상기 비트라인 랜딩 패드는 각기 비트라인 도전성 패턴 및 상기 비트라인 도전성 패턴 상에 형성된 비트라인 마스크 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서, 상기 비트라인 도전성 패턴은 금속을 포함하는 제1 층 및 금속 화합물을 포함하는 제2 층을 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 제1 층은 티타늄/질화 티타늄을 포함하며, 상기 제2 층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 비트라인 마스크 패턴은 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제21항에 있어서, 상기 금속 콘택은 상기 비트라인 마스크 패턴을 관통하여 상기 비트라인 도전성 패턴에 연결되는 것을 특징으로 하는 반도체 장치.
  26. 제20항에 있어서, 상기 제1 콘택 패턴 및 상기 제2 콘택 패턴은 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서, 상기 도전성 패턴은 상기 제2 콘택 패턴에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서, 상기 제2 콘택 패턴은 산화물을 포함하며, 상기 도전성 패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  29. 반도체 기판의 셀 영역 및 페리/코어 영역 상에 게이트 구조물을 형성하는 단계;
    상기 셀 영역의 상기 게이트 구조물 사이에 제1 및 제2 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 부분적으로 식각하여 상기 제1 및 제2 영역을 노출시키는 제1 콘택 홀들을 형성하는 단계;
    상기 제1 콘택 홀들 내에 상기 제1 및 제2 콘택 영역에 각기 접촉되는 제1 패드 및 제2 패드를 형성하는 단계;
    상기 셀 영역의 상기 제1 절연막, 상기 제1 패드, 상기 제2 패드 및 상기 페리/코어 영역의 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 셀 영역의 상기 제2 절연막을 부분적으로 식각하여 상기 제2 패드를 노출시키는 제2 콘택 홀을 형성하는 단계;
    상기 제2 콘택 홀 내에 상기 제2 패드에 접촉되는 제1 콘택을 형성하는 단계;
    상기 셀 영역의 상기 제1 콘택 및 상기 제2 절연막 상에 비트라인들을 형성하고, 상기 페리/코어 영역의 상기 제2 절연막 상에 비트라인 랜딩 패드를 형성하는 단계;
    상기 비트라인들 및 상기 비트라인 랜딩 패드 상에 제3 절연막을 형성하는 단계;
    상기 셀 영역의 상기 제3 절연막 및 상기 제2 절연막을 부분적으로 식각하여 상기 제1 패드를 노출시키는 제3 콘택 홀을 형성하는 단계;
    상기 제3 콘택 홀 내에 상기 제1 패드에 접촉되는 제2 콘택을 형성하는 단계;
    상기 셀 영역의 상기 제3 절연막 상에 상기 제2 콘택을 노출시키는 제1 콘택 패턴을 형성하고, 상기 페리/코어 영역의 상기 제3 절연막 상에 상기 비트라인 랜딩 패드의 상면 주변부를 노출시키는 제2 콘택 패턴을 형성하는 단계;
    상기 노출된 제2 콘택 상에 제3 패드를 형성하고, 상기 노출된 비트라인 랜딩 패드 상에 도전성 패턴을 형성하는 단계; 및
    상기 비트라인 랜딩 패드에 접촉되는 금속 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서, 상기 제2 절연막 및 상기 제3 절연막은 각기 BPSG, USG, HDP 산화물 및 CVD 산화물로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제29항에 있어서, 화학 기계적 연마 공정, 에치백 공정 또는 화힉 기계적 연마와 에치 백을 조합한 공정으로 상기 제2 절연막 및 상기 제3 절연막의 상부를 각기 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제29항에 있어서, 상기 비트라인들 및 상기 비트라인 콘택 패드를 형성하는 단계는,
    상기 셀 영역의 상기 제1 콘택, 상기 제2 절연막 및 상기 페리/코어 영역의 상기 제2 절연막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 마스크층을 형성하는 단계; 및
    상기 제1 도전막 및 상기 마스크층을 식각하여, 상기 셀 영역 및 상기 페리/코어 영역에 각기 비트라인 도전막 패턴 및 비트라인 마스크 패턴을 포함하는 상기 비트라인들 및 상기 비트라인 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제29항에 있어서, 상기 비트라인들 및 상기 비트라인 콘택 패드를 형성하는 단계는,
    상기 셀 영역의 상기 제1 콘택, 상기 제2 절연막 및 상기 페리/코어 영역의 상기 제2 절연막 상에 제1 층을 형성하는 단계;
    상기 제1 층 상에 제2 층을 형성하는 단계;
    상기 제2 층 상에 마스크층을 형성하는 단계; 및
    상기 제1 층, 상기 제2 층 및 상기 마스크층을 식각하여, 각기 비트라인 도전막 패턴 및 비트라인 마스크 패턴을 포함하는 상기 비트라인들 및 상기 비트라인 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제29항에 있어서, 상기 금속 콘택을 형성하는 단계는,
    상기 제1 콘택 패턴, 비트라인 랜딩 패드, 상기 제2 콘택 패턴 및 상기 도전성 패턴 상에 제4 절연막을 형성하는 단계; 및
    상기 제4 절연막 및 상기 제2 콘택 패턴을 식각하여 상기 비트라인 랜딩 패드를 노출시키는 제4 콘택 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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JP2004179969A JP4964407B2 (ja) 2003-06-25 2004-06-17 半導体装置及びその製造方法
US10/875,008 US7518245B2 (en) 2003-06-25 2004-06-22 Contact structure of a semiconductor device
TW093118051A TW200503111A (en) 2003-06-25 2004-06-23 Semiconductor device and method of manufacturing the same
CNB2004100598543A CN100405589C (zh) 2003-06-25 2004-06-25 半导体器件及其制造方法
DE102004030806A DE102004030806B4 (de) 2003-06-25 2004-06-25 Halbleitervorrichtung und Verfahren zur Herstellung derselben
US12/397,190 US7807569B2 (en) 2003-06-25 2009-03-03 Method of manufacturing a contact structure for a semiconductor device

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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520227B1 (ko) * 2003-12-26 2005-10-11 삼성전자주식회사 반도체 메모리장치의 제조방법 및 그에 따른 구조
US20060255384A1 (en) * 2005-05-13 2006-11-16 Peter Baars Memory device and method of manufacturing the same
KR100604943B1 (ko) 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법
US7615490B2 (en) * 2007-04-13 2009-11-10 Hynix Semiconductor Inc. Method for fabricating landing plug of semiconductor device
KR100875656B1 (ko) * 2007-08-14 2008-12-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7851356B2 (en) * 2007-09-28 2010-12-14 Qimonda Ag Integrated circuit and methods of manufacturing the same
KR101037476B1 (ko) * 2008-12-11 2011-05-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101758312B1 (ko) * 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
JP2012216643A (ja) * 2011-03-31 2012-11-08 Toshiba Corp 半導体記憶装置及びその製造方法
KR101851727B1 (ko) * 2011-12-16 2018-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20150097259A1 (en) * 2013-04-01 2015-04-09 Industrial Technology Research Institute Conductive via structure, package structure, and package of photosensitive device
CN104766847A (zh) * 2014-01-07 2015-07-08 财团法人工业技术研究院 导通孔结构、封装结构以及光感测元件封装
US9436787B2 (en) * 2014-04-14 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an integrated circuit with optimized pattern density uniformity
US20170069649A1 (en) * 2015-09-04 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
CN109411405A (zh) * 2017-08-17 2019-03-01 联华电子股份有限公司 半导体结构及其制作方法
CN108538780A (zh) * 2018-04-18 2018-09-14 睿力集成电路有限公司 位线/存储节点接触栓塞和多晶硅接触薄膜的制造方法
TWI685086B (zh) 2019-01-03 2020-02-11 華邦電子股份有限公司 著陸墊結構及其製造方法
TWI717062B (zh) * 2019-10-16 2021-01-21 華邦電子股份有限公司 圖案化的方法
US11289493B2 (en) 2019-10-31 2022-03-29 Winbond Electronics Corp. Patterning method
CN116133364A (zh) * 2021-08-09 2023-05-16 长鑫存储技术有限公司 一种接触孔制备方法、半导体结构及电子设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
JP3188589B2 (ja) * 1993-06-01 2001-07-16 松下電器産業株式会社 半導体装置及びその製造方法
KR0136684B1 (en) * 1993-06-01 1998-04-29 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
KR0140657B1 (ko) 1994-12-31 1998-06-01 김주용 반도체 소자의 제조방법
KR0185298B1 (ko) 1995-12-30 1999-04-15 김주용 반도체 소자의 콘택홀 매립용 플러그 형성방법
KR100200697B1 (ko) 1996-01-22 1999-06-15 윤종용 가드링을 구비하는 반도체장치 및 이를 이용한 콘택트 형성방법
JP2755243B2 (ja) * 1996-01-23 1998-05-20 日本電気株式会社 半導体記憶装置およびその製造方法
JP3614267B2 (ja) * 1997-02-05 2005-01-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH10321724A (ja) * 1997-03-19 1998-12-04 Fujitsu Ltd 半導体装置およびその製造方法
KR100248144B1 (ko) * 1997-06-30 2000-03-15 김영환 반도체 소자의 콘택 제조방법
KR100270210B1 (ko) * 1998-04-25 2000-10-16 윤종용 디램 셀 커패시터 및 그의 제조 방법
TW377492B (en) 1998-06-08 1999-12-21 United Microelectronics Corp Method of manufacturing dual damascene
KR100285700B1 (ko) * 1998-07-10 2001-04-02 윤종용 반도체장치의콘택형성방법및그구조
US6010933A (en) * 1998-07-17 2000-01-04 Vanguard International Semiconductor Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices
US6291335B1 (en) * 1999-10-04 2001-09-18 Infineon Technologies Ag Locally folded split level bitline wiring
JP2001185552A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR20020065795A (ko) 2001-02-07 2002-08-14 삼성전자 주식회사 디램 장치 및 그 형성 방법
KR100389925B1 (ko) * 2001-03-05 2003-07-04 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
JP2002313952A (ja) * 2001-04-13 2002-10-25 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100378200B1 (ko) * 2001-05-22 2003-03-29 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법
JP2003100659A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置及びその製造方法

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