KR100576083B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

충분한 콘택 사이즈를 확보하여 현저하게 감소된 저항을 갖는 콘택을 가지는 반도체 장치 및 그 제조방법이 개시된다. 이를 위하여, 콘택영역들이 형성된 기판 상에 제1 층간절연막 및 식각저지층을 형성한다. 이어서, 배선과 배선 스페이서를 형성하고, 제2 층간절연막을 형성한다. 그 다음, 제2 층간절연막을 식각하여, 식각저지층을 노출시키고, 콘택 스페이서를 형성하고, 콘택 스페이서를 마스크로 하여 상기 식각저지막 및 제1 층간절연막을 1차 식각하여 상기 콘택영역을 노출시킨다. 이어서, 제1 층간절연막을 2차 식각하여 콘택영역의 노출 면적을 확장시킨다. 콘택의 미스-얼라인먼트가 발생하더라도, 콘택영역(또는 콘택 패드)와 콘택 플러그의 접촉 면적 축소를 방지할 수 있어, 신뢰성있는 캐패시터 등의 반도체 소자를 제조할 수 있게 된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 사선형 활성 영역을 가지는 반도체 장치에서 콘택 홀의 형성 방법을 설명하기 위한 평면도이다.
도 2a 내지 도 2b는 종래 기술에 따른 반도체 장치의 콘택 홀 형성 방법의 문제점을 설명하기 위한 단면도들이다.
도 3a 내지 3h는 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 의한 반도체 장치를 설명하기 위한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 기판 105 : 콘택영역
107 : 콘택 패드 109 : 제3 층간절연막
110 : 제1 충간절연막 120 : 식각저지층
130 : 배선 132 : 장벽금속층
134 : 도전층 136 : 마스크층
138 : 배선 스페이서 140 : 제2 층간절연막
150 : 콘택 스페이서 160 : 콘택 플러그
162 : 제1 도전체 164 : 제2 도전체
본 발명은 반도체 장치의 제조방법 및 그에 따른 반도체 장치에 관한 것으로, 보다 상세하게는 다층 구조의 반도체 장치에서 상부 및 하부 도전층을 연결하기 위한 콘택 형성 시의 미스-얼라인먼트(mis-alignment)로 인한 콘택 사이즈 감소를 해결할 수 있는 반도체 장치 및 이의 제조 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)과 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 대체로 하나의 DRAM은 1개의 트랜지스터와 1개의 캐패시터로 구성되며, 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극(storage electrode), 유전층(dielectric layer) 및 플레이트 전극(plate electrode) 등으로 구성된다.
이러한 캐패시터의 정전용량(capacitance)이 감소하면, 메모리 셀의 데이터 독출 능력(readability)이 열화(劣化)되고 소프트 에러율(soft error rate)을 증가하며, 반도체 메모리 장치가 저전압에서 동작하기 어려워지는 문제점이 있다. 여기서, 캐패시터의 정전 용량은 유전체의 유전 상수 및 캐패시터의 표면적에 비례하게 된다.
한편, DRAM 등의 메모리 장치의 저장 능력을 향상시키기 위하여 반도체 장치는 갈수록 고집적화되고 있으며, 이에 따라 캐패시터와 같은 소자는 날로 그 크기가 작아지고 있다. 즉, 전술한 바와 같이, 캐패시터의 정전 용량을 확보하여 반도체 장치의 성능을 확보하기 위해서는 캐패시터의 표면적을 증가시켜야 하지만, 고집적화 경향은 캐패시터의 표면적 증가를 어렵게 한다. 이러한 문제는 특히, 종래 비트 라인 하부에 캐패시터를 형성하는 방법으로는 더 이상 캐패시터의 표면적 증가를 통한 정전 용량은 확보는 불가능하기 때문에 해결하기 어렵다.
상술한 문제점을 해결하기 위하여 캐패시터를 비트 라인 상부에 형성하는 이른바, COB(capacitor-over-bit line) 구조가 널리 채택되고 있다. 상기 COB 구조에서는 캐패시터의 스토리지 전극(하부 전극)이 비트 라인 구조물에 의하여 제한되지 않으므로 보다 넓은 스토리지 전극을 형성하는 것이 가능하게 된다.
또한, 최근에는 상술한 COB 구조를 채용하면서, 반도체 기판 상의 활성 영역을 비트 라인에 대하여 비스듬하게 형성하여 누설 전류를 감소시키는 효과 등을 달성하는 방법이 알려져 있다.
도 1은 종래 사선형 활성 영역을 가지는 반도체 장치에서 콘택 홀을 형성하는 방법을 설명하기 위한 평면도를 도시한 것이다.
도 1을 참조하면, 기판에 마련된 활성 영역(11)에 대하여 비스듬하게 워드 라인(13) 및 비트 라인(30)이 형성된다. 또한, 스토리지 전극과 활성 영역(11)의 접촉을 위한 스토리지 노드 콘택 홀(50) 및 비트 라인(30)과 활성 영역(11)의 접촉을 위한 비트 라인 콘택(17)이 형성된다. 구체적으로, COB 구조에서 캐패시터의 스 토리지 전극과 반도체 기판의 소스/드레인 영역을 접촉시키는 스토리지 노드 콘택 홀(50)을 비트 라인(30)이 위치하는 영역 이외의 장소에 배치할 필요가 있는 바, 이에 부응하여 활성 영역(11)을 비트 라인(30) 및 워드 라인(13)에 대하여 사선 방향을 따라 배치한다.
한편, 전술한 바와 같이, 반도체 장치의 집적도가 증가함에 따라, 소자와 소자 또는 층과 층을 고전도성 박막으로 연결시키는 콘택 홀의 크기는 감소하는 반면, 층간절연막의 두께는 증가하고 있다. 따라서, 콘택 홀의 어스펙트비(즉, 홀의 직경에 대한 홀의 길이의 비)가 증가하여 사진 식각 공정(photolithography process)에서 콘택 홀의 정렬 마진이 감소함으로써, 기존의 콘택 홀 형성 방법으로는 미세 크기의 콘택 홀을 형성하는 것이 어렵게 되고 있다.
이에 따라, DRAM 장치에서는 콘택 홀의 어스펙트비를 감소시키기 위해 랜딩 패드(landing pad)를 사용하고 있으며, 0.1㎛ 이하의 패턴 크기에서는 자기 정렬 콘택(Self-Aligned Contact; SAC) 구조를 이용하여 정렬 마진의 감소에 따른 단락 발생의 문제를 해결하고 있다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 장치의 콘택 홀 형성 방법의 문제점을 설명하기 위한 단면도들이다. 도 2a 및 도 2b는 도 1의 a1-a2 선을 따라 자른 단면도들이다.
도 2a를 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 통상의 소자분리 공정으로 반도체 기판(10) 상에 소자분리 영역을 형성하여 액티브 영역을 정의한다. 그런 다음, 상기 기판(10) 상에 워드 라인으로 제공되 는 게이트 전극 및 소오스/드레인 영역을 포함하는 MOS 트랜지스터들을 형성한다. 상기 MOS 트랜지스터들이 형성된 기판(10)의 전면에 산화물로 이루어진 제1 층간절연막(20)을 형성한 후, 화학 기계적 연마(chemical mechanical polishing : CMP) 공정 또는 에치백 공정에 의해 상기 제1 층간절연막(20)을 평탄화한다. 그런 다음, 질화물에 대해 높은 식각 선택비를 갖는 식각 조건으로 상기 제1 층간절연막(20)을 식각하여 상기 게이트 전극에 대해 자기 정렬되면서 상기 소오스/드레인 영역을 노출시키는 콘택 홀들을 형성한다.
상기 제1 층간절연막(20) 및 콘택 홀들 상에 도핑된 폴리실리콘층을 증착한 후, 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 통해 상기 폴리실리콘층을 노드 분리하여 상기 소오스/드레인 영역과 접촉하는 SAC 패드들(22a, 22b)을 형성한다.
이어서, 상기 제1 층간절연막(20) 및 상기 SAC 패드들(22a, 22b) 상에 산화물로 이루어진 제2 층간절연막(24)을 약 1000∼3000Å의 두께로 증착한 후, 화학 기계적 연마(CMP) 공정 또는 에치백 공정으로 상기 제2 층간절연막(24)을 평탄화한다. 통상의 사진식각 공정에 의해 상기 제2 층간절연막(24)을 부분적으로 식각하여 드레인 영역 상의 SAC 패드(22b)를 노출시키는 비트 라인 콘택 홀(25)을 형성한 후, 상기 비트 라인 콘택 홀(25) 및 제2 층간절연막(24) 상에 티타늄/티타늄 질화물(Ti/TiN)로 이루어진 장벽 금속층(26) 및 약 400∼800Å 정도의 두께를 갖는 텅스텐 또는 텅스텐 실리사이드층을 포함하는 비트 라인용 도전층(27) 을 형성하고, 그 위에 질화물을 약 1000∼3000Å 정도의 두께로 증착하여 비트 라인 마스크층(28)을 형성한다. 그런 다음, 사진 식각 공정으로 상기 비트 라인 마스크층(28) 및 도전층(26, 27)을 식각하여 제1 도전층(26, 27) 및 비트 라인 마스크층(28)으로 이루어진 비트 라인(30)들을 형성한다. 여기서, 상기 비트 라인 마스크층(28)은 스토리지 노드 콘택 홀을 형성하기 위한 후속의 식각 공정 시 비트 라인(30)과 스토리지 노드 콘택 홀 사이의 절연 간격(이를 숄더라 한다)을 넓히기 위해 통상 2000Å 이상의 두께로 두껍게 형성한다.
계속해서, 상기 비트 라인(30) 및 제2 층간절연막(24) 상에 후속 공정에서 형성될 제3 층간절연막에 대해 식각 선택비를 갖는 물질, 예컨대 질화물을 증착하고 이를 이방성 식각하여 상기 비트 라인(30)의 측면에 비트 라인 스페이서(32)들을 형성한다. 이와 같이, 비트 라인(30)의 패터닝 직후 질화물로 이루어진 비트 라인 스페이서(32)를 형성하기 위한 식각 공정을 진행하기 때문에, 동일한 질화물로 이루어진 비트 라인 마스크층(28)의 표면이 일부분 손실(loss)된다.
이어서, 상기 결과물의 전면에 BPSG(borophophosilicate glass), USG(undoped silicate glass), HDP(high density plasma) 산화물 또는 CVD(chemical vapor deposition) 산화물로 이루어진 제3 층간절연막(34)을 증착한 후, 화학 기계적 연마 공정(CMP) 또는 에치백 공정으로 상기 제3 층간절연막(34)을 평탄화한다.
도 2b를 참조하면, 사진 공정으로 상기 제3 층간절연막(34) 상에 스토리지 노드 콘택 홀 영역을 한정하는 포토레지스트 패턴(40)을 형성한 후, 질화물로 이루어진 비트 라인 스페이서(32)에 대해 높은 식각 선택비를 갖는 식각 가스로 상기 제3 층간절연막(34) 및 제2 층간절연막(24)을 건식 식각하여 상기 소오스 영역 상의 SAC 패드(22a)를 노출하는 스토리지 노드 콘택 홀(50)을 형성한다.
이어서, 상기 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 콘택 홀(50)의 내부에 도핑된 폴리실리콘으로 이루어진 제2 도전층을 증착하고, CMP 또는 에치백 공정으로 상기 제2 도전층을 노드 분리하여 스토리지 노드 콘택 패드(38)를 형성한다.
상술한 종래 방법에 의하면, SAC 공정의 마진을 확보하기 위하여 질화물로 이루어진 비트 라인 마스크층(28)의 두께를 증가시켜야 하므로 비트 라인(30)의 높이가 높아지게 된다. 반면에, 패턴의 디자인 룰이 0.1㎛ 이하로 감소함에 따라 비트 라인(30)과 비트 라인(30) 사이의 간격이 줄어들게 되므로, 비트 라인(30)의 어스펙트비가 증가하게 된다. 또한, 비트 라인(30)의 측면에 비트 라인 스페이서(32)가 형성되어 있는 상태에서 제3 층간절연막(34)을 증착하면, 비트 라인(30)들 사이의 간격이 더욱 줄어들게 되어 비트 라인(30)의 어스펙트비가 더욱 증가하게 된다.
또한, SAC 공정의 마진을 확보하기 위하여 비트 라인 마스크층(28)의 두께를 증가시키면, 비트 라인 패터닝을 위한 포토레지스트막의 두께도 증가되어야 한다. 이 경우, 포토레지스트막의 쓰러짐에 의한 비트 라인(30)의 리프팅(lifting)이 발생하게 된다. 즉, 사진식각 마스크가 S로 표시된 폭만큼 미스-얼라인먼트가 발생하면, 상기 SAC 패드(22a)와의 접촉면적은 W1에서 W2로 줄어들게 되어 스토리지 노드 콘택의 저항이 증가하는 문제점이 있다. 이러한 문제점은 특히, 사선방향의 활성영역을 가지는 반도체 장치에서 보다 더 심각하게 나타난다.
이러한 문제점을 해결하기 위하여, 즉 대한민국 등록특허 제366621호에는 더미 절연층 패턴을 이용하여 전기적인 단락이 발생하는 것을 방지하고, 콘택 홀이 오픈되지 않는 것을 방지하며, 반도체 소자의 고집적화에 대한 사진 식각 공정에서의 오정렬 마진을 확보할 수 있는 도전성 콘택의 제조 방법이 개시되어 있다.
그러나, 상술한 방법에 의하는 경우 그 공정이 복잡하여 반도체 장치의 단위시간당 처리량(throughput)이 불량하고, 최근 주목받고 있는 사선형의 활성 영역을 가지는 반도체 기판에 대한 적용을 위한 구체적인 기술적 구성에 대해서는 언급하고 있지 않다. 따라서 디자인 룰(design rule)이 0.1㎛ 이하이고 비트 라인에 대하여 사선형 활성 영역을 가지는 반도체 장치에서, 스토리지 노드 콘택 형성 시에 미스-얼라인먼트 마진(mis-alignment margin)을 충분히 확보하여 차세대 디바이스들의 제조 공정에서 대하여 경쟁력을 가질 수 있는 반도체 장치의 제조 방법의 개발이 요청된다.
본 발명의 제1 목적은 높은 어스펙트비를 갖는 콘택을 포함하는 다층 구조에서 충분한 콘택 사이즈를 확보하여 현저하게 감소된 저항을 갖는 콘택을 포함하는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 제2 목적은 전술한 반도체 장치의 제조방법을 이용하여, 콘택의 어스펙트비가 높은 다층 구조에서 크게 감소된 저항을 갖는 콘택을 포함하는 반도체 장치를 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 장치의 제조방법에 의하면, 먼저 콘택영역들이 형성된 활성영역들을 가지는 기판 상에 제1 층간절연막을 형성한다. 이어서, 제1 층간절연막 상에 식각저지층을 형성하고, 콘택영역들 사이의 식각저지층 상에 활성영역들에 대하여 사선 방향을 따라 배선들 및 상기 배선 측벽의 배선 스페이서를 형성한다. 계속하여, 배선들 및 배선 스페이서를 포함하는 식각저지층 상에 제2 층간절연막을 형성하고, 배선 스페이서들을 마스크로 하여 제2 층간절연막을 식각하여 식각저지층을 노출시킨다. 다음에 배선 스페이서 측벽에 콘택 스페이서를 형성하고, 콘택 스페이서를 마스크로 하여 상기 식각저지막 및 제1 층간절연막을 1차 식각하여 상기 콘택영역을 노출시킨 후, 상기 제1 층간절연막을 2차 식각하여 콘택영역의 노출 면적을 확장시킨다.
또한, 상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는, 콘택영역이 형성된 활성영역을 가지는 기판과 기판 상에 형성된 제1 층간절연막, 그리고 제1 층간절연막 상에 형성된 식각저지막을 가진다. 또한, 콘택영역 사이의 식각저지막 상에 활성영역에 대하여 사선 방향을 따라 형성된 배선 및 배선 측벽의 배선 스페이서, 식각 저지막 상의 배선 스페이서 측벽에 형성된 콘택 스페이서와 전술한 배선들, 배선 스페이서 및 콘택 스페이서를 포함하는 식각저지막 상에 형성된 제2 층간절연막을 구비한다. 그리고 콘택 스페이서들 사이의 제2 층간절연막 및 식각저지막을 관통하여 형성된 제1 도전체와 제1 층간절연막을 관통하여 제1 도전체와 콘택영역에 접촉하는 제2 도전체를 가지는 콘택 플러그를 포함한다.
본 발명에 의하면, 비트라인 등의 배선 하부에 식각저지층을 형성하고, 콘택홀 형성 후 콘택영역 확장 공정을 실시함으로써, 콘택의 미스-얼라인먼트에 따른 문제점을 해결할 수 있다. 구체적으로, 콘택의 미스-얼라인 먼트가 발생하더라도, 배선과 콘택 플러그의 단락을 방지하는 동시에 콘택영역(또는 콘택 패드)와 콘택 플러그의 접촉 면적 축소를 방지할 수 있어, 신뢰성있는 캐패시터 등의 반도체 소자를 제조할 수 있게 된다. 따라서, 비록 캐패시터 구조물이 높은 종횡비를 갖는 경우라 하더라도 충분한 미스-얼라인먼트 마진이 확보되어 디자인 룰 0.1㎛ 이하의 차세대 디바이스들의 제조 공정에서 대하여 경쟁력을 가질 수 있는 SAC 형성방법을 구현할 수 있으며, 결국 반도체 장치의 신뢰성 및 반도체 제조 공정의 수율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 이의 제조 방법을 상세하게 설명한다. 후술하는 본 발명의 실시예들은 통상의 기판에도 적용 가능하지만, 특히 본 발명은 사선형 활성 영역(diagonal active region)들을 구비하는 반도체 기판에 적용할 경우에 더욱 유용하다.
본 발명에 따르면 먼저 충분한 콘택 미스-얼라인먼트 마진을 갖는 반도체 장치의 제조방법이 제공된다. 도 3a 내지 3h는 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 콘택영역(105)들이 형성된 활성영역들을 가지는 기판 (100)상에 제1 층간절연막(110)을 형성한다.
구체적으로, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 통상의 소자 분리 공정으로 반도체 기판(100) 상에 소자 분리 막을 형성하여 활성 영역 및 필드 영역을 정의한다. 여기서, 상기 활성 영역들은, 예를 들면, 바(bar) 형태 또는 트랙의 형태로 형성한다. 이어서, 상기 기판(100)에 형성된 활성 영역들에 콘택영역(105)들을 형성한다. 다음에, 기판(100) 상에 워드 라인으로 제공되는 게이트 전극(도시되지 않음) 및 소오스/드레인 영역에 해당되는 콘택영역(105)들을 포함하는 MOS 트랜지스터들을 형성한다.
이어서, 상기 게이트 전극 구조물들이 형성된 기판(100)의 전면에 바람직하게는 질화물 계열의 절연막을 증착하고, 상기 절연막을 이방성 식각하여 각각의 게이트 전극 구조물의 측면에 배선 스페이서를 형성한다. 따라서, 상기 게이트 구조물은 그 상면 및 측면이 절연막, 즉 게이트 마스크층 및 배선 스페이서로 둘러싸이므로 인접한 게이트 구조물과 전기적으로 격리된다.
이어서, 상기 게이트 전극 구조물 사이의 반도체 기판 상에 이온 주입 공정으로 불순물을 주입한 후 열처리 공정을 수행함으로써 소스 영역 또는 드레인 영역에 해당하는 콘택영역(105)들을 형성한다. 여기서, 게이트 구조물의 측벽에 배선 스페이서를 형성하기 전에, 게이트 구조물 사이에 노출되는 반도체 기판(100)에 낮은 농도의 불순물을 1차적으로 이온 주입하고, 그 다음에, 게이트 구조물의 측벽에 배선 스페이서를 형성한 후, 상기 1차 이온 주입된 반도체 기판(100)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD(Lightly Doped Drain)구조를 갖는 소오스/드레인 영역인 콘택영역(105)을 형성할 수도 있다.
이어서, 선택적으로 콘택영역(105)에 접촉하는 콘택 패드(107)들을 형성한 다. 상기 콘택 패드(107)는 소위 랜딩 패드(landing pad)라고도 불린다. 이의 형성 방법의 일예를 구체적으로 설명하면 다음과 같다.
MOS 트랜지스터들을 포함한 기판(100)의 전면에 산화물 계열의 물질로 이루어진 제3 층간절연막(109)을 형성한 후, 화학 기계적 연마 공정(CMP), 에치백 공정 또는 이들을 조합한 공정으로 제3 층간절연막(109)을 평탄화한다. 다음에, 질화물로 이루어진 게이트 마스크층에 대해 높은 식각 선택비를 갖는 식각 가스를 이용하여 제3 층간절연막(109)을 이방성 식각함으로써, 상기 게이트 구조물에 자기 정렬되면서 소오스/드레인 영역에 해당되는 콘택영역(105)들을 노출시키는 콘택 패드 콘택 홀(도시되지 않음)들을 형성한다.
상기 콘택 홀들을 매립하도록 고농도의 불순물로 도핑된 폴리 실리콘층을 증착한 후, 상기 게이트 마스크층의 상부 표면이 노출될 때까지 화학 기계적 연마(CMP) 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정에 의해 상기 폴리실리콘층 및 제3 층간절연막(109)을 평탄화한다. 그러면, 각각의 콘택 패드 콘택 홀 내에 노드 분리된 콘택 패드(107)가 형성된다. 상기 복수의 콘택 패드(107) 중 일부는 소스 영역과 접촉하고, 일부는 드레인 영역과 접촉한다.
계속하여, 콘택 패드(622)들이 형성된 기판(100) 상에 제1 층간절연막(110)을 형성한다.
구체적으로, 상기 콘택 패드(107)들을 형성한 후, 결과물의 전면에 BPSG, USG, SOG, HDP 산화물 또는 CVD 산화물과 같은 산화물 계열의 물질을 약 1000～3000Å 정도의 두께, 바람직하게는 약 2000Å의 두께로 증착하여 제1 층간절 연막(110)을 형성한 후, 화학 기계적 연마(CMP) 공정, 에치백 공정 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정 중의 어느 하나로 제1 층간절연막(110)의 표면을 평탄화한다. 상기 제1 층간절연막(110)은 콘택 패드(107)들과 그 위에 형성되어질 비트 라인 등의 배선(130)을 서로 격리시킨다.
도 3b를 참조하면, 상기 제1 층간절연막(110) 상에 식각저지막(120)을 형성한다. 상기 식각저지막(110)은 후속하여 형성되는 제2 층간절연막(140)에 대하여 식각 선택비를 가지는 물질을 사용하여 형성한다. 예를 들어, 제2 층간절연막(140)으로 산화막을 사용하는 경우, 상기 산화막과 습식 식각 선택비가 있는 질화실리콘 등으로 수백Å 정도의 식각저지막(120)을 형성한다. 상기 도 3b에서는 제1 층간절연막 상부에 식각저지막(120)을 형성하는 경우를 예시하였지만, 제1 층간절연막 중간에 식각저지막(120)을 형성할 수도 있다.
도 3c를 참조하면, 상기 콘택영역(105)들 사이의 상기 식각저지층(120) 상에 상기 활성영역들에 대하여 사선 방향을 따라 배선(130)들 및 상기 배선(130) 측벽의 배선 스페이서(138)를 형성한다.
콘택 패드(107)를 형성한 경우라면, 상기 콘택 패드(107)들 사이의 제1 층간절연막(110) 상에 상기 활성 영역들에 대하여 사선 방향으로 비트 라인 등의 배선(130)을 형성한다. 이러한 사선 방향의 활성 영역 배치에 의하여 누설 전류를 억제하여 셀 전류를 증가시킬 수 있다.
상기 배선(130)은 도전층(134) 및 도전층(134) 상에 형성된 마스크층(136)을 포함한다. 여기서, 마스크층(136)은 산화물로 구성된 제1 층간절연막(110) 및 제2 층간절연막(140)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 마스크 층(136)은 실리콘 질화물과 같은 질화물로 이루어진다. 이러한 마스크 층(136)은 후속하는 식각 공정 동안 배선(130)을 보호하는 역할을 한다.
상기 배선(130)을 형성한 후에, 배선(130)의 측벽에 배선 스페이서(138)를 형성한다. 상기 배선 스페이서(138) 역시 제1 층간절연막(110) 및 제2 층간절연막(140)에 대하여 식각 선택비를 가지는 질화물 등을 포함하는 것이 바람직하다.
또한, 도 3c에 도시하지는 않았으나, 식각저지막(120)을 형성한 후에 비트라인 등 배선과의 콘택영역과의 접촉을 위한 DC 콘택을 먼저 형성하고, 배선 등을 형성할 수도 있다.
도 3d를 참조하면, 상기 배선들 및 상기 배선 스페이서를 포함하는 식각저지층 상에 제2 층간절연막을 형성한다. 구체적으로, 상기 배선(130), 상기 배선 스페이서(138), 및 식각저지층(120) 상의 전면에 제2 층간절연막(140)을 형성한다. 상기 제2 층간절연막(140)은 BPSG, USG, SOG, HDP 산화물 또는 CVD 산화물로 이루어진 물질을 증착하여 형성하고, 바람직하게는 증착 후 화학 기계적 연마(CMP) 공정, 에치백 공정, 또는 이들을 조합한 공정으로 제2 층간절연막(140)을 평탄화한다. 제2 층간절연막(140)은 제2 층간절연막(140) 상에 형성되는 캐패시터 등의 상부 구조물과 비트 라인등의 배선(130)을 절연하는 역할을 한다.
도 3e를 참조하면, 상기 베선 스페이서(138)들을 마스크로 하여 상기 제2 층간절연막(140)을 식각하여 상기 식각저지층(120)을 노출시킨다. 도 3e는 사진 식각 공정시 미스-얼라인먼트가 발생한 경우를 나타내 것이다. 본 실시예에서는 1차적으로 상기 식각저지막(120)을 식각 종료점으로 하여 사진 식각 공정 등을 통하여 제2 층간절연막을 식각한다. 이어서, 포토레지스트를 에싱/스트립 공정등과 같은 통상적인 방법으로 제거한다.
도 3f를 참조하면, 상기 배선 스페이서(138) 측벽에 콘택 스페이서(150)를 형성한다. 상기 콘택 스페이서(150)는 상기 제1 층간절연막(110)에 대하여 식각 선택비를 가지는 물질을 포함한다. 예를 들어, 제1 층간절연막(110)을 산화막으로형성하는 경우, 상기 콘택 스페이서(150)는 질화막, 산화막, 또는 질화물 및 산화물을 포함하는 복합막으로 형성할 수 있다.
상기 콘택 스페이서(150)는 상기 제1 층간절연막(110)을 식각하는 동안 배선 스페이서(138)와 더불어 배선(130)을 보호하는 역할을 한다.
도 3g를 참조하면, 상기 콘택 스페이서(150)를 마스크로 하여 상기 식각저지막(120) 및 제1 층간절연막(110)을 1차 식각하여 상기 콘택영역(105)을 노출시킨다.
상기 콘택영역(105) 상에 콘택 패드(107)를 형성한 경우에는 상기 콘택 패드가 노출될 때까지 1차 식각을 진행한다. 이러한 1차 식각은 질화실리콘 또는 산화물 같은 부도체막을 덮고 그 위에 폴리실리콘과 같은 도전막을 덮은 복합막상태에서 콘택 스페이서(150)를 형성하면서 콘택영역(또는 콘택 패드)까지 식각을 진행할 수도 있다.
도 3e에서 앞서 언급한 바와 같이 사진식각 공정시 미스-얼라인먼트가 발생 한 경우, 1차 식각의 결과 노출되는 콘택 패드(107)의 면적은 좁고(T1), 따라서 저항이 증가하는 문제점이 있다.
도 3h를 참조하면, 상기 제1 층간절연막(110)을 2차 식각하여 콘택영역의 노출 면적을 확장한다.
상기 제1 층간절연막의 (110)의 2차 식각은 LAL 식각액, 희석화된 불산(Diluted-HF: DHF)또는 이들의 혼합물을 이용하여 수행한다. 이러한 2차 식각 중에 식각 저지막(120) 및 콘택 스페이서(150)에 의해 배선(130)은 보호되고, 배선(130)과 이후 형성되는 콘택 플러그(160)의 단락이 방지된다.
2차 식각에 의하여, 미스-얼라인먼트가 발생한 경우라도, 충분한 크기의 콘택 패드(T2)가 노출되어, 저항증가의 문제를 해소할 수 있다.
이어서, 캐패시터 등의 반도체 소자를 제조하기 위하여, 도전성 물질로 상기 식각된 제2 층간절연막 및 식각 저지막 부분을 채우는 제1 도전체 및 상기 1차 및 2차 식각된 제1 층간절연막 부분을 채우는 제2 도전체를 포함하는 콘택 플러그를 형성한다. 이후 통상적인 공정에 의해 상기 콘택 플러그 상에 스토리지 전극, 유전층 및 플레이트 전극을 순차적으로 형성하여 케패시터 등의 반도체 장치를 제조할 수 있다.
상술한 방법에 의하여 콘택영역과의 접촉면적을 증가시켜주면, 종래의 기술에서 문제가 되었던 미스-얼라인먼트 발생시에 발생하는 저항증가 문제를 해결할 수 있다.
또한, 본 발명은 콘택영역(또는 콘택 패드)와 콘택 플러그의 접촉 면적이 확장되어, 저항 증가 문제를 해결할 수 있는 반도체 장치를 제공한다. 이러한 반도체 장치는 예를 들면, 상술한 반도체 장치의 제조방법에 의하여 제조될 수 있다. 도 4는 본 발명의 다른 실시예에 의한 반도체 장치를 설명하기 위한 단면이다.
도 4를 참조하면, 본 실시예에 의한 반도체 장치는 콘택영역(105)이 형성된 활성영역을 가지는 기판(100), 상기 기판(100) 상에 형성된 제1 층간절연막(110)을 가진다. 상기 기판(100)으로는 통상의 실리콘 기판을 예시할 수 있으며, 상기 콘택영역은 실리콘 기판에 불순물이 도핑된 소스/드레인 영역이다. 그리고 상기 제1 층간절연막(110)은 BPSG, USG, SOG, HDP 산화물 또는 CVD 산화물과 같은 산화물 계열의 물질을 포함한다.
선택적으로, 상기 기판(100) 상에 형성된 제3 층간절연막(109), 및 상기 제3 층간절연막(109)을 관통하여 상기 콘택영역(105)과 상기 제2 도전체(164)에 접촉하는 콘택 패드(107)를 더 포함할 수 있다.
본 실시예에 의하면, 상기 제1 층간절연막(100) 상에 형성된 식각저지막(120)을 가진다. 상기 식각저지막(120) 상에 배선(130)이 바로 형성될 수도 있지만, 상기 식각저지막 상에 형성된 제4 층간절연막(도시되지 않음)을 더 포함하고, 배선(130) 및 상기 배선 측벽의 배선 스페이서(138)는 상기 제4 층간절연막 상에 형성될 수도 있다. 상기 식각저지막(110)은 후속하여 형성되는 제2 층간절연막(140)에 대하여 식각 선택비를 가지는 물질을 사용하여 형성하여 상기 제2 층간절연막의 식각시 식각종료점을 결정할 수 있도록한다. 예를 들어, 제2 층간절 연막(140)으로 산화막을 사용하는 경우, 상기 산화막과 습식 식각 선택비가 있는 질화실리콘 등으로 수백Å 정도의 식각저지막(120)을 형성한다.
그리고 본 실시예에 의한 반도체 장치는 상기 콘택영역(105) 사이의 상기 식각저지막(120) 상에 상기 활성영역에 대하여 사선 방향을 따라 형성된 배선(130) 및 상기 배선 측벽의 배선 스페이서(138) 및 상기 식각 저지막(120) 상의 배선 스페이서 측벽에 형성된 콘택 스페이서(150)를 가진다. 상기 콘택 스페이서(150)는 상기 제1 층간절연막(110)에 대하여 식각 선택비를 가지는 물질을 포함한다. 예를 들어, 제1 층간 절연막(110)을 산화막으로형성하는 경우, 상기 콘택 스페이서(150)는 질화막, 산화막, 또는 질화물 및 산화물을 포함하는 복합막으로 형성할 수 있다. 상기 콘택 스페이서(150)는 상기 제1 층간 절연막(110)을 식각하는 동안 배선 스페이서(138)와 더불어 배선(130)을 보호하는 역할을 한다.
또한, 상기 식각저지막 상에 형성되어, 배선(130) 사이 및 상하 구조물간을 절연시키는 제2 층간절연막(140)을 포함한다.
본 실시예에 의한 반도체 장치는 제1 도전체(162)와 제2 도전체(164)를 포함하는 콘택 플러그(160)를 구비한다. 상기 제1 도전체(162)는 상기 콘택 스페이서(150)들 사이의 제2 층간절연막(140) 및 상기 식각저지막(120)을 관통하여 형성되고, 상기 제2 도전체(164)는 상기 제1 층간절연막(110)을 관통하여 상기 제1 도전체(162)와 상기 콘택영역에(105) 접촉한다.
여기서, 상기 제2 도전체(164)와 콘택영역(105)의 접촉면적은 DHF나 LAL 식각액 등으로 확장되어, 상기 제2 도전체(164)와 제1 도전체(162)의 접촉면적 이상 으로 형성되어, 콘택형성을 위한 사진식각공정시 발생되는 미스-얼라인먼트에 의한 콘택저항 증가문제를 해결할 수 있다.
본 발명에 의하면, 비트라인 등의 배선 하부에 식각저지층을 형성하고, 콘택홀 형성 후 콘택영역 확장 공정을 실시함으로써, 콘택의 미스-얼라인먼트에 따른 문제점을 해결할 수 있다. 구체적으로, 콘택의 미스-얼라인 먼트가 발생하더라도, 배선과 콘택 플러그의 단락을 방지하는 동시에 콘택영역(또는 콘택 패드)와 콘택 플러그의 접촉 면적 축소를 방지할 수 있어, 신뢰성있는 캐패시터 등의 반도체 소자를 제조할 수 있게 된다. 따라서, 비록 캐패시터 구조물이 높은 종횡비를 갖는 경우라 하더라도 충분한 미스-얼라인먼트 마진이 확보되어 디자인 룰 0.1㎛ 이하의 차세대 디바이스들의 제조 공정에서 대하여 경쟁력을 가질 수 있는 SAC 형성방법을 구현할 수 있으며, 결국 반도체 장치의 신뢰성 및 반도체 제조 공정의 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 콘택영역들이 형성된 활성영역들을 가지는 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 식각저지층을 형성하는 단계;
    상기 콘택영역들 사이의 상기 식각저지층 상에 상기 활성영역들에 대하여 사선 방향을 따라 배선들 및 상기 배선 측벽의 배선 스페이서를 형성하는 단계;
    상기 배선들 및 상기 배선 스페이서를 포함하는 식각저지층 상에 제2 층간절연막을 형성하는 단계;
    상기 배선 스페이서들을 마스크로 하여 상기 제2 층간절연막을 식각하여 상기 식각저지층을 노출시키는 단계;
    상기 배선 스페이서 측벽에 콘택 스페이서를 형성하는 단계;
    상기 콘택 스페이서를 마스크로 하여 상기 식각저지막 및 제1 층간절연막을 1차 식각하여 상기 콘택영역을 노출시키는 단계; 및
    상기 제1 층간절연막을 2차 식각하여 콘택영역의 노출 면적을 확장하는 단계를 포함하되,
    상기 식각저지막이 상기 제2 층간절연막에 대하여 식각 선택비를 가지고, 상기 콘택 스페이서가 상기 제1 층간절연막에 대하여 식각 선택비를 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서, 상기 노출면적의 확장은 LAL 식각액, 희석된 불산, 또는 이들의 조합한 식각액을 이용하여 상기 제1 층간절연막을 2차 식각하여 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1 항에 있어서, 상기 기판상에 제3 층간절연막 상기 제3 층간절연막을 관통하여 상기 콘택영역에 접촉하는 콘택 패드를 형성하는 단계를 더 포함하고, 상기 제1 층간절연막은 상기 제3 층간절연막 및 상기 콘택 패드 상에 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1 항에 있어서, 도전성 물질로 상기 식각된 제2 층간절연막 및 식각 저지막 부분을 채우는 제1 도전체 및 상기 1차 및 2차 식각된 제1 층간절연막 부분을 채우는 제2 도전체를 포함하는 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그 상에 스토리지 전극, 유전층 및 플레이트 전극을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 콘택영역이 형성된 활성영역을 가지는 기판;
    상기 기판상에 형성된 제1 층간절연막;
    상기 제1 층간절연막 상에 형성된 식각저지막;
    상기 콘택영역 사이의 상기 식각저지막 상에 상기 활성영역에 대하여 사선 방향을 따라 형성된 배선 및 상기 배선 측벽의 배선 스페이서;
    상기 식각 저지막 상의 배선 스페이서 측벽에 형성된 콘택 스페이서;
    상기 배선들, 상기 배선 스페이서 및 콘택 스페이서를 포함하는 식각저지막 상에 형성된 제2 층간절연막; 및
    상기 콘택 스페이서들 사이의 제2 층간절연막 및 상기 식각저지막을 관통하여 형성된 제1 도전체 및 상기 제1 층간절연막을 관통하여 상기 제1 도전체와 상기 콘택영역에 접촉하는 제2 도전체를 포함하는 콘택 플러그를 포함하는 반도체 장치.
  10. 제9 항에 있어서 상기 제2 도전체와 콘택영역의 접촉면적이 상기 제2 도전체와 제1 도전체의 접촉면적 이상인 것을 특징으로 하는 반도체 장치.
  11. 제9 항에 있어서, 상기 식각저지막상에 형성된 제4 층간절연막을 더 포함하 고, 상기 배선 및 상기 배선 측벽의 배선 스페이서는 상기 콘택영역 사이의 상기 제4 층간절연막 상에 상기 활성영역에 대하여 사선 방향을 따라 형성된 것을 특징으로 하는 반도체 장치.
  12. 제9 항에 있어서, 상기 기판상에 형성된 제3 층간절연막, 및 상기 제3 층간절연막을 관통하여 상기 콘택영역과 상기 제2 도전체에 접촉하는 콘택 패드를 더 포함하는 것을 특징으로 하는 반도체 장치.
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