KR101717549B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명의 사상은 비대칭 콘택 배열들을 포함한 반도체 소자에 있어서, 상기 비대칭 콘택 배열을 라인 패턴을 이용하여 구현한 반도체 소자 제조방법을 제공한다. 그 반도체 소자 제조방법은 제1 방향에 대하여 빗각으로 활성 영역이 정의된 반도체 기판 상에, 상기 제1 방향으로 라인 형태를 가지며, 상기 제1 방향에 수직인 제2 방향을 따라 서로 이격되어 배치되는 복수 개의 제1 도전 라인층을 형성하는 단계; 상기 제1 도전 라인층 상에, 상기 제2 방향으로 라인 패턴을 구비한 제1 마스크층을 형성하는 단계; 상기 제1 마스크층 상에, 제1 콘택을 위한 오픈 영역을 구비한 제2 마스크층을 형성하는 단계; 상기 제1 마스크층 및 제2 마스크층을 이용하여 상기 제1 도전 라인층을 식각하여, 상기 라인 패턴에 대응하는 라인 영역 및 상기 오픈 영역에 대응하는 콘택 영역을 구비한 트렌치를 형성하는 단계; 상기 트렌치의 상기 라인 영역을 채우고, 상기 콘택 영역의 측벽 스페이서를 구성하는 갭필 절연층을 형성하는 단계; 및 상기 갭필 절연층 상에, 상기 제2 방향으로 라인 형태로 연장되고 상기 활성 영역과 전기적으로 연결되는 제2 도전 라인층을 형성하는 단계;를 포함한다.

Description

반도체 소자 제조방법{Method for fabricating semiconductor device}
본 발명의 사상은 반도체 소자 제조 방법에 관한 것으로, 특히 비대칭 콘택 배열을 포함한 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자에 형성되는 패턴들의 피치 또한 급격히 감소하고 있다. 특히, 트랜지스터의 사이즈가 감소함에 따라 채널 길이 또한 감소되어 숏 채널 효과(short channel effect)가 발생한다.
이에 따라, 트랜지스터의 사이즈는 감소시키면서 채널 길이를 증가시키기 위한 방법으로 리세스 채널(recess channel)을 갖는 트랜지스터, 예컨대, 반도체 기판 내에 게이트 전극을 형성한 매몰 게이트 전극 구조를 갖는 트랜지스터가 도입되고 있다. 또한, 그러한 매몰 게이트 전극 구조에 적합한 콘택들이 도입되고 있다.
본 발명의 사상이 해결하고자 하는 과제는 비대칭 콘택 배열들을 포함한 반도체 소자에 있어서, 라인 패턴을 이용하여 상기 비대칭 콘택 배열을 구현한 반도체 소자 제조방법을 제공하는 데에 있다. 구체적으로, 지그재그 구조의 콘택 배열들을 라인 패턴을 이용한 더블 패터닝 기술(Double Patterning Technology: DPT)로 구현한 반도체 소자 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 사상은 제1 방향에 대하여 빗각으로 활성 영역이 정의된 반도체 기판 상에, 상기 제1 방향으로 라인 형태를 가지며, 상기 제1 방향에 수직인 제2 방향을 따라 서로 이격되어 배치되는 복수 개의 제1 도전 라인층을 형성하는 단계; 상기 제1 도전 라인층 상에, 상기 제2 방향으로 라인 패턴을 구비한 제1 마스크층을 형성하는 단계; 상기 제1 마스크층 상에, 제1 콘택을 위한 오픈 영역을 구비한 제2 마스크층을 형성하는 단계; 상기 제1 마스크층 및 제2 마스크층을 이용하여 상기 제1 도전 라인층을 식각하여, 상기 라인 패턴에 대응하는 라인 영역 및 상기 오픈 영역에 대응하는 콘택 영역을 구비한 트렌치를 형성하는 단계; 상기 트렌치의 상기 라인 영역을 채우고, 상기 콘택 영역의 측벽 스페이서를 구성하는 갭필 절연층을 형성하는 단계; 및 상기 갭필 절연층 상에, 상기 제2 방향으로 라인 형태로 연장되고 상기 활성 영역과 전기적으로 연결되는 제2 도전 라인층을 형성하는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 갭필 절연층에 의해 상기 제1 도전 라인층은 다수의 랜딩 패드(landing pad)로 분리되며, 상기 랜딩 패드는 상기 제2 방향에 대하여 지그재그 형태로 배치될 수 있다. 또한, 상기 랜딩 패드는 상기 제1 방향에 대하여 직선 상에 배치되되, 서로 다른 크기의 제1 간격 및 제2 간격을 가지고 교대로 배치되며, 상기 활성 영역은 상기 제2 간격의 부분을 가로지르며, 상기 활성 영역의 양 끝단 부분이 상기 랜딩 패드와 전기적으로 연결될 수 있다.
한편, 상기 제2 도전 라인층을 형성하는 단계 전에, 상기 콘택 영역의 상기 측벽 스페이서 사이를 도전성 물질로 채워, 상기 활성 영역에 전기적으로 연결되는 상기 제1 콘택을 형성하는 단계;를 포함할 수 있다.
본 발명의 사상은 상기 과제를 해결하기 위하여, 제1 방향에 대하여 빗각으로 바 형태로 활성 영역들이 정의된 반도체 기판 상에, 상기 제1 방향으로 연장된 라인 형태를 가지며, 상기 제1 방향에 수직인 제2 방향을 따라 서로 이격되어 배치되는 복수 개의 제1 도전 라인층을 형성하는 단계; 상기 제1 도전 라인층 상에, 제1 하부 마스크층 및 제1 상부 마스크층을 구비하되, 제1 상부 마스크층에 제1 콘택을 위한 오픈 영역이 형성된 제1 마스크층을 형성하는 단계; 상기 제1 마스크층 상에, 제2 하부 마스크층 및 제2 상부 마스크층을 구비하되 상기 제2 상부 마스크층에 상기 제2 방향으로 라인 패턴이 형성된 제2 마스크층을 형성하는 단계; 상기 제1 마스크층 및 제2 마스크층을 이용하여 상기 도전 라인층을 식각하여, 상기 라인 패턴에 대응하는 라인 영역 및 상기 오픈 영역에 대응하는 콘택 영역을 구비한 트렌치를 형성하는 단계; 상기 트렌치의 상기 라인 영역을 채우고, 상기 콘택 영역의 측벽 스페이서를 구성하는 갭필 절연층을 형성하는 단계; 상기 콘택 영역의 상기 측벽 스페이서 사이를 도전성 물질로 채워 제1 콘택을 형성하는 단계; 및 상기 갭필 절연층 상에, 상기 제2 방향으로 라인 형태로 연장되고 상기 제1 콘택을 통해 상기 활성 영역과 전기적으로 연결되는 제2 도전 라인층을 형성하는 단계;를 포함하는 콘택을 포함한 반도체 소자 제조방법을 제공한다.
더 나아가 본 발명의 사상은 상기 과제를 해결하기 위하여, 기판 상에, 제1 방향에 대하여 빗각의 바 형태를 갖는 활성 영역을 정의하는 단계; 상기 활성 영역에 콘택하고, 상기 제1 방향으로 연장된 라인 형태를 갖는 복수 개의 제1 도전 라인층을 형성하는 단계; 및 다중 층의 식각 마스크를 이용하여, 상기 제1 방향에 수직인 제2 방향으로 라인 형태의 트렌치를 형성하여 상기 제1 도전 라인층 각각을 다수의 랜딩 패드로 분리시키는 단계;를 포함하고, 상기 랜딩 패드는 상기 제2 방향에 대해서 지그재그 형태로 배치되는 것을 특징으로 하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 랜딩 패드로 분리시키는 단계 이후에, 상기 트렌치를 채우는 갭필 절연층을 형성하는 단계; 및 상기 갭필 절연층 상에, 상기 제2 방향으로 라인 형태로 연장되고 상기 활성 영역과 전기적으로 연결되는 제2 도전 라인층을 형성하는 단계;를 더 포함하고, 상기 트렌치는 상기 활성 영역을 노출시키는 콘택 영역을 구비하며, 상기 콘택 영역에는 측벽 스페이서 및 상기 측벽 스페이서 사이를 채우는 콘택이 형성될 수 있다.
본 발명의 사상에 의한 반도체 소자 제조방법은 크로스트 라인(Crossed Line) 패턴을 이용한 DPT 공정을 통해 비대칭 구조의 패턴을 용이하게 구현할 수 있다.
또한, 본 발명의 사상에 의한 반도체 소자 제조방법은 종래 다수의 포토 마스크 공정이 요구되었던 지그재그 구조의 패턴을 라인 패턴을 이용하여 구현함에 따라, 포토 마스크 공정 수를 감축할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비대칭 구조의 패턴을 포함한 반도체 소자에 대한 레이아웃이다.
도 2a ~ 도 14c는 도 1의 반도체 소자를 제조하는 과정을 보여주는 평면도들 및 단면도들이다.
도 15 및 16은 도 14a ~ 도 14c 이후의 과정을 도시한 것으로, 도 14b에 대응한 단면도들이다.
도 17a ~ 도 18c는 본 발명의 다른 실시예에 따른 도 1의 반도체 소자를 제조하는 과정을 보여주는 평면도들 및 단면도들이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 블록 다이어그램이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 비대칭 구조의 패턴을 포함한 반도체 소자에 대한 레이아웃이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자(1000)는 소자 분리막(미도시)에 의해 정의된 활성 영역들(ACT) 및, 활성 영역들(ACT) 상으로는 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(Direct Contact: DC), 매몰 콘택 패턴(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
활성 영역들(ACT)은 반도체 소자의 디자인 룰의 감소에 따라, 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 즉, 활성 영역(ACT)은 반도체 소자(1000) 내에 형성되는, x축 방향으로 연장된 게이트 라인(Gate Line: GL)에 대하여 90°미만의 소정 각도를 가질 수 있다.
콘택 배열들은 전술한 바와 같이 다이렉트 콘택(DC), 매몰 콘택(BC), 및 랜딩 패드(LP)를 포함할 수 있다. 여기서, 다이렉트 콘택(DC)은 활성 영역(ACT)을 비트 라인에 연결시키는 콘택을 의미하고, 매몰 콘택(BC)은 활성 영역을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미한다. 한편, 일반적으로 배치 구조상 매몰 콘택(BC)은 활성 영역(ACT)과 접촉 면적이 매우 적을 수 있다. 그에 따라, 접촉 면적 확대를 통한 콘택 저항 감소를 위해 매몰 콘택(BC)과 활성 영역(ACT) 사이에 도전성의 랜딩 패드(LP)가 배치될 수 있다.
본 실시예의 반도체 소자(1000)에서, 다이렉트 콘택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 또한, 매몰 콘택(BC)이 활성 영역(ACT) 양 끝단으로 배치됨에 따라 랜드 패드(LP) 역시 활성 영역(ACT) 양 끝단 부분으로 배치될 수 있다.
한편, 게이트 라인(GL)은 반도체 소자(1000)의 기판 내에 매몰된 구조로 형성되고, 다이렉트 콘택(DC)과 매몰 콘택(BC) 사이에 활성 영역(ACT)을 가로질러 형성될 수 있다. 도시된 바와 같이 하나의 활성 영역(ACT)에 2개의 게이트 라인(GL)이 가로질러 형성되며, 활성 영역(ACT)과 게이트 라인(GL)은 90°미만의 소정 각도를 가질 수 있다.
도시된 바와 같이, 다이렉트 콘택(DC) 및 매몰 콘택(BC)은 대칭적으로 배치되며, 그에 따라 x축 및 y축을 따라 일 직선 상에 배치될 수 있다. 이러한, 대칭 구조의 콘택 패턴의 경우, 크로스트 라인 패턴(Crossed Line Pattern)의 마스크를 이용하여 구현할 수 있다. 예컨대, PEPE(Photo-Etch-Photo-Etch)라는 더블 패터닝 기법(Double Patterning Technology)을 이용하여 구현할 수 있다.
그러나 어떤 패턴이 대칭적으로 배치되지 않을 때, 즉 x축 및 y축 둘 중 어느 한 방향으로 일 직선 상에 배치되지 않는 경우에는 크로스트 라인 패턴을 이용한 DPT을 적용하기는 쉽지 않다.
도 1의 반도체 소자의 레이아웃에서, 랜딩 패드(LP)는 비대칭 패턴 구조를 갖는다. 즉 랜딩 패드(LP)는 y축에 대하여 지그재그 라인(L1) 상에 배치되고 있음을 알 수 있다. 본 실시예에서는 지그재그 라인(L1) 상에 비대칭 구조로 랜딩 패드(LP)가 배치되는 경우에도, 라인 패턴을 이용한 DPT을 적용하여 랜딩 패드(LP)를 구현할 수 있다.
이하, 도 2a ~ 도 15에서 비대칭 구조로 배치되는 랜딩 패드(LP)를 형성하는 방법을 상세히 기술한다.
본 실시예에서 비대칭 패턴 구조로 배치된 랜딩 패드에 대하여 DPT 방법을 적용하는 것을 예시하였지만, 본 실시예에서의 DPT 방법이 랜딩 패드에 한정되지 않고, 비대칭적으로 배치될 수 있는 다른 모든 패턴들에도 적용할 수 있음은 물론이다.
도 2a ~ 도 14c는 도 1의 반도체 소자를 제조하는 과정을 보여주는 평면도들 및 단면도들이다. 여기서, 도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 13b, 및 14b 각각과 도 2c, 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 13c, 및 14c 각각은 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 13a, 및 14a 각각의 평면도에 대응하여 I-I'부분 및 II-II'부분을 절단한 단면도들이다.
도 2a ~ 도 2c를 참조하면, 반도체 기판(100) 내에 소자 분리막(150)에 의해 활성 영역(102)이 정의되고, 또한, 반도체 기판(100) 내에 매몰 게이트 구조체(110)가 형성될 수 있다. 활성 영역(102)은 도 2a에 도시된 바와 같이 x축 방향에 대하여 소정 각도를 갖는 사선형의 바 형태를 가질 수 있다. 도 2a에서, 점선의 원(A)은 차후에 형성되게 될 다이렉트 콘택 영역을 지칭한다.
매몰 게이트 구조체(110)는 게이트 절연막(112), 게이트 전극(114) 및 게이트 캡핑막(116)을 구비하며, 활성 영역(102)을 가로질러 x축 방향으로 연장할 수 있다. 매몰 게이트 구조체(110)는 도 1에서 전술한 게이트 라인을 의미한다.
매몰 게이트 구조체(110)가 형성된 반도체 기판(100)의 결과물 상에 제1 층간 절연막(120)이 형성되고, 제1 층간 절연막(120)이 라인 형태로 패터닝되어 제1 트렌치(T1)가 형성될 수 있다. 제1 트렌치(T1)는 x축 방향으로 연장되며, 반도체 기판(100)의 활성 영역(102) 및 소자 분리막(150)의 상면을 노출시킬 수 있다.
제1 트렌치(T1)의 y축 방향의 폭은 제1 폭(W1)을 가질 수 있고, 제1 층간 절연막(120)의 y축 방향의 폭과 동일할 수 있다. 그러나 그에 한정되지 않고, 제1 트렌치(T1)와 제1 층간 절연막(120)은 서로 다른 폭을 가지도록 형성될 수 있음은 물론이다. 예컨대, 제1 트렌치(T1)의 y축 방향의 폭을 제1 층간 절연막(120)의 y축 방향의 폭보다 더 크게 형성할 수 있다.
도 3a ~ 도 3c를 참조하면, 제1 트렌치(T1)가 형성된 반도체 기판(100) 전면으로 도전성 물질, 예컨대 폴리 실리콘을 증착한 후, CMP(Chemical Mechanical Polishing) 등의 평탄화 공정을 통해, 제1 트렌치(T1)를 채우는 제1 도전 라인층(130)을 형성한다. 제1 도전 라인층(130)은 y축 방향으로 제1 트렌치(T1)와 동일한 폭을 가지고, x축 방향으로 연장될 수 있다.
도 4a ~ 도 4c를 참조하면, 제1 도전 라인층(130) 및 제1 층간 절연막 상에 소정 두께로 캡핑 절연막(140)을 형성한다. 캡핑 절연막(140)은 예컨대, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
도 4a에서의 x축 방향의 점선은 캡핑 절연막(140) 하부에 형성된 제1 도전 라인층(130)과 제1 층간 절연막(120)의 경계를 나타낸다.
도 5a ~ 5c를 참조하면, 캡핑 절연막(140) 상에 제1 마스크층(160)을 형성한다. 제1 마스크층(160)은 단일층 또는 다중층으로 형성될 수 있고, 최상부층에 라인 형태의 패턴이 형성될 수 있다. 다중층 구조로 형성되는 경우, 제1 마스크층(160)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드 마스크층이 적층된 구조를 가질 수도 있다. 이러한 제1 마스크층(160)은 애싱(ashing) 및 스트립(strip) 공정으로 쉽게 제거할 수 있는 재료로 형성할 수 있다.
예컨대, 제1 마스크층(160)은 하부층인 ACL(Amorphous Carbon Layer, 162) 및 상부층인 제1 실리콘옥사이드나이트라이드(SiON)층(164)으로 구성된 이중층일 수 있다. 한편, 하부층인 ACL(162)은 탄소 함량이 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어지는 스핀 온 하드 마스크(Spin On Hard Mask: SOH)층으로 대체될 수 있다. ACL과 SOH층은 탄소를 다량함유하고 있다는 측면에서 화학적으로 유사한 특성을 가질 수 있다.
상부층인 제1 SiON층(164)은 y축으로 연장되는 라인 형태로 패터닝될 수 있고, 그에 따라, 제1 SiON층(164) 사이의 제2 트렌치(T2)를 통해 ACL(162)의 상면이 노출될 수 있다. 이러한 제1 SiON층(164)은 포토리소그라피 공정을 통해 라인 형태로 패터닝될 수 있고, 포토리소그라피 공정 중에 반사 방지 기능을 수행할 수 있다. 경우에 따라, 제1 SiON층(164) 상에 유기 반사 방지층(미도시)이 더 형성될 수도 있고, 그러한 경우 제1 SiON층(164) 및 유기 반사 방지층이 함께 라인 형태로 패터닝될 수도 있다.
제1 SiON층(164)의 x축 방향의 폭은 제2 트렌치(T2) 폭인 제2 폭(W2)의 2배일 수 있다. 그러나 제1 SiON층(164) 및 제2 트렌치(T2)의 폭이 그에 한정되는 것은 아니다. 한편, 제2 트렌치(T2)가 형성된 부분은 차후 공정에서 비트 라인이 지나가는 부분에 대응될 수 있다.
도 6a ~ 6c를 참조하면, 제1 마스크층(160) 상에 제2 마스크층(170)을 형성한다. 제2 마스크층(170) 역시 단일층 또는 다중층으로 형성될 수 있고, 최상부층에 소정 오픈 영역이 형성될 수 있다. 다중층 구조로 형성되는 경우, 제2 마스크층(170)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드 마스크층이 적층된 구조를 가질 수도 있다. 제2 마스크층(170) 역시 애싱 및 스트립 공정으로 쉽게 제거할 수 있는 재료로 형성할 수 있다.
예컨대, 제2 마스크층(170)은 하부층인 SOH층(172) 및 상부층인 제2 SiON층(174)으로 구성된 이중층일 수 있다. 하부층인 SOH층(172)은 유사한 화학적 특성을 갖는 ACL로 대체될 수 있음은 물론이다.
상부층인 제2 SiON층(174)에는 차후 다이렉트 콘택이 형성될 부분에 오픈 영역, 즉 개구부(T3)가 형성될 있다. 그에 따라, 제2 SiON층(174)에 형성된 개구부(T3)를 통해 SOH층(172)의 상면이 노출될 수 있다. 제2 SiON층(174) 역시 포토리소그라피 공정 중에 반사 방지 기능을 수행할 수 있고, 상부에 유기 반사 방지층(미도시)을 포함할 수 있다. 유기 반사 방지층(미도시)이 형성된 경우, 유기 방사 방지층도 함께 패터닝되어, 개구부가 형성될 수 있음은 물론이다.
개구부(T3)의 x축 방향 폭은 제3 폭(W3)을 가질 수 있고, y축 방향의 폭은 제4 폭(W4)을 가질 수 있고, 제3 폭(W3)은 제4 폭(W4)보다 작을 수 있다. 그러나 그에 한정되지 않고, 동일 사이즈로 형성하거나, 제4 폭(W4)을 제3 폭(W3)보다 작게 형성할 수도 있다. 또한, 개구부(T3)의 x축 방향의 제3 폭(W3)은 하부에 형성된 제1 SiON층(164) 사이의 제2 트렌치(T2) 폭보다 더 넓게 형성할 수 있다. 예컨대, 개구부(T3)의 제3 폭(W3)은 하부에 형성된 제1 SiON층(164) 사이의 제2 트렌치(T2) 폭의 2배 정도로 형성될 수 있다.
도 7a ~ 도 7c를 참조하면, 제2 SiON층(174)을 마스크로 하여, SOH층(172)을 식각한다. 식각 후, 제2 마스크층(170')의 개구부(T'3)를 통해 ACL(162)의 상면 및 제1 SiON층(164)의 일부가 노출될 수 있다. 즉, 도 7a에서 볼 수 있듯이, 개구부(T'3)의 x방향 폭인 제3 폭(W3)이 제1 SiON층(164)의 제2 트렌치(T2)의 폭보다 넓으므로, 그에 따라 개구부(T'3)의 양 측면으로 제1 SiON층(164)의 일부가 노출될 수 있다. 여기서, 172'는 식각 후의 SOH층을 의미한다.
도 8a ~ 도 8c를 참조하면, 식각 후의 SOH층(172')을 마스크로 하여 제1 SiON층(164)을 식각한다. 제1 SiON층(164) 식각 공정 후에, 제1 SiON층(164')에는 개구부(T'3)의 폭에 대응한 오픈 영역(Oarea)이 형성될 수 있다. 즉, 오픈 영역(Oarea)의 x축 방향의 폭은 제2 마스크층(170')에 형성되었던 개구부(T3')의 x축 방향의 폭과 같은 제3 폭(W3)을 가질 수 있다. 이러한 오픈 영역(Oarea) 전체를 통해 ACL(162)이 노출될 수 있다.
한편, 최상부의 제2 SiON층(174)은, SOH층(172')을 마스크로 이용한 제1 SiON층(164) 식각 공정 중에 제거될 수 있다. 여기서, 160'은 식각된 제1 SiON층(164')을 포함한 제1 마스크층을 의미한다.
도 9a ~ 도 9c를 참조하면, 식각 후의 제1 SiON층(164')을 마스크로 하여 제ACL(162)을 식각한다. ACL(162) 식각 공정 후에, 오픈 영역(O'area) 및 제2 트렌치(T'2)를 통해 캡핑 절연막(140)이 노출될 수 있다.
상부의 SOH층(172')은 ACL(162) 식각 공정 전에, 별도의 애싱이나 스트립 공정을 통해 제거할 수 있지만, 전술한 바와 같이 SOH층(172')이 ACL(162')과 유사한 화학적 특징을 가지므로, 적절한 식각액 선택을 통해 ACL(162) 식각 공정 중에 제거할 수 있다. 여기서, 160"은 식각된 제1 SiON층(164') 및 식각된 ACL(162')를 포함한 제1 마스크층을 의미한다.
도 10a ~ 도 10c를 참조하면, 제1 마스크층(160')을 마스크로 하여, 캡핑 절연막(140)을 식각한다. 식각 후, 제1 마스크층(160") 사이의 제2 트렌치(T"2) 및 오픈 영역(O"area)을 통해 하부의 제1 도전 라인층(130) 및 제1 층간 절연막(120)이 노출될 수 있다. 특히, 도 10a에서, 오픈 영역(O"area)에 제1 도전 라인층(130)이 노출되고 있음을 확인할 수 있다. 이후, 제1 마스크 층은 애싱이나 스트립 공정을 통해 제거될 수 있다. 때때로, 제1 마스크층은 하부의 제1 층간 절연막(120) 및 제1 도전 라인층(130) 식각 공정 후에 제거될 수도 있다.
도 10a ~ 도 10c는 제1 마스크층(160") 제거 후에 모습을 보여주고 있으며, 그에 따라, 제1 마스크층(160")에 대응되는 형태로 패터닝된 캡핑 절연막(140')이 도시되고 있다. 캡핑 절연막(140') 사이의 제2 트렌치(T"2) 및 오픈 영역(O"area)을 통해 하부의 제1 도전 라인층(130) 및 제1 층간 절연막(120)이 노출될 수 있다.
한편, 캡핑 절연막(140') 사이의 제2 트렌치(T"2)의 x축 방향의 폭은 도 5a 또는 5b에서의 제2 트렌치(T2)의 x축 방향의 폭과 동일한 제2 폭(W2)을 가질 수 있다. 또한, 제2 트렌치(T"2) 중간 중간의 오픈 영역(O"area)의 x축 방향의 폭은 도 6a 또는 6b에서의 제2 SiON층(174)의 개구부(T3)의 x축 방향의 폭과 동일한 제3 폭(W3)을 가질 수 있다.
도 11a ~ 도 11c를 참조하면, 캡핑 절연막(140')을 마스크로 하여, 하부의 제1 층간 절연막(120) 및 제1 도전 라인층(130)을 식각한다. 식각 후, 제1 도전 라인층(130')에 제2 트렌치(T"2)에 대응하는 라인 영역(Larea) 및 오픈 영역(O"area)에 대응하는 콘택 영역(Carea)이 형성될 수 있다. 이러한 라인 영역(Larea) 및 콘택 영역(Carea)을 통해 반도체 기판 상의 활성 영역(102), 소자 분리막(150), 및 매몰 게이트 구조체(110)의 상면이 노출될 수 있다. 매몰 게이트 구조체(110)의 경우 게이트 절연막(112) 및 게이트 캡핑막(116)이 노출될 수 있다. 또한, 라인 영역(Larea) 및 콘택 영역(Carea)의 x방향의 폭은 각각 제2 폭(W2) 및 제3 폭(W3)일 수 있다.
도 12는 도 11a ~ 11c에서 라인 영역 및 콘택 영역이 형성된 후에, 랜딩 패드의 위치 관계 개념적으로 보여주는 평면도이다.
도 12 및 도 11a ~ 11c을 참조하면, 라인 영역(Larea) 및 콘택 영역(Carea)이 형성된 후에, 제1 도전 라인층(130')은 라인 영역(Larea) 및 콘택 영역(Carea)을 통해 서로 분리되어 다수의 랜딩 패드(LP)를 구성한다. 즉, 제1 도전 라인층(130')은 도 3a ~ 도 3c에서 x축 방향으로 라인 형태로 형성됨으로써, y축 방향으로 서로 절연된다. 또한, 캡핑 절연막(140')을 마스크로 한 식각을 통해 제1 도전 라인층(130') 사이에는 라인 영역(Larea) 및 콘택 영역(Carea)이 형성되면서, 제1 도전 라인층(130')은 x축 방향으로 다수의 랜딩 패드(LP)로 분리되어 서로 절연될 수 있다.
한편, 랜딩 패드(LP)의 x축 방향으로의 간격은 서로 다르다. 즉, 랜딩 패드들은 좁은 간격인 제2 폭(W2) 및 넓은 간격인 제3 폭(W3)을 번갈아 가면서 x축 방향으로 배열될 수 있다. 이는 x축 방향으로 좁은 간격의 라인 영역(Larea)과 넓은 간격의 콘택 영역(Care)이 번갈아 가며 배치되기 때문이다. 결론적으로, 랜딩 패드(LP)는 y축 방향을 따라 지그재그 라인(L1) 형성하면서, 비대칭적으로 형성된다.
본 실시예에서는 이와 같이 지그재그 라인(L1)을 따라 비대칭적으로 배치되는 랜딩 패드를 크로스트 라인 형태의 마스크를 이용한 DPT 방법을 통해 형성할 수 있음을 보여주고 있다. 전술한 바와 같이 본 실시예의 DPT 방법은 랜딩 패드뿐만 아니라, 비대칭적으로 형성되는 다른 모든 패턴들에 적용할 수 있음은 물론이다.
도 13a ~ 도 13c를 참조하면, 라인 영역(Larea) 및 콘택 영역(Carea)을 구비한 트렌치가 형성된 반도체 기판 전면 상에 절연층(미도시)을 형성한다. 절연층은 라인 영역(Larea)을 완전히 채우되, 콘택 영역(Carea)은 부분적으로 채울 수 있는 두께로 형성될 수 있다. 예컨대, 이러한 절연층은 실리콘나이트라이드(SiN)로 형성될 수 있다.
이후, 절연층에 대하여 에치 백(Etch Back)이 수행될 수 있다. 에치 백 후에, 라인 영역(Larea)을 채우는 갭필층(180a) 및 콘택 영역(Carea)의 측벽을 둘러싸는 스페이서(180b)를 포함한 갭필 절연층(180)이 형성될 수 있다. 콘택 영역(Carea)에 스페이서(180b) 형성 후, 콘택 영역(Carea)의 x축 방향의 폭은 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)은 도 5a 또는 5b에서의 제1 SiON층(164)의 제2 트렌치(T2)의 x축 방향의 폭 또는 갭필층(180a)의 x축 방향의 폭에 대응될 수 있다. 한편, 콘택 영역(Carea)에 스페이서(180b) 형성 후, 콘택 영역(Carea)의 스페이서(180b) 사이에 활성 영역(102)이 노출될 수 있다.
도 14a ~ 도 14c를 참조하면, 콘택 영역(Carea)의 스페이서(180b) 사이를 도전성 물질로 채워 다이렉트 콘택(195)을 형성한다. 다이렉트 콘택(195) 형성 후, 다이렉트 콘택(195)이 형성된 반도체 기판 전면 상에 제2 층간 절연층(210)을 형성하고, y축으로 연장되는 비트 라인(190)을 형성한다.
즉, 제2 층간 절연막(210)을 형성한 후, 갭필 절연층(180)에 대응하는 트렌치(미도시)를 형성한다. 트렌치를 통해 갭필 절연층(180) 및 다이렉트 콘택(195)이 노출될 수 있다. 트렌치 형성 후, 트렌치를 도전성 물질, 예컨대 메탈 물질로 채우는 공정을 통해 비트 라인(190)을 형성할 수 있다. 또는, 다른 방법으로, 다이렉트 콘택(195) 형성된 기판 전면으로 메탈층을 증착하고, 갭필 절연층(180)에 대응하도록 메탈층을 패터닝하여 비트 라인(190)을 형성할 수도 있다.
이러한 비트 라인(190)은 갭필 절연층(180)과 같이 y축 방향으로 연장되면서, 다이렉트 콘택(195)과 연결됨으로써, 하부의 활성 영역(102)에 전기적으로 연결될 수 있다.
도 15 및 16은 도 14a ~ 도 14c 이후의 과정을 도시한 것으로, 도 14b에 대응한 단면도들이다.
도 15를 참조하면, 비트 라인(190) 형성 후, 비트 라인(190)을 덮도록 상부 제2 층간 절연막을 더 형성하여, 제2 층간 절연막(210')을 완성한다. 이 후, 제2 층간 절연막(210')을 관통하여 제1 도전 라인층(130'), 즉 랜딩 패드(130')에 콘택하는 매몰 콘택(220)이 형성될 수 있다. 이러한 매몰 콘택(220)은 비트 라인(190) 사이에 형성될 수 있다. 또한, 랜딩 패드(130')가 기판의 활성 영역(102)에 연결되어 있으므로, 랜딩 패드(130')를 통해 활성 영역(102)에 전기적으로 연결될 수 있다.
도 16을 참조하면, 매몰 콘택(220) 형성 후, 매몰 콘택(220) 상부에 커패시터(240)를 형성한다. 커패시터(240)는 매몰 콘택(220)과 콘택하는 하부 전극(242), 하부 전극 상의 유전막(244) 및 유전막 상의 상부 전극(246)을 구비한다. 본 도면에서, 편의상 커패시터(240)의 높이를 비교적 낮게 도시하였지만, 커패시터의 높이는 매우 큰 종횡비(aspect ration) 가지고 형성될 수 있음은 물론이다. 여기서, 230은 에치 스톱퍼를 지칭한다.
도 17a ~ 도 17c는 본 발명의 다른 실시예에 따른 도 1의 반도체 소자를 제조하는 과정을 보여주는 평면도들 및 단면도들로서, 도 17a ~ 도 17c는 도 5a ~ 도 5c에 대응하며, 도 18a ~ 도 18c는 도 6a ~ 도 6c에 대응될 수 있다.
도 17a ~ 17c를 참조하면, 캡핑 절연막(140) 상에 제1 마스크층(160a)을 형성한다. 제1 마스크층(160a)은 단일층 또는 다중층으로 형성될 수 있고, 최상부층에 소정 오픈 영역이 형성될 수 있다. 다중층 구조로 형성되는 경우, 제1 마스크층(160a)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드 마스크층이 적층된 구조를 가질 수도 있다. 제1 마스크층(160a)은 애싱 및 스트립 공정으로 쉽게 제거할 수 있는 재료로 형성할 수 있다.
예컨대, 제1 마스크층(160a)은 하부층인 SOH층(162a) 및 상부층인 제1 SiON층(164a)으로 구성된 이중층일 수 있다. 하부층인 SOH층(162a)은 ACL로 대체될 수 있다.
상부층인 제1 SiON층(164a)에는 차후 다이렉트 콘택이 형성될 부분에 오픈 영역, 즉 개구부(T4)가 형성될 있다. 그에 따라, 제1 SiON층(164a)에 형성된 개구부(T4)를 통해 SOH층(162a)의 상면이 노출될 수 있다. 제1 SiON층(164a)은 포토리소그라피 공정 중에 반사 방지 기능을 수행할 수 있고, 상부에 유기 반사 방지층(미도시)을 포함할 수 있다. 유기 반사 방지층(미도시)이 형성된 경우, 유기 방사 방지층도 함께 패터닝되어, 개구부가 형성될 수 있다.
개구부(T4)의 x축 방향 폭은 제3 폭(W3)을 가질 수 있고, y축 방향의 폭은 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 작을 수 있다. 그러나 그에 한정되지 않고, 동일한 사이즈로 형성하거나, 제4 폭(W4)이 제3 폭(W3)보다 작게 형성될 수도 있다. 또한, 개구부(T3)의 x축 방향 제3 폭(W3)은 차후에 상부에 형성되는 제2 SiON층(174a)의 제5 트렌치(T5) 폭보다 더 넓게 형성될 수 있다. 예컨대, 개구부(T4)의 제3 폭(W3)을 상부에 형성될 제2 SiON층(174a)의 제5 트렌치(T5) 폭의 2배 정도로 형성할 수 있다.
도 18a ~ 도 18c를 참조하면, 제1 마스크층(160a) 상에 제2 마스크층(170a)을 형성한다. 제2 마스크층(170a) 역시 단일층 또는 다중층으로 형성될 수 있고, 최상부층에 라인 형태의 패턴이 형성될 수 있다. 다중층 구조로 형성되는 경우, 제2 마스크층(170a)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드 마스크층이 적층된 구조를 가질 수도 있다. 이러한 제2 마스크층(170a) 역시 애싱(ashing) 및 스트립(strip) 공정으로 쉽게 제거할 수 있는 재료로 형성할 수 있다.
예컨대, 제2 마스크층(170a)은 하부층인 ACL(172a) 및 상부층인 제2 SiON층(174a)으로 구성된 이중층일 수 있다. 한편, 하부층인 ACL(172a)은 SOH층으로 대체될 수 있음은 물론이다.
상부층인 제2 SiON층(174a)은 y축으로 연장되는 라인 형태로 패터닝될 수 있고, 그에 따라, 제2 SiON층(174a) 사이의 제5 트렌치(T5)를 통해 ACL(172a)의 상면이 노출될 수 있다. 이러한 제2 SiON층(174a)은 포토리소그라피 공정 중에 반사 방지 기능을 수행할 수 있다. 경우에 따라, 제2 SiON층(174a) 상에 유기 반사 방지층(미도시)이 더 형성될 수도 있고, 그러한 경우 제2 SiON층(174a) 및 유기 반사 방지층이 함께 라인 형태로 패터닝될 수도 있다.
제2 SiON층(174a)의 x축 방향의 폭은 제5 트렌치(T5) 폭인 제2 폭(W2)의 2배일 수 있다. 그러나 폭과 간격이 그에 한정되는 것은 아니다. 제2 트렌치(T5)가 형성된 부분은 차후 공정에서 비트 라인이 지나가는 부분에 대응될 수 있다. 도 18a에서, 점선의 원은 하부의 제1 SiON층(164a)에 형성된 오픈 영역을 지칭한다.
이와 같이, 제1 마스크층(160a) 및 제2 마스크층(170a)을 형성한 후, 도 7a ~ 도 11c에 대응하는 식각 공정이 진행된다. 간단히 설명하면, 제2 SiON층(174a)을 마스크로 하여 ACL(172a)을 식각하고, 다시 ACL(172a)를 식각 마스크로 하여 제1 SiON층(164a)을 식각한다. 이때, 상부의 제2 SiON층(174a)이 제거될 수 있다. 제1 SiON층(164a)을 식각함으로써, 제1 SiON층(164a)에는 개구부(T4)를 연결하는 라인 형태의 트렌치, 즉 제5 트렌치에 대응하는 트렌치가 형성될 수 있다.
계속해서, 제1 SiON층(164a)를 마스크로 하여 하부의 SOH층(162a)을 식각한다. 이때, 상부의 ACL(172a)도 제거될 수 있다. 다음, 제1 SiON층(164a)및 SOH층(162a)을 포함한 제1 마스크층(160a)을 마스크로 하여, 캡핑 절연막(140)을 식각하고, 제1 마스크층(160a)을 제거한 후, 캡핑 절연막(140)을 마스크로 하여, 하부의 제1 도전 라인층(130) 및 제1 층간 절연막(120)을 식각한다.
이러한 식각 공정 후, 하부의 캡핑 절연막(140), 제1 도전 라인층(130) 및 제1 층간 절연막(120)에 형성되는 패턴은 도 11a ~ 도 11c에 도시된 캡핑 절연막(140), 제1 도전 라인층(130) 및 제1 층간 절연막(120)에 형성되는 패턴과 일치할 수 있다.
결국, 본 실시예는 앞서 도 5a ~ 6c에서 형성한 제1 마스크층 및 제2 마스크층(160, 170)을 순서를 반대로 하여 형성한 후, 식각 공정을 진행한다는 개념이고, 그 결과는 동일하다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 블록 다이어그램이다.
도 19를 참조하면, 메모리 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340, RAM), 유저 인터페이스(1350), 모뎀(1320) 및 메모리 모듈(1310)을 포함할 수 있다. 메모리 모듈(1310)은 DRAM 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있다.
프로세서(1330), 랜덤 억세스 메모리(1340), 및 유저 인터페이스(1350), 및 모뎀(1320)은 버스(1360)를 통해 메모리 모듈(1310)에 신호를 전송하고 메모리 모듈(1310)로부터 신호를 수신한다. 메모리 시스템(1300)에 포함된, 메모리 모듈(1310)과 함께 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320) 등의 각 구성품들은 본 발명의 기술적 사상에 의한 실시예들에 따른 공정들을 이용하여 형성된 패턴 배열들을 포함할 수 있다.
메모리 시스템(1300)은 다양한 전자 응용 분야에 응용될 수 있다. 예를 들면, SSD(solid state drives), CIS(CMOS image sensors) 및 컴퓨터 응용 칩 세트 분야에 응용될 수 있다. 이러한 메모리 시스템들 및 소자들은 예를 들면, BGA(ball grid arrays), CSP(chip scale packages), PLCC(plastic leaded chip carrier), PDIP(plastic dual in-line package), MCP(multi-chip package), WFP(wafer-level fabricated package), WSP(wafer-level processed stock package) 등을 포함하는 다양한 소자 패키지 형태들 중 어느 하나의 형태로 패키지될 수 있다. 그러나, 패키지 구조가 상기 예시된 바에 한정되는 것은 아니다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 기판 110: 매몰 게이트 구조체
112: 게이트 절연막 114: 게이트 전극
116: 게이트 캡핑막 120: 제1 층간 절연막
130: 제1 도전 라인층 140: 캡핑 절연막
150: 소자 분리막 160, 160a: 제1 마스크층
162: ACL 164: 제1 SiON층
170: 제2 마스크층 172: SOH층
174: 제2 SiON층 180: 갭필 절연층
180a: 갭필층 180b: 스페이서
190: 비트 라인 195: 다이렉트 콘택
210: 제2 층간 절연막 220: 매몰 콘택
230: 에치 스톱퍼 240: 커패시터
242: 하부 전극 244: 유전막
246: 상부 전극

Claims (10)

  1. 제1 방향에 대하여 빗각으로 활성 영역이 정의된 반도체 기판 상에, 상기 제1 방향으로 라인 형태를 가지며, 상기 제1 방향에 수직인 제2 방향을 따라 서로 이격되어 배치되는 복수 개의 제1 도전 라인층을 형성하는 단계;
    상기 제1 도전 라인층 상에, 상기 제2 방향으로 라인 패턴을 구비한 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층 상에, 제1 콘택을 위한 오픈 영역을 구비한 제2 마스크층을 형성하는 단계;
    상기 제1 마스크층 및 제2 마스크층을 이용하여 상기 제1 도전 라인층을 식각하여, 상기 라인 패턴에 대응하는 라인 영역 및 상기 오픈 영역에 대응하는 콘택 영역을 구비한 트렌치를 형성하는 단계;
    상기 트렌치의 상기 라인 영역을 채우고, 상기 콘택 영역의 측벽 스페이서를 구성하는 갭필 절연층을 형성하는 단계; 및
    상기 갭필 절연층 상에, 상기 제2 방향으로 라인 형태로 연장되고 상기 활성 영역과 전기적으로 연결되는 제2 도전 라인층을 형성하는 단계;를 포함하는 반도체 소자 제조방법.
  2. 제1 항에 있어서,
    상기 갭필 절연층에 의해 상기 제1 도전 라인층은 다수의 랜딩 패드(landing pad)로 분리되며,
    상기 랜딩 패드는 상기 제2 방향에 대하여 지그재그 형태로 배치되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2 항에 있어서,
    상기 랜딩 패드는 상기 제1 방향에 대하여 직선 상에 배치되되, 서로 다른 크기의 제1 간격 및 제2 간격을 가지고 교대로 배치되며,
    상기 활성 영역은 상기 제2 간격의 부분을 가로지르며, 상기 활성 영역의 양 끝단 부분이 상기 랜딩 패드와 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1 항에 있어서,
    상기 제1 도전 라인층을 형성하는 단계 전에,
    상기 활성 영역 및 상기 활성 영역을 정의하는 소자 분리막 상에 제1 층간 절연막을 형성하는 단계;를 포함하고,
    상기 제1 도전 라인층을 형성하는 단계는,
    상기 제1 층간 절연막을 식각하여, 상기 소자 분리막 및 활성 영역을 노출시키고, 상기 제1 방향으로 라인 형태를 갖는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 도전성 물질로 매립하여 상기 제1 도전 라인층을 완성하는 단계; 및
    상기 제1 층간 절연막 및 제1 도전 라인층 상에 캡핑(capping) 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 마스크층은 제1 하부 마스크층 및 제1 상부 마스크층을 구비하고,
    상기 라인 패턴은 상기 제1 상부 마스크층에 형성되며,
    상기 제2 마스크층은 제2 하부 마스크층 및 제2 상부 마스크층을 구비하고,
    상기 오픈 영역은 상기 제2 상부 마스크층에 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제5 항에 있어서,
    상기 제2 상부 마스크층의 상기 오픈 영역의 제1 방향의 폭은 상기 제1 상부 마스크층의 상기 라인 패턴 간의 간격의 폭보다 크고,
    상기 트렌치를 형성하는 단계는,
    상기 제2 상부 마스크층을 식각 마스크로 하여 상기 제2 하부 마스크층을 식각하는 단계;
    상기 제2 하부 마스크층을 식각 마스크로 하여 상기 제1 상부 마스크층을 식각하는 단계;
    상기 제1 상부 마스크층을 식각 마스크로 하여 상기 제1 하부 마스크층을 식각하는 단계;
    상기 제1 상부 마스크층 및 제1 하부 마스크층을 식각 마스크로 하여 상기 캡핑 절연막을 식각하는 단계; 및
    상기 캡핑 절연막을 식각 마스크로 하여 상기 제1 도전 라인층을 식각하여 상기 소자 분리막 및 활성 영역을 노출시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6 항에 있어서,
    상기 제2 도전 라인층을 형성하는 단계 전에,
    상기 콘택 영역의 상기 측벽 스페이서 사이를 도전성 물질로 채워, 상기 활성 영역에 전기적으로 연결되는 상기 제1 콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1 방향에 대하여 빗각으로 바 형태로 활성 영역들이 정의된 반도체 기판 상에, 상기 제1 방향으로 연장된 라인 형태를 가지며, 상기 제1 방향에 수직인 제2 방향을 따라 서로 이격되어 배치되는 복수 개의 제1 도전 라인층을 형성하는 단계;
    상기 제1 도전 라인층 상에, 제1 하부 마스크층 및 제1 상부 마스크층을 구비하되, 제1 상부 마스크층에 제1 콘택을 위한 오픈 영역이 형성된 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층 상에, 제2 하부 마스크층 및 제2 상부 마스크층을 구비하되 상기 제2 상부 마스크층에 상기 제2 방향으로 라인 패턴이 형성된 제2 마스크층을 형성하는 단계;
    상기 제1 마스크층 및 제2 마스크층을 이용하여 상기 도전 라인층을 식각하여, 상기 라인 패턴에 대응하는 라인 영역 및 상기 오픈 영역에 대응하는 콘택 영역을 구비한 트렌치를 형성하는 단계;
    상기 트렌치의 상기 라인 영역을 채우고, 상기 콘택 영역의 측벽 스페이서를 구성하는 갭필 절연층을 형성하는 단계;
    상기 콘택 영역의 상기 측벽 스페이서 사이를 도전성 물질로 채워 제1 콘택을 형성하는 단계; 및
    상기 갭필 절연층 상에, 상기 제2 방향으로 라인 형태로 연장되고 상기 제1 콘택을 통해 상기 활성 영역과 전기적으로 연결되는 제2 도전 라인층을 형성하는 단계;를 포함하는 콘택을 포함한 반도체 소자 제조방법.
  9. 제8 항에 있어서,
    상기 갭필 절연층에 의해 상기 제1 도전 라인층은 다수의 랜딩 패드로 분리되며,
    상기 랜딩 패드는 상기 제1 방향에 대하여 직선 상에 배치되되, 서로 다른 크기의 제1 간격 및 제2 간격을 가지고 교대로 배치되며,
    상기 제1 간격 및 제2 간격의 배치에 의해 상기 랜딩 패드는 상기 제2 방향에 대하여 지그재그 형태로 배치되는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 기판 상에, 제1 방향에 대하여 빗각의 바 형태를 갖는 활성 영역을 정의하는 단계;
    상기 활성 영역에 콘택하고, 상기 제1 방향으로 연장된 라인 형태를 갖는 복수 개의 제1 도전 라인층을 형성하는 단계;
    다중층의 식각 마스크를 이용하여, 상기 제1 방향에 수직인 제2 방향으로 라인 형태의 트렌치를 형성하여 상기 제1 도전 라인층 각각을 다수의 랜딩 패드로 분리시키는 단계;
    상기 트렌치를 채우는 갭필 절연층을 형성하는 단계; 및
    상기 갭필 절연층 상에, 상기 제2 방향으로 라인 형태로 연장되고 상기 활성 영역과 전기적으로 연결되는 제2 도전 라인층을 형성하는 단계;를 포함하고,
    상기 랜딩 패드는 상기 제2 방향에 대해서 지그재그 형태로 배치되는 것을 특징으로 하는 반도체 소자 제조방법.
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