WO2021258561A1 - 存储器的形成方法及存储器 - Google Patents

存储器的形成方法及存储器 Download PDF

Info

Publication number
WO2021258561A1
WO2021258561A1 PCT/CN2020/115398 CN2020115398W WO2021258561A1 WO 2021258561 A1 WO2021258561 A1 WO 2021258561A1 CN 2020115398 W CN2020115398 W CN 2020115398W WO 2021258561 A1 WO2021258561 A1 WO 2021258561A1
Authority
WO
WIPO (PCT)
Prior art keywords
bit line
layer
line contact
line structure
top surface
Prior art date
Application number
PCT/CN2020/115398
Other languages
English (en)
French (fr)
Inventor
张令国
张林涛
权锺完
周贤贵
刘旭
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US17/601,494 priority Critical patent/US20220328494A1/en
Priority to EP20942413.4A priority patent/EP4036960A4/en
Publication of WO2021258561A1 publication Critical patent/WO2021258561A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

本申请部分实施例提供了一种存储器的形成方法及存储器，存储器的形成方法，包括：提供基底(100)，基底(100)中至少包括字线结构(102)以及有源区(101)，以及位于基底(100)顶部表面的底介质层(110)和位线接触层(121)，底介质层(110)中具有位线接触开口(111)，位线接触开口(111)暴露出基底(100)中的有源区(101)，位线接触层(121)覆盖底介质层(110)并填充位线接触开口(111)；刻蚀部分位线接触层(121)，形成不同高度的位线接触层(121)；形成导电层(140)，于垂直于字线结构(102)延伸的方向上，导电层(140)顶部表面位于同一高度；于字线结构(102)延伸的方向上，导电层(140)顶部表面位于不同高度；形成顶介质层(150)；刻蚀形成分立的位线结构(200)。

Description

存储器的形成方法及存储器
交叉引用
本申请要求于2020年06月22日递交的名称为“存储器的形成方法及存储器”、申请号为202010576479.9的中国专利申请的优先权，其通过引用被全部并入本申请。
技术领域
本申请涉及半导体技术领域，特别涉及一种存储器的形成方法及存储器。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的特征尺寸和线宽不断减小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的寄生电容不断增大，影响DRAM阵列区的饱和电流，进而影响DRAM的运行效率。
在DRAM的线宽不断减小的情况下，如何增大位线结构之间的间距，是当前亟待解决的问题。
发明内容
本申请部分实施例的目的在于提供一种存储器的形成方法及存储器，通 过形成位线结构中的导电层位于不同高度，在不改变位线结构排布方式的基础上，增大位线结构中导电层之间的间距。
本申请实施例提供了一种存储器的形成方法，包括：提供基底，基底中至少包括字线结构以及有源区，以及位于基底顶部表面的底介质层和位线接触层，底介质层中具有位线接触开口，位线接触开口暴露出基底中的有源区，位线接触层覆盖底介质层并填充位线接触开口；刻蚀部分位线接触层，形成不同高度的位线接触层；在位线接触层顶部表面形成导电层，于垂直于字线结构延伸的方向上，导电层顶部表面位于同一高度；于字线结构延伸的方向上，导电层顶部表面位于不同高度；在导电层顶部表面形成顶介质层；依次刻蚀部分顶介质层、导电层和位线接触层，形成分立的位线结构。
另外，刻蚀部分位线接触层，形成不同高度的位线接触层，包括：在位线接触层顶部表面形成光刻掩膜层；图形化光刻掩膜层，于垂直于字线结构延伸的方向上形成间隔排列的图形；基于间隔排列的图形刻蚀部分位线接触层，形成不同高度的位线接触层；去除间隔排列的图形。
另外，间隔排列的图形为延伸的长条间隔排列。
另外，依次刻蚀部分顶介质层、导电层和位线接触层，形成分立的位线结构后，于垂直于字线结构延伸的方向上，位线结构中的导电层的连线呈直线，于字线结构延伸的方向上，相邻分立的位线结构中的导电层的高度不同。
另外，在位线接触层顶部表面形成导电层，包括：在位线接触层顶部表面形成导电膜；刻蚀导电膜，在位于不同高度的位线接触层顶部表面形成厚度一致的导电层。通过形成厚度一致的导电层，确保位于不同高度的位线接触层顶部表面的导电层位于不同高度。
另外，在导电层顶部表面形成顶介质层，包括：在导电层顶部表面形成顶介质膜；对顶介质膜顶部表面进行平坦化处理形成顶介质层，顶介质层的顶部表面高度一致。
本申请实施例还提供了一种存储器，包括：基底，基底中至少包括字线结构以及有源区；底介质层，底介质层位于基底顶部，且底介质层中具有位线接触开口，位线接触开口暴露出基底中的有源区；分立的位线结构，位线结构的顶部表面于同一高度，位线结构包括：位于底介质层顶部以及位线接触开口中位线接触层，位于位线接触层顶部的导电层，以及位于导电层顶部的顶介质层；其中，在位线结构延伸的方向上，同一位线结构中的导电层位于同一高度，且在字线结构延伸的方向上，相邻位线结构中的导电层位于不同高度。
另外，分立的位线结构中导电层的厚度一致。通过厚度一致的导电层，确保位于不同高度的位线接触层顶部表面的导电层位于不同高度。
另外，在位线结构延伸的方向上，导电层的连线呈直线。
另外，在位线结构延伸的方向上，导电层的连线呈直线。
本申请实施例现对于现有技术而言，通过形成不同高度的位线接触层，使得在位线接触层顶部表面形成的导电层位于不同高度；于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于同一高度，于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度，即后续形成的分立的位线结构中，同一位线结构中的导电层位于同一高度，不同位线结构中导电层位于不同高度；在不改变位线结构排布方式的基础上，相邻分立的位线结构中的导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距；进而减 少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1至图12为本申请第一实施例提供的存储器的形成方法各步骤对应的结构示意图；
图13为本申请第一实施例形成的存储器的剖面示意图。
具体实施方式
目前，随着动态随机存取存储器的特征尺寸和线宽不断减小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的寄生电容不断增大，影响DRAM阵列区的饱和电流，进而影响DRAM的运行效率。
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请部分实施例进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请第一实施例涉及一种存储器的形成方法，包括：提供基底，基底中至少包括字线结构以及有源区，以及位于基底顶部表面的底介质层和位线接触层，底介质层中具有位线接触开口，位线接触开口暴露出基底中的有源区， 位线接触层覆盖底介质层并填充位线接触开口；刻蚀部分位线接触层，形成不同高度的位线接触层；在位线接触层顶部表面形成导电层，于垂直于字线结构延伸的方向上，导电层顶部表面位于同一高度；于字线结构延伸的方向上，导电层顶部表面位于不同高度；在导电层顶部表面形成顶介质层；依次刻蚀部分顶介质层、导电层和位线接触层，形成分立的位线结构。
图1至图12为本申请实施例提供的存储器的形成方法各步骤对应的结构示意图，下面对本实施例的存储器的形成方法进行具体说明。
结合参考图1至图5，提供基底100，基底100中至少包括字线结构102以及有源区101，以及位于基底100顶部表面的底介质层110和位线接触层120，介质层中具有位线接触开口111，位线接触开口111暴露出基底100中的有源区101，位线接触层120覆盖底介质层110并填充位线接触开口111。
参考图1，提供基底100，基底100中至少包括字线结构102以及有源区101。
图1中示出了字线结构延伸的方向10，即图中虚线10。
多个有缘区101相互平行间隔排布，且第i列有源区101与第i+3列有源区101在垂直于字线结构延伸的方向10上，不同有源区101位于同一水平位置；第i列有源区101与相邻列(第i+1列和第i-1列)的有源区101在垂直于字线结构延伸的方向10上位于不同水平位置。交替排布的字线结构102分隔开的有源区101的中部为位线接触点，用于连接后续形成的位线结构。
需要说明的是，基底100中还包括除字线结构102和有源区101外的其他存储器结构，例如浅沟槽隔离结构等，由于其他存储器结构并不涉及到本申请的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还 包括除字线结构102和有源区101外的其他存储器结构，用于存储器的正常运行。
基底100的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料形成，本领域技术人员清楚，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
参考图2至图5，在基底100顶部表面形成底介质层110和位线接触层120，底介质层110中具有位线接触开口111，位线接触开口111暴露出基底100中的有源区101，位线接触层120覆盖底介质层110并填充位线接触开口111。
参考图2，于基底100顶部表面形成底介质层110，底介质层110中具有位线接触开口111，位线接触开口111用于暴露出基底100中的有源区101。具体地，位线接触开口111用于暴露出位线接触点，即暴露出被字线结构102分隔开的有源区101的中部。
底介质层110用于隔绝非位线接触点位置的位线结构200与有源区101相接触。本实施例中，底介质层的材料为氮化硅，在其他实施例中，底介质层的材料也可以为氧化硅或氮氧化硅等绝缘材料。
参考图3，图3为基底100的俯视示意图，图3基于图2形成底介质层110的基础上给出了后续需要形成位线结构200的位置，图3中示出了位线结构延伸的方向20，即图中虚线20；位线结构200连接一列有源区101的位线接触点。
参考图4，于基底100顶部表面形成的位线接触层120，位线接触层120覆盖底介质层120并填充位线接触开口111，图4中给出了后续需要形成的位 线结构200的位置，在任意沿字线结构延伸的方向10上的剖面中，与有源区101连接的位线和位于底介质层110上的位线交替排布。
本实施例中，位线接触层120采用多晶硅材料，用于后续形成的位线结构200通过位线接触开口111连接基底100中的有源区101。
参考图5至图8，刻蚀部分位线接触层120，形成不同高度的位线接触层121。
形成不同高度的位线接触层121的原因包括：位线接触层121用于后续形成导电层后，导电层位于不同的高度。
具体地，参考图5，在位线接触层120顶部表面形成光刻掩膜层130，并在光刻掩膜层130顶部表面形成光刻胶140。
参考图6，图形化光刻掩膜层130，于垂直于字线结构延伸的方向10上形成间隔排列的图形131，间隔排列的图形131为延伸的长条间隔排列。
参考图7，图7中给出了三种基于光刻胶140图形化光刻掩膜层130形成的间隔排列的图形131的位置，具体如下：
第一种间隔排列的图形131的位置：图形一401仅暴露出后续需要形成位线结构的位置。
具体地，图形一401覆盖至少一个后续需要形成位线结构的位置且完全覆盖位线结构之间的空隙，相邻图形一401之间仅暴露出后续需要形成至少一个位线结构的位置，被图形一401覆盖的位线结构和未被图形一401覆盖的位线结构在字线结构延伸的方向10上交替排布。
第二种间隔排列的图形131的位置：图形二402覆盖至少一个位线结构以及部分位线结构间的空隙位置。
具体地，图形二402覆盖至少一个后续需要形成位线结构的位置且部分覆盖位线结构之间的空隙，相邻图形二402之间暴露出后续需要形成至少一个位线结构的位置以及部分位线结构之间的空隙，被图形二402覆盖的位线结构和未被图形二402覆盖的位线结构在字线结构延伸的方向10上交替排布。
第三种间隔排列的图形131的位置：图形三403仅覆盖至少一个位线结构的位置。
具体地，图形三403仅覆盖至少一个后续需要形成位线结构的位置，相邻图形三403之间暴露出位线结构之间的空隙以及至少一个后续需要形成至少一个位线结构的位置，被图形三403覆盖的位线结构和未被图形三403覆盖的位线结构在字线结构延伸的方向10上交替排布。
参考图8，基于间隔排列的图形131刻蚀部分位线接触层120，形成不同高度的位线接触层121。
参考图9，去除间隔排列的图形131。
图中虚线30方向和虚线31方向为图3给出的两个剖面位置，供本领域技术人员了解本申请的原理。
图9给出了虚线30方向上和虚线31方向上的剖面示意图，在垂直于字线结构延伸的方向10上(两幅图所在的同一竖直位置)，位线接触层121位于同一高度；于字线结构延伸的方向10上(图示剖面方向)，位线接触层121位于不同高度，且位于第一高度凸起部分和位于第二高度的凹陷部分交替排布。
在其他实施例中，还可以继续形成掩膜，对不同高度的位线接触层进行进一步刻蚀，使得剩余位线接触层顶部表面的高度可以按照预设的高度排序进行交替排布。
参考图10至图11，在不同高度的位线接触层121顶部表面形成导电层140。
具体地，参考图10，在不同高度的位线接触层121顶部表面形成导电膜141。
参考图11，刻蚀导电膜141(参考图10)，在位于不同高度的位线接触层121顶部表面形成厚度一致的导电层140。通过形成厚度一致的导电层140，确保位于不同高度的位线接触层121顶部表面的导电层140位于不同高度。
在其他实施例中，位于不同高度的位线接触层顶部表面的导电层的厚度可以不同，但需要保证导电层的顶部表面位于不同高度，从而使得不同位线结构之间的导电层的连线呈斜线，从而在不改变位线结构排布方式的基础上，增大位线结构间导电层的间距。
形成的导电层140于垂直于字线结构延伸的方向10上，顶部表面位于同一高度；于字线结构延伸的方向10上，顶部表面位于不同高度。
本实施例中，导电层140由一种导电材料或者多种导电材料形成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
参考图12，在导电层140顶部表面形成顶介质层150。
具体地，在导电层顶部表面顶介质膜，对顶介质膜表面进行平坦化处理处理形成顶介质层150，顶介质层150顶部表面高度一致。
具体地，采用化学机械研磨的方式对顶介质膜顶部表面进行平坦化处理，化学机械研磨工艺相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期
本实施例中，顶介质层150的材料包括氮化硅、氮氧化硅或氧化硅等材料，在本实施例中，顶介质层150的材料为含氮的绝缘材料，即顶介质层150 采用氮化硅材料。
参考图13，依次刻蚀部分顶介质层150、导电层140和不同高度的位线接触层121，形成分立的位线结构200。
于垂直于字线结构延伸的方向10上，分立的位线结构200中的导电层140的连线呈直线，于字线结构延伸的方向10上，相邻分立的位线结构200中的导电层140的高度不同。
本实施例相对于现有技术而言，本申请实施例提供的存储器的形成方法，通过形成不同高度的位线接触层，使得在位线接触层顶部表面形成的导电层位于不同高度；于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于同一高度，于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度，即后续形成的分立的位线结构中，同一位线结构中的导电层位于同一高度，不同位线结构中导电层位于不同高度；在不改变位线结构排布方式的基础上，相邻分立的位线结构中的导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距；进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本申请第二实施例涉及一种存储器。
参考图13，以下将结合附图对本实施例提供的存储器进行详细说明，与第一实施例相同或相应的部分，以下将不做详细赘述。
存储器，包括：基底100，基底100中至少包括字线结构102以及有源区101；底介质层110，底介质层110位于基底100顶部，且底介质层110中具有位线接触开口111，位线接触开口111暴露出基底中的有源区101；分立的位线结构200，位线结构200的顶部表面于同一高度，位线结构200包括：位于底介质层110顶部以及位线接触开口111中位线接触层121，位于位线接触层121顶部的导电层140，以及位于导电层140顶部的顶介质层150；其中，在位线结构延伸的方向20上，同一位线结构中的导电层140位于同一高度，且在字线结构延伸的方向10上，相邻位线结构中的导电层140位于不同高度。
需要说明的是，基底100中还包括除字线结构102和有源区101外的其他存储器结构，例如浅沟槽隔离结构等，由于其他存储器结构并不涉及到本申请的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除字线结构102和有源区101外的其他存储器结构，用于存储器的正常运行。
在本实施例中，导电层140的厚度一致，在其他实施例中，位于不同高度的位线接触层121顶部表面的导电层140的厚度可以不同，但需要保证导电层140的顶部表面位于不同高度，从而使得不同位线结构之间的导电层的连线呈斜线，从而在不改变位线结构排布方式的基础上，增大位线结构间导电层的间距。
在本实施例中，在位线结构延伸的方向上，导电层140的连线呈直线，即同一位线结构200中，导电层140位于同一高度(底部高度相同，顶部高度 也相同)。
在本实施例中，在字线结构延伸的方向10上，于第一高度的导电层140和第二高度的导电层140交替排布，在其他实施例中，导电层140可以按照预设的高度排序进行交替排布。
与现有技术相比，通过不同高度的位线接触层，使得在位线接触层顶部表面的导电层位于不同高度；于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于同一高度，于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度，即后续形成的分立的位线结构中，同一位线结构中的导电层位于同一高度，不同位线结构中导电层位于不同高度；在不改变位线结构排布方式的基础上，相邻分立的位线结构中的导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距；进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (10)

  1. 一种存储器的形成方法，包括：
    提供基底，所述基底中至少包括字线结构以及有源区，以及位于所述基底顶部表面的底介质层和位线接触层，所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区，所述位线接触层覆盖所述底介质层并填充所述位线接触开口；
    刻蚀部分所述位线接触层，形成不同高度的所述位线接触层；
    在所述位线接触层顶部表面形成导电层，于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于同一高度；于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度；
    在所述导电层顶部表面形成顶介质层；
    依次刻蚀部分所述顶介质层、所述导电层和所述位线接触层，形成分立的位线结构。
  2. 根据权利要求1所述的存储器的形成方法，其中，所述刻蚀部分所述位线接触层，形成不同高度的所述位线接触层，包括：
    在所述位线接触层顶部表面形成光刻掩膜层；
    图形化所述光刻掩膜层，于所述垂直于所述字线结构延伸的方向上形成间隔排列的图形；
    基于所述间隔排列的图形刻蚀部分所述位线接触层，形成不同高度的所述位线接触层；
    去除所述间隔排列的图形。
  3. 根据权利要求2所述的存储器的形成方法，其中，所述间隔排列的图形为延伸的长条间隔排列。
  4. 根据权利要求1所述的存储器的形成方法，其中，所述依次刻蚀部分所述顶介质层、所述导电层和所述位线接触层，形成分立的位线结构后，于所述垂直于所述字线结构延伸的方向上，所述位线结构中的导电层的连线呈直线，于所述字线结构延伸的方向上，相邻所述分立的位线结构中的导电层的高度不同。
  5. 根据权利要求1所述的存储器的形成方法，其中，所述在所述位线接触层顶部表面形成导电层，包括：
    在所述位线接触层顶部表面形成导电膜；
    刻蚀所述导电膜，在位于不同高度的所述位线接触层顶部表面形成厚度一致的所述导电层。
  6. 根据权利要求1所述的存储器的形成方法，其中，所述在所述导电层顶部表面形成顶介质层，包括：
    在所述导电层顶部表面形成顶介质膜；
    对所述顶介质膜顶部表面进行平坦化处理形成所述顶介质层，所述顶介质层的顶部表面高度一致。
  7. 一种存储器，其中，包括：
    基底，所述基底中至少包括字线结构以及有源区；
    底介质层，所述底介质层位于所述基底顶部，且所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区；
    分立的位线结构，所述位线结构的顶部表面于同一高度，所述位线结构包括：位于所述底介质层顶部以及所述位线接触开口中位线接触层，位于所述位线接触层顶部的导电层，以及位于所述导电层顶部的顶介质层；
    其中，在位线结构延伸的方向上，同一所述位线结构中的所述导电层位于同一高度，且在字线结构延伸的方向上，相邻所述位线结构中的所述导电层位于不同高度。
  8. 根据权利要求7所述的存储器，其中，所述分立的位线结构中导电层的厚度一致。
  9. 根据权利要求7所述的存储器，其中，在所述位线结构延伸的方向上，所述导电层的连线呈直线。
  10. 根据权利要求7所述的存储器，其中，在字线结构延伸的方向上，位线结构中导电层按照预设高度顺序依次交替排布。
PCT/CN2020/115398 2020-06-22 2020-09-15 存储器的形成方法及存储器 WO2021258561A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/601,494 US20220328494A1 (en) 2020-06-22 2020-09-15 Memory forming method and memory
EP20942413.4A EP4036960A4 (en) 2020-06-22 2020-09-15 METHOD AND MEMORY FOR MEMORY CREATION

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010576479.9A CN113903709A (zh) 2020-06-22 2020-06-22 存储器的形成方法及存储器
CN202010576479.9 2020-06-22

Publications (1)

Publication Number Publication Date
WO2021258561A1 true WO2021258561A1 (zh) 2021-12-30

Family

ID=79186622

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2020/115398 WO2021258561A1 (zh) 2020-06-22 2020-09-15 存储器的形成方法及存储器

Country Status (4)

Country Link
US (1) US20220328494A1 (zh)
EP (1) EP4036960A4 (zh)
CN (1) CN113903709A (zh)
WO (1) WO2021258561A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764580B (zh) 2020-06-04 2023-09-12 长鑫存储技术有限公司 双面电容结构及其形成方法
KR20220163433A (ko) * 2020-06-22 2022-12-09 창신 메모리 테크놀로지즈 아이엔씨 메모리의 형성 방법 및 메모리
CN114023744B (zh) * 2022-01-10 2022-03-25 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法
US20120040528A1 (en) * 2010-08-13 2012-02-16 Samsung Electronics Co., Ltd. Methods for patterning microelectronic devices using two sacrificial layers

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102396583B1 (ko) * 2017-11-09 2022-05-11 삼성전자주식회사 메모리 소자 및 이의 제조방법
CN110556359A (zh) * 2019-09-17 2019-12-10 福建省晋华集成电路有限公司 一种位线结构及半导体存储器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法
US20120040528A1 (en) * 2010-08-13 2012-02-16 Samsung Electronics Co., Ltd. Methods for patterning microelectronic devices using two sacrificial layers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4036960A4 *

Also Published As

Publication number Publication date
US20220328494A1 (en) 2022-10-13
CN113903709A (zh) 2022-01-07
EP4036960A4 (en) 2022-12-28
EP4036960A1 (en) 2022-08-03

Similar Documents

Publication Publication Date Title
KR930009594B1 (ko) 고집적 반도체 메모리장치 및 그 제조방법
US8120103B2 (en) Semiconductor device with vertical gate and method for fabricating the same
WO2021258561A1 (zh) 存储器的形成方法及存储器
US9613967B1 (en) Memory device and method of fabricating the same
KR20170098619A (ko) 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
JP2016033968A (ja) 半導体装置の製造方法
US11545547B2 (en) Method of forming semiconductor device
US9847227B2 (en) Method for forming patterns of semiconductor device
WO2022012169A1 (zh) 半导体结构的形成方法及半导体结构
US11676816B2 (en) Method of forming semiconductor device
US6967150B2 (en) Method of forming self-aligned contact in fabricating semiconductor device
WO2022028175A1 (zh) 一种存储器的形成方法和存储器
JP4159624B2 (ja) 微細コンタクトホールを有する半導体メモリ装置の製造方法
US20210398984A1 (en) Method for forming memory and memory
US11289337B2 (en) Method of forming patterns
US20160027783A1 (en) Production method for semiconductor device
WO2021258560A1 (zh) 存储器的形成方法及存储器
TWI567941B (zh) 半導體裝置及其製造方法
JP4330523B2 (ja) スプリットゲート型フラッシュメモリ素子のダミー層の形成方法
JP2708729B2 (ja) 半導体素子のコンタクトホール形成方法
US20230361165A1 (en) Method of forming semiconductor structure and semiconductor structure
KR940009619B1 (ko) 반도체장치의 커패시터 제조방법
TWI576993B (zh) 記憶元件的製造方法
KR950012033B1 (ko) 고집적 소자의 콘택제조방법
KR100844939B1 (ko) 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20942413

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 20942413.4

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2020942413

Country of ref document: EP

Effective date: 20220425

NENP Non-entry into the national phase

Ref country code: DE