KR102396583B1 - 메모리 소자 및 이의 제조방법 - Google Patents

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Abstract

메모리 소자 및 이의 제조방법이 개시된다. 메모리 소자는 절연막 패턴을 구비하는 반도체 기판, 상기 절연막 패턴 상에서 일방향을 따라 연장하는 라인형상을 갖고 열산화막 패턴을 구비하는 버퍼막 패턴, 상기 버퍼막 패턴과 동일한 상면을 갖고 상기 절연막 패턴을 관통하여 상기 기판의 내부로 연장하는 실린더 형상의 콘택, 및 상기 버퍼막 패턴과 상기 콘택을 덮고 상기 버퍼막 패턴을 따라 연장하는 라인형상의 도전라인을 포함한다. 버퍼막 패턴을 구성하는 도전패턴의 높이를 낮추어 종횡비와 기생 커패시턴스를 줄일 수 있다.

Description

메모리 소자 및 이의 제조방법 {Memory device and method of manufacturing the same}
본 발명은 메모리 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는, 매립 채널 어레이(buried channel array)를 구비하는 디램(DRAM) 소자 및 이의 제조방법에 관한 것이다.
최근 메모리 소자가 고집적화 됨에 따라 메모리 소자를 구성하는 셀 트랜지스터의 패턴 선폭 및 칩 사이즈가 축소되고 채널 길이가 짧아지는 단채널 효과에 의해 메모리 소자의 리프레시 타임(refresh time)을 확보하는 것이 어려워지고 있다.
이러한 문제점을 해결하기 위해 충분한 유효 채널길이를 확보할 수 있도록 게이트 구조물을 기판의 상면보다 하부에 배치하는 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT)가 메모리 소자로서 널리 이용되고 있다. 매립 채널 어레이 트랜지스터의 매립 게이트는 게이트 구조물 전체가 기판에 매립되어 형성되기 때문에 채널 길이와 폭을 용이하게 확보할 수 있으며 비트라인 사이에서 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 감소시킬 수 있는 장점이 있다.
BCAT 구조를 갖는 메모리 소자도 주변회로 영역은 플래너(planar) 타입의 게이트 구조물이 배치되므로 매립 게이트 구조물을 갖는 셀 영역과 단차가 발생한다. 셀 영역과 주변회로 영역의 단차를 효과적으로 활용하기 위해, 매립 게이트를 구비하는 메모리 소자는 셀 영역의 비트라인과 주변회로 영역의 게이트 구조물을 동일한 성막공정에 의해 형성한다(게이트 비트라인(gate bit line, GBL) 공정).
그러나, 메모리 소자의 사이즈가 축소됨에 따라 게이트 비트 라인 사이의 간격이 줄어들면서, 상기 게이트 비트라인 식각 과정에서 종횡비 증가로 인하여 비트라인 패턴이 붕괴(collapse)되고 인접 비트라인 사이의 기생 커패시턴스가 증가하여 비트라인의 센싱 마진(VBL)이 감소하고 있다.
본 발명은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 본 발명의 목적은 버퍼막 패턴의 높이를 감소시켜 기생 커패시턴스와 종횡비를 낮추고 센싱 마진과 물리적 안정성을 높일 수 있는 메모리 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 상술한 바와 같은 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 소자는 소자 분리막에 의해 한정되는 활성영역을 구비하는 기판, 상기 기판의 내부에 매립되고 상기 활성영역과 교차하도록 제1 방향을 따라 연장하는 라인형상을 갖는 매립 게이트 구조물 및 상기 매립 게이트 구조물과 인접하도록 상기 활성영역 상에 배치되고 상기 활성영역보다 낮은 상면을 갖는 저상면 접합부와 상기 저상면 접합부보다 높은 상면을 갖는 고상면 접합부로 구성되는 접합영역을 구비하는 매립 채널 어레이 트랜지스터(BCAT) 구조물, 상기 기판 및 상기 매립 셀 어레이 트랜지스터 구조물을 덮는 절연막 패턴, 및 상기 절연막 패턴 상에 제2 방향을 따라 연장하도록 정렬되고, 열산화막 패턴을 구비하는 버퍼막 패턴, 상기 버퍼막 패턴과 동일한 상면을 갖고 상기 절연막 패턴의 하부로 연장하여 상기 저상면 접합부와 접촉하는 제1 콘택 및 상기 버퍼막 패턴 및 상기 제1 콘택을 덮는 도전라인을 구비하는 비트라인 구조물을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 메모리 소자용 비트라인 구조물은 절연막 패턴을 구비하는 반도체 기판, 상기 절연막 패턴 상에서 일방향을 따라 연장하는 라인형상을 갖고 열산화막 패턴을 구비하는 버퍼막 패턴, 상기 버퍼막 패턴과 동일한 상면을 갖고 상기 절연막 패턴을 관통하여 상기 기판의 내부로 연장하는 실린더 형상의 콘택 및 상기 버퍼막 패턴과 상기 콘택을 덮고 상기 버퍼막 패턴을 따라 연장하는 라인형상의 도전라인을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 의한 메모리 소자 제조방법을 개시한다. 먼저, 소자 분리막에 의해 한정되는 다수의 활성영역이 정렬되고, 메모리 셀이 배치되는 셀 영역과 상기 메모리 셀을 구동하는 주변회로 소자가 배치되는 주변회로 영역으로 구분되는 기판을 제공한다. 이어서, 상기 셀 영역의 내부에 매립되고 상기 활성영역과 교차하도록 제1 방향을 따라 연장하는 라인형상의 매립 게이트 구조물 및 상기 매립 게이트 구조물과 인접하도록 상기 활성영역 상에 배치되는 다수의 접합부를 구비하는 매립 채널 어레이 트랜지스터 (BCAT) 구조물을 형성한다. 이어서, 상기 기판의 상기 활성영역 및 주변회로 영역을 덮는 절연막을 형성하고, 상기 절연막을 덮고 열산화막을 구비하는 버퍼막을 형성한다. 상기 버퍼막 및 상기 절연막을 관통하여 상기 활성영역의 표면보다 낮게 상기 접합부와 접속하고 상기 버퍼막과 동일한 상면을 갖는 예비 콘택을 형성하고, 상기 예비 콘택을 구비하는 기판의 전면을 덮는 도전막을 형성한다. 상기 도전막 및 상기 예비 콘택을 부분적으로 제거하여 제2 방향을 따라 연장하는 도전라인 및 상기 도전라인과 동일한 폭을 갖고 상기 도전라인과 상기 접합부를 연결하는 제1 콘택을 구비하는 비트라인 구조물을 형성한다.
본 발명에 의한 메모리 소자 및 이의 제조방법에 의하면, 도전라인과 콘택에 대해 상대적으로 작은 상대 식각속도를 갖는 열산화막 패턴 및/또는 경화패턴을 비트라인 식각공정의 버퍼막 패턴으로 제공하여 열산화막 패턴의 두께를 증가시키는 만큼 버퍼 도전패턴의 높이(두께)를 감소시킬 수 있다.
이에 따라, 주변회로 게이트 절연막을 형성하기 위한 열산화 공정에 수행되어 두께 조절이 가능한 열산화막 패턴을 비트라인 식각공정의 버퍼막 패턴으로 제공함으로써 전체 버퍼막 패턴의 두께를 축소할 수 있다. 이에 따라, 비트라인 식각공정의 종횡비를 감소시켜 패턴 붕괴 및 브리지 불량을 방지할 수 있다.
뿐만 아니라, 열산화막 패턴의 두께만큼 버퍼 도전패턴의 두께를 줄임으로써 인접하는 비트 라인 사이의 기생 커패시턴스를 줄일 수 있다. 이에 따라, 비트라인 구조물의 센싱 마진을 개선할 수 있다
도 1은 본 발명의 일실시예에 의한 메모리 소자용 비트라인 구조물을 나타내는 단면도이다.
도 2a 및 도 2b는 도 1에 도시된 비트라인 구조물의 변형례를 나타내는 단면도들이다.
도 3은 본 발명의 일실시예에 의한 메모리 소자를 나타내는 평면도이다.
도 4a 내지 도 4d는 도 3에 도시된 메모리 소자를 A-A', B-B', C-C' 및 D-D' 방향을 따라 각각 절단한 단면도이다.
도 5a 내지 도 20d는 도 3 및 도 4a 내지 도 4d에 도시된 반도체 소자를 제조하는 방법을 나타내는 공정 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 메모리 소자용 비트라인 구조물을 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 비트라인 구조물(90)은 절연막 패턴(15)을 구비하는 반도체 기판(10), 상기 절연막 패턴(15) 상에서 일방향을 따라 연장하는 라인형상을 갖고 열산화막 패턴(thermal oxide pattern, 22)을 구비하는 버퍼막 패턴(buffer pattern, 20), 상기 버퍼막 패턴(20)과 동일한 상면을 갖고 절연막 패턴(15)을 관통하여 상기 기판(10)의 내부로 연장하는 실린더 형상의 콘택(30) 및 상기 버퍼막 패턴(20)과 상기 콘택(30)을 덮고 상기 버퍼막 패턴(20)을 따라 연장하는 라인형상의 도전라인(40)을 포함한다.
예를 들면, 상기 반도체 기판(10)은 소자 분리막(11)에 의해 한정되는 활성영역(A)을 구비하고 상기 활성영역(A) 상에 배치된 트랜지스터 및 채널과 같은 도전성 구조물(미도시)을 구비한다. 상기 비트라인 구조물(90)은 상기 트랜지스터의 드레인 전극과 연결되어 신호를 전송한다.
상기 절연막 패턴(15)은 상기 반도체 기판의 상면을 덮도록 배치되고 상기 도전성 구조물을 부분적으로 노출하는 콘택 홀(H)을 구비할 수 있다. 예를 들면, 상기 절연막 패턴(15)은 상기 기판(10)을 덮는 증착 산화막 패턴(12) 및 상기 증착 산화막 패턴(12)에 적층되는 식각 저지막 패턴(14)을 포함할 수 있다.
상기 증착 산화막 패턴(12)은 반도체 기판(10)에 구비된 도전성 구조물들을 외부환경으로부터 보호하는 보호막으로 기능하고 상기 식각 저지막 패턴(14)은 후속하는 배선공정에서 식각 종료시점을 결정한다.
본 실시예의 경우, 상기 증착 산화막 패턴(12)은 화학기상 증착 공정에 의해 약 40Å 내지 약 60Å의 두께로 형성되는 실리콘 산화물로 구성되고, 상기 식각 저지막 패턴(14)은 화학기상 증착 공정에 의해 약 30Å 내지 약 40Å의 두께로 형성되는 실리콘 질화물로 구성될 수 있다. 특히, 상기 산화막 패턴(12)은 후속하는 열산화막 패턴(22)과 대조적으로 증착공정에 의해 형성되는 증착 산화물로 구성된다.
본 실시예의 경우, 상기 절연막 패턴(15)은 서로 적층되는 실리콘 산화막 패턴과 실리콘 질화막 패턴을 개시하고 있지만, 상기 비트라인 구조물(90)의 특성과 상기 비트라인 구조물(90)을 구비하는 반도체 소자의 특성에 따라 증착 산화막 패턴(12)만을 구비하는 단일막으로 형성될 수도 있다.
상기 버퍼막 패턴(20)은 후술하는 도전라인(40) 및 콘택(30)을 형성하기 위한 식각 공정이 진행되는 동안 상기 절연막 패턴(15)에 대한 과식각을 방지하여 기판(10)을 보호한다. 이에 따라, 상기 버퍼막 패턴(20)은 상기 도전라인(40)과 콘택(30)에 대해 적절한 식각비와 두께를 갖는다.
상기 콘택(30)은 폴리실리콘으로 구성되고 상기 도전라인(40)은 도전성 금속물질로 구성되어 상기 버퍼막 패턴(20)은 도전성 금속 및 폴리실리콘을 제거하는 식각공정에서 상대적으로 작은 식각속도를 갖는 단일막 패턴 또는 다층막 패턴으로 구성된다.
본 실시예의 경우, 상기 버퍼막 패턴(20)은 열산화막 패턴(22), 질화막 패턴(24) 및 폴리실리콘 패턴(26)이 적층된 다층막 패턴으로 구성된다.
상기 폴리실리콘 패턴(26)은 금속물질을 구비하는 도전라인(40)을 형성하기 위한 제1 식각공정의 과식각(over etch)에 의해 제거되어 제1 식각공정의 과식각을 흡수할 수 있는 버퍼로 기능한다. 특히, 상기 폴리실리콘 패턴(26)은 상기 콘택(30)과 동일한 물질로 구성하여 폴리실리콘 패턴(26)에 대한 과식각에 의해 콘택(30)의 상부를 형성하게 된다.
상기 질화막 패턴(24)과 열산화막 패턴(22)은 상기 폴리실리콘 패턴(26)의 아래에 배치되는 콘택(26)의 하부를 형성하기 위한 제2 식각공정이 진행되는 동안 콘택(26)을 구성하는 물질보다 작은 식각속도를 구비하여 제2 식각 공정이 진행되는 동안 하부의 기판(10)이 손상되는 것을 방지한다.
즉, 상기 폴리실리콘 패턴(26)은 도전라인(40)을 형성하는 제1 식각공정의 과식각을 흡수하여 도전라인(40)을 형성하는 동안의 과식각으로부터 하부막질을 보호하고, 상기 질화막 패턴(24)과 열산화막 패턴(22)은 상기 폴리실리콘 패턴(26)의 하부에 상기 콘택(30)을 형성하는 제2 식각공정에서 폴리실리콘 보다 높은 내식각 특성을 구비하여 제2 식각공정이 수행되는 동안 하부의 기판(10)이 손상되는 것을 방지할 수 있다.
따라서, 제1 및 제2 식각공정을 포함하는 비트라인 식각공정이 수행되는 동안 상기 기판(10)은 폴리실리콘 패턴(26), 질화막 패턴(24) 및 열산화막 패턴(22)을 구비하는 버퍼막 패턴(20)과 상기 버퍼막 패턴(20)의 절연막 패턴(15)에 의해 보호된다. 이에 따라, 버퍼막 패턴(20)과 절연막 패턴(15)에 의해 비트라인 식각공정이 수행되는 동안 하부 도전성 구조물을 포함하는 기판(10)이 손상되는 것을 충분히 방지할 수 있다.
예를 들면, 상기 열 산화막 패턴(22)은 상기 절연막 패턴(15) 상에서 일정한 폭(w)을 갖고 일정한 방향을 따라 연장하는 라인 형상으로 제공되고, 상기 질화막 패턴(24) 및 상기 폴리실리콘 패턴(26)은 열산화막 패턴(22) 상에 동일한 폭(w)을 갖는 라인형상으로 적층된다.
상기 열산화막 패턴(22)은 폴리실리콘에 대한 열산화 공정(thermal oxidation process)에 의해 형성되어 단결정 실리콘에 대한 열산화 공정보다 큰 두께를 갖도록 형성된다. 본 실시예의 경우, 상기 열산화막 패턴(22)은 주변회로 소자의 게이트 절연막과 동시에 형성되고 약 50Å 내지 100Å의 두께를 갖는다.
상기 질화막 패턴(24)은 선택적으로 제공될 수 있으며 열산화막 패턴(22)에 대한 질화공정에 의해 형성되어 열산화막 패턴(22)의 상면에 위치한다. 이에 따라, 상기 질화막 패턴(24)은 실리콘 산질화막 패턴으로 제공되며 약 20Å 내지 30Å의 두께를 가질 수 있다.
상기 폴리실리콘 패턴(26)은 도전라인(40)을 형성하기 위한 식각공정의 과식각을 흡수할 수 있을 정도의 두께로 제공되며, 상기 열산화막 패턴(22)과 질화막 패턴(24)의 두께에 따라 가변적인 두께를 갖는다.
따라서, 상기 열산화막 패턴(22)과 질화막 패턴(24)이 도전라인(40)을 형성하기 위한 제1 식각공정의 과식각뿐만 아니라 콘택(30)을 형성하기 위한 제2 식각공정에 대해서도 충분한 식각 선택비를 갖는다면, 상기 폴리실리콘 패턴(26)은 제공되지 않을 수도 있다.
상기 열산화막 패턴(22)은 주변회로 게이트 절연막을 형성하기 위한 열산화 공정에 의해 폴리실리콘을 산화시켜 수득함으로써 소자의 특성에 따라 두께를 적절하게 조절할 수 있다. 따라서, 열산화막 패턴(22)과 질화막 패턴(24)이 비트라인 식각공정에서 충분한 식각 선택비를 가진다면 상기 폴리실리콘 패턴(26)은 제공되지 않을 수 있으며, 상기 버퍼막 패턴(20)은 열산화막 패턴(22)과 질화막 패턴(24)만으로 구성될 수 있다. 이에 따라, 상기 버퍼막 패턴(20)의 전체 높이를 축소시켜 비트라인 식각공정에서 패턴 종횡비를 낮출 수 있다.
뿐만 아니라, 열산화막 패턴(22)과 질화막 패턴(24)의 식각 선택비와 두께에 따라 도전성을 갖는 상기 폴리실리콘 패턴(26)의 두께를 감소시킬 수 있으므로, 인접하는 비트라인 사이의 기생 커패시턴스를 낮추어 비트라인의 센싱 마진을 높일 수 있다.
본 실시예의 경우, 상기 폴리실리콘 패턴(26)은 약 200Å 이하의 두께를 갖도록 제공된다. 예를 들면, 상기 열산화막 패턴(22)이 약 50Å의 두께를 갖는 경우 상기 폴리실리콘 패턴(26)은 약 40Å까지 두께를 낮출 수 있다. 바람직하게는, 상기 폴리실리콘 패턴(26)은 약 20Å 내지 약 200Å의 두께를 갖는다. 이에 따라, 비트라인의 종횡비와 기생 커패시턴스를 모두 저하시킬 수 있다.
상기 콘택(30)은 상기 절연막 패턴(15)을 관통하여 상기 기판(10)의 내부로 삽입되고 상기 버퍼막 패턴(20)과 동일한 상면을 갖도록 위치한다. 이에 따라, 상기 콘택(30)은 상기 폴리실리콘 패턴(26)과 나란하게 배치되어 상부의 도전라인(40)과 접속하는 상부콘택(34)과 상기 상부콘택(34)으로부터 하방으로 연장하여 활성영역(A)과 접속하고 상기 절연막 패턴(15)과 소자 분리막(11)에 의해 한정되는 하부 콘택(32)으로 구성된다.
상기 상부콘택(34)은 도전라인(40)을 형성하기 위한 제1 식각공정의 과식각에 의해 형성되며, 상기 하부콘택(32)은 열산화막 패턴(22) 및 질화막 패턴(24)에 대하여 상대적으로 높은 식각속도를 제2 식각공정에 의해 형성된다.
특히, 후술하는 바와 같이 상기 하부 콘택(32)은 절연막 패턴(15)의 하부에 형성되는 접합 리세스(R)의 내부에 위치하므로, 상기 제2 식각공정은 접합 리세스(R)의 내부까지 수행되어야 한다. 따라서, 상기 열산화막 패턴(22) 및 질화막 패턴(24)은 접합 리세스(R)의 내부까지 진행되는 제2 식각공정이 진행되는 동안 상기 절연막 패턴(15)에 대한 손상을 최소화 할 수 있을 정도의 식각 선택비와 두께를 갖는다.
상기 콘택(30)은 도전라인(50)으로부터 인가되는 신호를 전송하도록 폴리실리콘과 같은 도전성 물질로 구성되어 활성영역(A)과 도전라인(40)을 전기적으로 연결한다. 예를 들면, 상기 콘택(30)은 상기 도전라인(40)과 활성영역(A)을 전기적으로 연결하는 도전성 플러그로 제공된다.
예를 들면, 상기 활성영역(A)의 일부는 상단부가 일정 깊이까지 제거되어 높이가 축소되어, 소자 분리막(11)에 의해 한정되고 상기 절연막 패턴(15)의 콘택 홀(H)과 연통하는 접합 리세스(R)가 축소된 활성영역(A)의 상부에 제공된다. 따라서, 하부 콘택(32)은 접합 리세스(R) 및 콘택 홀(H)을 관통하여 배치되고 상부 콘택(34)은 하부 콘택(32)으로부터 연장하여 도전라인(40)과 접속한다. 이에 따라, 상기 버퍼막 패턴(20)의 높이에 의해 콘택(30)의 높이도 결정된다.
이에 따라, 버퍼막 패턴(20)의 높이를 축소함으로써 상기 콘택(30)의 높이도 축소할 수 있다. 버퍼막 패턴(20)과 콘택(30)의 높이 축소는 도전라인(40) 및 버퍼막 패턴(20)과 콘택(30)을 형성하기 위한 식각공정의 종횡비를 감소시켜 식각공정 진행 중에 패턴이 붕괴하거나 인접 패턴이 접촉하는 것을 방지할 수 있다.
상기 도전라인(40)은 상기 버퍼막 패턴(20) 및 콘택(30)과 접하며 버퍼막 패턴(20)과 동일한 폭을 갖고 연장하는 라인 형상으로 제공된다.
예를 들면, 상기 도전라인(40)은 버퍼막 패턴(20) 및 콘택(30)과 접촉하는 장벽 패턴(barrier pattern, 42), 상기 장벽 패턴(42)을 덮는 라인 형상의 금속 패턴(44) 및 상기 금속 패턴(44)을 외부로 보호하는 라인 형상의 캡핑 패턴(46)을 포함한다.
상기 장벽 패턴(42)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN) 중의 하나로 구성되고, 상기 금속 패턴(44)은 티타늄, 탄탈륨 및 텅스텐 중의 어느 하나로 구성될 수 있다. 상기 캡핑패턴(46)은 실리콘 질화물로 구성될 수 있다.
상기 도전라인(40)과 버퍼막 패턴(20) 및 콘택(30)은 상기 기판(10)의 셀 영역에 배치되는 비트라인 구조물(90)로 제공된다. 본 실시예의 경우, 상기 비트라인 구조물(90)은 주변회로 게이트 구조물과 동일한 레벨에 형성되어 게이트 비트라인(gate bit line, GBL)으로 제공되며, 상기 기판(10)의 하부에 위치하는 매립채널 트랜지스터의 드레인 전극으로 비트라인 신호를 전송한다.
상기 도전라인(40)과 버퍼막 패턴(20) 및 콘택(30)은 연속적으로 수행되는 식각공정에 의해 형성되어 상기 비트라인 구조물(90)을 구성하는 단일한 라인패턴(L)으로 형성된다. 상기 라인패턴(L)은 상기 절연막 패턴(15)을 관통하여 활성영역(A)과 접촉하는 접속부(C)와 상기 절연막 패턴(15)의 상면에 배치되어 제2 방향(II)을 따라 신호를 전송하는 전송부(T)로 구성된다.
따라서, 상기 버퍼막 패턴(20)의 높이 감소는 콘택(30)의 높이도 동시에 감소시켜 비트라인 구조물(90)을 형성하기 위한 라인패턴(L)의 종횡비를 낮출 수 있다. 이에 따라, 식각공정 진행 중에 라인패턴(L)이 붕괴하거나 인접하는 라인 패턴과 접촉하는 것을 방지할 수 있다.
특히, 상기 접속부(C)는 콘택 홀(H) 및 접합 리세스(R)의 내부까지 식각이 수행되므로 종횡비 증가하는 경우 패턴 붕괴와 인접 패턴 사이의 브리지 불량이 빈번하게 발생하게 된다.
그러나, 본 실시예의 경우 인접하는 라인 패턴 사이의 간격이 축소된다 할지라도 상기 버퍼막 패턴(20) 및 콘택(30)의 높이를 조절함으로써 종횡비 증가를 효과적으로 방지할 수 있다.
상기 라인패턴(L)의 측부는 스페이서(50)에 의해 외부와 절연된다. 이에 따라, 서로 인접하는 라인패턴(L)은 서로 전기적으로 분리된다.
특히, 상기 스페이서(50)는 콘택 홀(H) 및 접합 리세스(R)의 내부에서 상기 콘택(30)의 측부를 둘러싸도록 배치되어 인접한 활성영역(A) 또는 인접 활성영역과 접속하는 다른 콘택 구조물과 상기 콘택(30)을 전기적으로 분리한다. 따라서, 상기 도전라인(40)과 버퍼막 패턴(20) 및 콘택(30)은 주변 환경과 전기적으로 분리되어 개별적인 비트라인 구조물(90)을 형성하게 된다.
특히, 상기 버퍼막 패턴(20)을 구성하는 도전성 패턴인 폴리실리콘 패턴(26)의 두께(높이)가 축소됨으로써 인접한 콘택(30)과 대면하는 면적이 축소됨으로써 상기 라인패턴(L) 사이의 기생 커패시턴스를 효과적으로 줄일 수 있다. 이에 따라, 상기 비트라인 구조물(90)의 센싱 마진을 현저하게 개선할 수 있다.
상술한 바와 같은 비트라인 구조물(90)에 의하면, 상기 도전라인(40)과 상기 콘택(30)에 대해 상대적으로 큰 식각비를 갖는 열산화막 패턴(22) 및/또는 질화막 패턴(24)을 버퍼막 패턴(20)으로 제공하여 폴리실리콘 패턴만으로 구성되던 종래의 버퍼막 패턴과 비교하여 버퍼막 패턴(20)의 높이를 현저하게 낮출 수 있다. 이에 따라, 게이트 비트라인 식각공정에서 패턴의 종횡비를 현저하게 낮춤으로써 인접하는 도전라인(40) 사이의 브리지 불량이나 패턴 붕괴를 방지할 수 있다.
또한, 종래의 버퍼막 패턴과 비교하여 상기 열산화막 패턴(22) 및 질화막 패턴(24)의 두께만큼 폴리실리콘 패턴(26)의 두께를 줄임으로써 인접하는 비트 라인 사이의 기생 커패시턴스를 줄일 수 있다. 이에 따라, 비트라인 구조물(90)의 센싱 마진을 개선할 수 있다.
본 실시예의 경우 상기 버퍼막 패턴(20)은 열산화막 패턴(22), 질화막 패턴(24) 및 폴리실리콘 패턴(26)의 3중막 패턴으로 구성되는 것을 예시하지만, 상기 질화막 패턴(24) 및 폴리실리콘 패턴(26)은 선택적으로 제공될 수 있다.
도 2a 및 도 2b는 도 1에 도시된 비트라인 구조물의 변형례를 나타내는 단면도들이다.
도 2a 및 도 2b에 도시된 바와 같이, 상기 버퍼막 패턴(20)은 열산화막 패턴(22)과 질화막 패턴(24)만으로 구성되어 제1 변형 버퍼막 패턴(20a)을 구성하거나, 열산화 패턴(22)만으로 구성되어 제2 변형 버퍼막 패턴(20b)으로 구성될 수 있다.
따라서, 도전라인(40)의 장벽 패턴(42)은 질화막 패턴(24) 상에 위치하거나 열산화막 패턴(22) 상에 위치하여 도전성 물질인 폴리실리콘을 버퍼막 패턴(20)으로부터 제거할 수 있다.
이에 따라, 서로 인접한 도전라인(40) 사이의 기생 커패시턴스를 더욱 감소시킴으로써 비트라인 구조물(90)의 센싱 마진을 더욱 개선할 수 있다. 이때, 상기 열산화막 패턴(22)은 질화막 패턴(24) 및/또는 폴리실리콘 패턴(26)이 흡수할 비트라인 식각공정의 과식각을 부담할 수 있을 정도로 충분한 두께를 갖는다.
따라서, 도 1에 도시된 버퍼막 패턴(20)의 열산화막 패턴보다 상기 제1 및 제2 변형 버퍼막 패턴(20a, 20b)의 열산화막 패턴(22)은 더 두껍게 형성된다.
상술한 바와 같은 비트라인 구조물(90)은 매립형 트랜지스터를 구비하는 셀 영역과 플래너형 트랜지스터를 구비하는 주변회로 영역을 구비하는 BCAT 소자에서 셀 영역과 주변회로 영역의 단차를 낮출 수 있는 게이트 비트라인으로 적용될 수 있다. 그러나, BCAT 소자뿐만 아니라 셀 영역과 주변회로 영역의 단차를 낮추면서 셀 영역에서의 비트라인 커패시턴스와 종횡비를 개선이 요구되는 다양한 메모리 소자의 비트라인으로 적용될 수 있음은 자명하다.
도 3은 본 발명의 일실시예에 의한 메모리 소자를 나타내는 평면도이고, 도 4a 내지 도 4d는 도 3에 도시된 메모리 소자를 A-A', B-B', C-C' 및 D-D' 방향을 따라 각각 절단한 단면도이다.
도 3과 도 4a 내지 4d를 참조하면, 본 발명의 일실시예에 의한 메모리 소자(1000)는 소자 분리막(110)에 의해 한정되는 활성영역(102)을 구비하는 기판(100), 상기 기판(100)에 매립되어 제1 방향(I)을 따라 연장하는 매립 게이트 구조물(210) 및 접합영역(220)을 구비하는 매립 채널 어레이 트랜지스터 구조물(BCAT, 200), 상기 기판(100) 및 상기 매립 채널 어레이 트랜지스터 구조물(200)을 덮는 절연막 패턴(300), 상기 절연막 패턴(300) 상에서 제2 방향을 따라 연장하는 비트라인 구조물(400), 상기 비트라인 구조물(400)을 덮고 서로 전기적으로 분리하는 층간 절연막 패턴(500) 및 상기 층간절연막 패턴(500) 상에 배치되는 전하 저장 구조물(600)을 포함한다.
예를 들면, 상기 기판(100)은 데이터를 저장하는 메모리 소자가 배치되는 셀(cell) 영역(C) 및 상기 메모리 소자를 제어하고 구동하는 주변회로 소자가 배치되는 주변 회로(peripheral) 영역(P)을 갖는 반도체 기판을 포함한다. 본 실시예의 경우, 상기 셀 영역(C)에는 상기 기판(100)의 내부에 셀 트랜지스터의 게이트 구조물이 매립되는 매립 트랜지스터가 제공되고 상기 주변회로 영역(P)에는 기판의 상면에 주변회로 소자의 게이트 구조물이 제공되는 플래너 타입 트랜지스터가 제공된다.
상기 기판(100)은 게이트 전극과 같은 도전성 구조물이 배치되는 활성 영역(102)과 상기 활성영역(102)을 한정하는 필드 영역(104)으로 구분되고 상기 필드영역에는 인접한 활성영역(102)들을 고립시켜 전기적으로 분리하는 소자 분리막(110)이 위치한다.
예를 들면, 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예를 들면, 상기 기판(100)은 실리콘기판, 게르마늄 기판, 실리콘 절연(silicon on insulator, SOI)기판 및 게르마늄 절연 기판(germanium on insulator, GOI) 기판을 포함한다. 상기 소자 분리막(110) 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물(silicon oxy-nitride) 중의 어느 하나로 구성될 수 있다.
상기 활성영역(102)은 상기 제1 방향(I) 또는 제2 방향(II)에 대하여 일정한 각도로 경사지게 배치되고 동일한 간격으로 반복적으로 배열된다. 상기 활성영역(102)의 경사진 배열에 의해 이웃하는 활성영역(102) 사이의 이격거리를 확보하면서 상기 기판(100)의 단위면적당 셀 밀도를 높일 수 있다.
본 실시예의 경우, 한 쌍의 게이트 라인이 단일한 활성영역(102)과 교차하도록 제1 방향(I)을 따라 연장하여 워드라인(WL)을 구성하고 단일한 비트라인 구조물(400)이 상기 활성영역(102)의 중앙부와 교차하도록 제2 방향(II)을 따라 연장하여 비트라인(BL)을 구성한다. 따라서, 상기 기판(100)의 셀 영역(C)에서는 한 쌍의 워드라인(WL)과 한 개의 비트라인(BL)이 단일한 활성영역(102)에서 서로 교차하도록 구성된다.
이에 따라, 상기 활성 영역(102)에는 한 쌍의 단위 셀이 배치된다. 상기 단위 셀은 최소 선폭(F)을 기준으로 제2 방향(II)을 따라 4F 및 제1 방향(I)을 따라 2F의 길이를 갖지만, 활성영역(102) 중앙부의 양 측부를 인접 셀 영역으로 활용함으로써 단위 셀의 면적을 6F2로 줄일 수 있다. 이에 따라, 기판(100)의 단위면적당 셀 밀도를 현저하게 높일 수 있다.
상기 셀 영역(C)에는 기판(100)의 상면보다 낮은 레벨로 위치하는 매립 게이트(이하, 셀 게이트(CG))와 상기 매립 게이트의 상면보다 높은 레벨로 위치하는 접합영역(220)을 구비하는 매립 채널 어레이 트랜지스터(buried channel array transistor(BCAT), 200)들이 배치된다.
상기 셀 영역(C)에는 제1 방향(I)울 따라 연장하여 활성영역(102)과 소자 분리막(110)을 교대로 가로지는 트렌치(미도시)가 구비되고, 상기 트렌치의 내부에 매립 게이트 구조물(210)이 배치되어 제1 방향(I)을 따라 연장하는 게이트 라인을 형성한다. 상기 트렌치에 구비되어 기판(100)의 상면보다 낮은 활성영역(102) 상에 배치된 상기 매립 게이트(CG)는 상기 메모리 소자(1000)의 셀 게이트 전극으로 기능한다. 이에 따라, 제1 방향(I)을 따라 연장하는 게이트 라인은 상기 메모리 소자(1000)의 워드라인(WL)으로 제공된다.
예를 들면, 상기 셀 게이트(CG)는 상기 트렌치를 구성하는 활성영역(102)의 바닥면과 측면을 덮는 셀 게이트 절연막(212) 및 상기 셀 게이트 절연막(212)을 덮고 상기 트렌치의 하부를 매립하는 셀 게이트 도전막(214)을 포함한다.
상기 셀 게이트 도전막(214)은 도핑된 반도체(doped semiconductor), 도전성 금속 질화물 및 도전성 금속 중의 어느 하나를 포함할 수 있다. 예시적으로, 상기 도전성 금속 질화물은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN)을 포함하고, 상기 도전성 금속은 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta)을 포함할 수 있다.
상기 셀 게이트 절연막(212)은 산화물(oxide), 질화물(nitride), 산화 질화물(oxinitride) 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질로 구성된다. 예를 들면, 상기 고유전 물질은 산화 하프늄(hafnium oxide) 또는 산화 알루미늄(aluminum oxide) 등과 같은 절연성 금속 산화물로 구성된다. 본 발명의 일 실시예에 따르면, 상기 셀 게이트 절연막(212)은 트렌치의 바닥면 전체와 하부 측면 일부를 덮는 U-자 형상으로 제공된다.
상기 셀 게이트(CG)의 상부는 셀 게이트 캡핑 패턴(216)이 배치되어 상기 셀 게이트(CG)를 외부와 절연한다. 상기 셀 게이트 캡핑 패턴(216)은 상기 소자 분리막(110)의 상면과 동일한 상면을 구비하여 상기 트렌치는 셀 게이트(CG)와 셀 게이트 캡핑 패턴(216)에 의해 매립된다. 이에 따라, 트렌치를 매립하는 매립 게이트 구조물(210)이 제1 방향을 따라 연장하는 라인형상으로 제공된다. 상기 셀 게이트 캡핑 패턴(216)은 산화물, 질화물 또는 산질화물과 같은 절연 물질로 구성된다.
상기 매립 게이트 구조물(210)에 의해 분리되는 활성영역(102)에 불순물이 주입되는 접합영역(220)이 배치된다. 일정한 거리만큼 이격된 한 쌍의 게이트 라인이 단일한 활성영역(102)과 교차하므로, 상기 접합영역(220)은 상기 활성영역(102)의 중앙부에 위치하는 제1 접합부(222) 및 상기 활성영역(102)의 양 단부에 위치하는 한 쌍의 제2 접합부(224)를 구비한다.
특히, 상기 제1 접합부(222)의 상부는 리세스 되어 상기 셀 게이트 캡핑패턴(216)의 상면보다 낮은 상면을 갖고, 상기 제2 접합부(224)는 상기 셀 게이트 캡핑패턴(216)과 동일한 상면을 갖는다. 이에 따라, 상기 제1 접합부(222)는 상대적으로 상면이 낮게 위치하는 저상면 접합부를 형성하고 상기 제2 접합부(224)는 상대적으로 상면이 높게 위치하는 고상면 접합부를 형성한다.
상기 접합영역(220)에는 불순물이 주입되어 상기 BCAT 구조물(200)의 소스전극 및 드레인 전극으로 기능한다. 예를 들면, 상기 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 접합영역(220)의 하면은 상기 셀 게이트 절연막(210)의 상면보다 낮게 위치할 수 있다.
본 실시예의 경우, 상기 제1 접합부(222)는 공통 드레인 영역(D)으로 제공되고 상기 제2 접합부(224)는 소스 영역으로 제공된다. 그러나, 제1 접합부(222)를 공통 소스영역으로 제공하고 제2 접합부(224)를 드레인 영역으로 제공할 수도 있음은 자명하다.
이에 따라, 상기 기판(100)의 상면보다 낮게 배치되는 셀 게이트(CG)와 상기 셀 게이트(CG)보다 높게 배치되는 접합영역(220)을 구비하는 BCAT 구조물(200)이 상기 기판(100)의 셀 영역(C)에 배치된다.
이때, 상기 기판(100)의 주변회로 영역(P)에는 주변 게이트(PG)와 주변 게이트 캡핑 패턴(860)을 구비하는 주변회로 트랜지스터 구조물(800)이 배치된다.
상기 주변 게이트(PG)는 주변회로 게이트 절연막(810), 경화막(820), 제1 주변 게이트 도전막(830), 장벽층(840) 및 제2 주변 게이트 도전패턴(850)을 포함한다.
상기 주변 게이트 절연막(810), 경화막(820) 및 제1 주변 게이트 도전막(830)은 후술하는 버퍼막 패턴(410)과 동일한 조성을 갖고 상기 장벽층(840) 및 제2 주변 게이트 도전패턴(850)은 상기 도전라인(430)과 동일한 조성을 갖는다.
예를 들면, 상기 주변 게이트 절연막(810)은 열산화 공정에 의해 형성되는 열산화물로 구성되고, 상기 주변회로 경화막(820)은 질화물로 구성되며 상기 제1 주변 게이트 도전막(830)은 폴리실리콘으로 구성될 수 있다. 또한, 상기 베리어 패턴(840) 및 제2 부변 게이트 도전막(850)은 금속 질화막 및 도전성 금속으로 구성될 수 있다.
상기 주변회로 트랜지스터 구조물(800)의 조성은 상기 비트라인 구조물(400)의 조성에 따라 변화될 수 있음은 자명하다.
도시되지는 않았지만, 상기 주변회로 게이트(PG)와 인접한 주변회로 영역의 활성영역에는 불순물이 주입되어 주변회로 게이트와 인접한 주변회로 소스전극(S) 및 드레인 전극(D)이 배치될 수 있다. 이에 따라, 상기 주변회로 영역의 활성영역에는 주변회로 게이트(PG)와 소스 및 드레인 전극으로 구성되는 주변회로 트랜지스터 구조물(800)이 완성된다. 주변회로 트랜지스터 구조물(800)은 주변회로 절연패턴(900)에 의해 외부로부터 절연된다.
상기 셀 영역(C)의 상면은 절연막 패턴(300)이 배치되어 상기 BCAT 구조물(200)은 외부 환경으로부터 보호된다. 특히, 후술하는 비트라인 식각공정으로부터 하부의 BCAT 구조물(200)을 보호할 수 있도록 상기 비트라인 식각공정에 대하여 충분한 식각비를 갖는다.
상기 절연막 패턴(300)은 단일막(single layer) 또는 다층막(multi layer)으로 제공될 수 있다. 본 실시예의 경우, 상기 절연막 패턴(300)은 상기 셀 영역(C)을 덮는 기저 산화막 패턴(310) 및 상기 기저 산화막 패턴(310)에 적층되는 식각 저지막 패턴(320)을 포함하는 이중막 구조로 제공된다. 상기 기저 산화막 패턴(310)은 열산화공정이 아니라 증착공정에 의해 형성된 실리콘 산화물로 구성되며 상기 식각 저지막 패턴(320)은 실리콘 질화물로 구성된다.
상기 절연막 패턴(300)은 후속하는 식각공정, 예를 들면, 제1 및 제2 콘택 홀(H1,H2) 형성공정이나 비트라인 식각공정으로부터 기판(100)을 보호할 수 있는 보호막으로 기능한다. 특히, 비트라인 식각공저에서 상기 버퍼막 패턴(410)이 기판을 보호하는 보호막으로 기능하기 어려운 경우 상기 절연막 패턴(300)은 보충적으로 비트라인 식각공정의 버퍼막으로 기능하여 하부의 기판을 보호할 수도 있다.
상기 절연막 패턴(300) 상에서 제2 방향(II)을 따라 연장하는 비트라인 구조물(400)이 배치된다.
예를 들면, 상기 비트라인 구조물(400)은 상기 절연막 패턴(300) 상에 제2 방향(II)을 따라 연장하고 열산화막 패턴(411)을 구비하는 버퍼막 패턴(410), 상기 버퍼막 패턴(410)과 동일한 상면을 갖고 상기 절연막 패턴(300)의 하부로 연장하여 상대적으로 낮은 상면을 갖는 상기 제1 접합부(222)와 접촉하는 제1 콘택(420), 상기 버퍼막 패턴(410) 및 상기 제1 콘택(420)을 덮는 도전라인(430)을 포함한다. 상기 버퍼막 패턴(410), 상기 제1 콘택(420) 및 도전라인(430)의 측부에는 비트라인 스페이서(440)가 구비되어 인접한 비트라인 구조물(400)과 제2 콘택(610)을 전기적으로 분리한다.
상기 버퍼막 패턴(410)은 제1 방향(I)을 따라 일정한 폭을 갖고 제2 방향(II)을 따라 연장하는 라인 형상으로 제공되고 상기 제1 콘택(420) 및 도전라인(430)과 상기 비트라인 캡핑패턴(436)은 버퍼막 패턴(410)과 동일한 폭을 갖고 제2 방향(II)을 따라 연장하는 라인 형상을 갖는다.
상기 비트라인 캡핑패턴(436), 도전라인(430), 버퍼막 패턴(410) 및 제1 콘택(420)은 동일한 식각공정에 의해 순차적으로 형성되며, 상기 버퍼막 패턴(410)은 상기 도전라인(430)을 형성하기 위한 식각공정의 과식각을 흡수하여 기판(100)을 보호하고 제1 콘택(420)에 대한 식각공정이 진행되는 동안 기판(100)을 커버할 수 있다.
따라서, 상기 비트라인을 형성하기 위한 비트라인 식각공정이 수행되는 동안 상기 기판(100) 및 BCAT 구조물(200)은 절연막 패턴(300)과 버퍼막 패턴(410)에 의해 식각공정으로부터 보호된다.
본 실시예의 경우, 상기 비트라인(400)은 도 1에 도시된 바와 같은 비트라인 구조물(90)과 실질적으로 동일한 구조로 제공될 수 있다.
이에 따라, 상기 버퍼막 패턴(410)은 열산화막 패턴(412),경화 패턴(414) 및 버퍼 도전패턴(416)으로 구성된다. 상기 열산화막 패턴(412)은 상기 주변회로 게이트(PG)의 주변회로 게이트 절연막(810)을 형성하기 위한 열산화 공정에 의해 형성된다.
다만, 상기 열산화막 패턴(412)은 폴리실리콘에 대한 열산화 공정으로 형성되는 실리콘 산화물로 구성되어 단결정 실리콘에 대한 열산화 공정으로 형성되는 실리콘 산화물로 구성되는 주변회로 게이트 절연막(810)보다 큰 두께를 갖는다.
예를 들면, 상기 주변회로 게이트 절연막(810)은 약 50Å 내지 약 70Å의 두께를 갖는 실리콘 산화물로 구성되고, 상기 열산화막 패턴(412)은 약 50Å 내지 100Å의 두께를 갖는 실리콘 산화물로 구성된다.
상기 경화패턴(414)은 주변회로 게이트(PG)의 경화막(820)과 동일한 공정에 의해 형성되어 동일한 구성을 갖는다. 예를 들면, 상기 경화패턴(414)은 산화물에 대한 질화공정에 의해 형성되는 실리콘 산질화물(SiON)로 구성되고 약 20Å 내지 30Å의 두께를 갖는다.
상기 경화패턴(414)은 실리콘 산화막을 포함하는 주변회로 게이트 절연막(810)을 형성한 후 실리콘 산화막을 경화시켜 소자의 안정성을 높이기 위한 질화공정을 상기 주변회로 영역(P)에 수행하는 경우, 셀 영역(C)의 열산화막 상면이 상기 주변회로 영역에 대한 질화공정에 의해 형성된다. 따라서, 주변회로 영역(P)에서 상기 주변회로 경화막(820)이 요구되지 않는 경우에는 상기 경화패턴(414)도 생략될 수 있다. 상기 경화 패턴(414)은 실리콘 산질화막 패턴으로 제공되며 약 20Å 내지 30Å의 두께를 가질 수 있다.
상기 버퍼 도전패턴(416)은 도전라인(430)을 형성하기 위한 비트라인 식각공정인 제1 식각공정의 과식각에 의해 생성된다. 즉, 상기 버퍼 도전패턴(416)을 형성하기 위한 막질은 제1 식각공정의 과식각을 흡수하기 위한 버퍼막으로 제공된다. 본 실시예의 경우, 상기 버퍼 도전패턴(416)은 폴리실리콘으로 구성되며, 상기 열산화막 패턴(412)과 경화패턴(414)의 두께에 따라 가변적인 두께를 갖는다.
따라서, 상기 열산화막 패턴(412)과 경화패턴(414)이 도전라인(430)을 형성하기 위한 제1 식각공정의 과식각뿐만 아니라 제1 콘택(420)을 형성하기 위한 제2 식각공정에 대해서도 충분한 상대 식각속도와 두께를 구비하여 제2 식각공정이 수행되는 동안 기판을 보호할 수 있다면 상기 버퍼 도전패턴(416)은 배치되지 않을 수도 있다. 이때, 상기 버퍼막 패턴(410)은 열산화막 패턴(412)과 경화패턴(414)만으로 구성될 수 있다. 이에 따라, 상기 버퍼막 패턴(410)의 전체 높이를 축소시켜 비트라인 식각공정에서 패턴 종횡비를 낮출 수 있다.
뿐만 아니라, 도전성을 갖는 상기 버퍼 도전패턴(416)의 두께감소는 인접하는 비트라인 사이의 기생 커패시턴스를 낮추어 비트라인의 센싱 마진을 높일 수 있다.
본 실시예의 경우, 상기 버퍼 도전패턴(416)은 약 200Å 이하의 두께를 갖도록 제공된다. 예를 들면, 상기 열산화막 패턴(412)이 약 50Å의 두께를 갖는 경우 상기 버퍼 도전패턴(416)은 약 40Å까지 두께를 낮출 수 있다. 본 실시예의 경우, 상기 버퍼 도전패턴(416)은 약 20Å 내지 200Å의 두께를 가질 수 있다. 이에 따라, 비트라인의 종횡비와 기생 커패시턴스를 모두 저하시킬 수 있다.
상기 제1 콘택(420)은 상대적으로 낮은 레벨의 상면을 갖는 상기 제1 접합부(222)부터 상기 절연막 패턴(300)의 제1 콘택 홀(H1)을 관통하여 버퍼 도전패턴(416)과 동일한 레벨의 상면을 갖는다. 제1 콘택(420)은 도전성 물질로 구성되어 상부에 배치되는 도전라인(430)과 상기 제1 접합부(222)를 전기적으로 연결하는 콘택 플러그로 제공된다.
본 실시예의 경우, 상기 제1 접합부(222)는 공통 드레인 영역(D)으로 제공되므로 상기 도전라인(430)은 메모리 소자(1000)의 비트라인(BL)으로 제공된다. 특히, 상기 비트라인(BL)은 주변회로 트랜지스터 구조물(800)과 함께 형성되어 게이트 비트라인(gate bit line, GBL)으로 제공된다.
예를 들면, 상기 제1 콘택(420)은 반도체 물질(예를 들어, 다결정 실리콘(poly-silicon)), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 실시예에서, 상기 버퍼막 패턴(410) 및 제1 콘택(420)은 도전라인(430)과 동일한 식각공정에 의해 동시에 형성된다. 이에 따라, 제1 콘택 홀(H1) 및 접합 리세스(R)의 내부에 상기 제1 콘택(420)을 형성하는 동안 인접한 비트라인 구조물의 버퍼막 패턴(410)은 상기 제1 접합부(222) 주변의 기판(100)이 식각공정에 의해 손상되는 것을 방지한다.
따라서, 상기 제1 콘택(420)은 상기 버퍼막 패턴(410) 및 절연막 패턴(300)에 대하여 상대적으로 큰 상대 식각속도를 갖는 것이 바람직하다. 예를 들면, 상기 제1 콘택(420)은 상기 버퍼막 패턴(410)에 대하여 약 2~3배의 식각속도를 갖는 물질로 형성할 수 있다.
이때, 상기 제1 콘택(420)과 버퍼막 패턴(410)의 상대 식각속도는 상기 제1 콘택 홀(H1)과 접합 리세스(R)의 깊이에 따라 달라질 수 있다. 본 실시예의 경우, 상기 제1 콘택(420)은 상기 버퍼 도전패턴(416)과 동일한 폴리실리콘으로 구성한다.
상기 제1 콘택(420)과 버퍼막 패턴(410)의 상대 식각속도가 일정한 경우, 상기 버퍼막 패턴(410)의 두께는 상기 제1 콘택 홀(H1)과 접합 리세스(R)의 깊이에 비례한다. 이에 따라, 상기 제1 콘택 홀(H1)과 접합 리세스(R)의 깊이가 작은 경우 상기 버퍼막 패턴(410)도 작은 높이(두께)를 갖고 깊이가 큰 경우 버퍼막 패턴(410)도 큰 높이(두께)를 갖는다.
상기 열산화막 패턴(412)은 주변회로 게이트 절연막(810)을 형성하기 위한 열산화 공정에 의해 폴리실리콘을 산화시켜 수득함으로써 소자의 특성에 따라 두께를 적절하게 조절할 수 있다. 따라서, 열산화막 패턴(412)과 경화패턴(414)이 비트라인 식각공정에서 충분한 내식각성을 가진다면 상기 버퍼 도전패턴(416)은 제공되지 않을 수 있으며, 상기 버퍼막 패턴(20)은 열산화막 패턴(22)과 질화막 패턴(24)만으로 구성될 수 있다.
따라서, 상기 비트라인 구조물(400)은 도 2a 또는 도 2b에 도시된 변형 비트라인 구조물과 실질적으로 동일한 구성을 가질 수 있다. 즉, 상기 버퍼막 패턴(410)은 도 2a에 도시된 바와 같이 열산화막 패턴(412)과 경화패턴(414)만으로 구성되거나 도 2b에 도시된 바와 같이 열산화막 패턴(412)만으로 구성될 수 있다. 물론, 열산화막(412)과 버퍼 도전패턴(416)만으로 구성될 수도 있다.
상기 열산화막 패턴(412)의 두께는 가변적으로 조절할 수 있으며, 버퍼 도전패턴(416)과 제1 콘택(420)은 동일한 물질로 구성되고 열산화막 패턴(412)은 제1 콘택(420)에 대한 상대 식각속도가 현저히 작으므로, 열산화막 패턴(412)의 두께를 증가시키는 만큼 상기 버퍼 도전패턴(416)의 높이(두께)를 감소시킬 수 있다. 또한, 버퍼막 패턴(410)과 제1 콘택(420)은 동일한 상면을 갖도록 형성되므로, 상기 버퍼막 패턴(410)의 높이가 감소함에 따라 제1 콘택(420)의 높이도 감소하게 된다.
이에 따라, 버퍼막 패턴(410), 제1 콘택(420) 및 도전라인(430)의 적층 구조를 갖는 비트라인용 라인패턴(L)의 전체 높이를 감소시킴으로써 비트라인 식각공정에서 상기 라인패턴(L)의 종횡비를 현저하게 개선할 수 있다.
뿐만 아니라 도전특성을 갖는 상기 버퍼 도전패턴(416)의 높이를 축소함으로써 인접하는 라인패턴(L) 사이의 기생 커패시턴스도 감소시킬 수 있다. 이에 따라, 상기 비트라인 구조물(400)의 센싱마진도 향상시킬 수 있다.
특히, 열산화막 패턴(412)과 경화패턴(414)은 버퍼 도전패턴(416)과 비교하여 현저하게 작은 상대식각 속도를 구비함으로써 기판에 대한 과식각을 방지하기 위한 버퍼막 패턴(410)의 두께를 충분히 줄일 수 있다. 이에 따라, 비트라인 식각공정에서의 종횡비를 감소시킬 뿐만 아니라 인접하는 비트라인 구조물(400) 사이의 기생 커패시턴스도 현저하게 개선함으로써 우수한 센싱마진을 확보할 수 있다.
상기 도전라인(430)은 상기 버퍼막 패턴(410) 및 제1 콘택(420)의 상면에 순차적으로 적층되는 장벽 패턴(432), 상기 장벽패턴(432)을 덮는 도전성 금속패턴(434) 및 상기 도전성 금속패턴(434)을 덮고 하부의 도전성 금속패턴(434)을 외부로부터 보호하고 전기적으로 절연하는 비트라인 캡핑패턴(436)을 포함을 포함한다. 상기 도전라인(430)은 하부에 위치하는 버퍼막 패턴(410) 및 제1 콘택(420)과 동일한 폭을 갖고 제2 방향(II)을 따라 연장하는 라인 형상으로 배치된다. 상기 버퍼막 패턴(410), 제1 콘택(420) 및 도전라인(430)의 측부에는 상기 제2 방향(II)을 따라 연장하는 라인 형상의 비트라인 스페이서(440)가 구비된다.
상기 도전라인(430) 및 비트라인 스페이서는 도 1, 도 2a 및 도 2b에 도시된 도전라인(40) 및 비트라인 스페이서(50)와 실질적으로 동일한 구성을 가지므로 더 이상의 상세한 설명은 생략한다.
셀 영역(C)에 배치된 비트라인 구조물(400) 및 주변회로 영역(P)에 배치된 주변회로 트랜지스터 구조물(800)을 덮는 층간 절연막 패턴(500)이 기판(100)의 전면에 배치된다. 이에 따라, 상기 비트라인 구조물(400) 및 주변회로 트랜지스터 구조물(800)이 주변 환경으로부터 전기적으로 절연된다.
상기 층간 절연막 패턴(500)은 산화물, 질화물 또는 산질화물 중의 어느 하나로 구성될 수 있으며 기판의 전면을 통하여 평탄한 상면을 갖도록 형성된다.
상기 층간 절연막 패턴(500)의 상면에 전하를 저장할 수 있는 전하저장 구조물(600)이 배치된다. 상기 전하저장 구조물(600)은 층간 절연막 패턴을 관통하여 BCAT 구조물(200)과 연결되는 제2 콘택(610)과 상기 제2 콘택(610)과 전기적으로 연결되는 전하 저장부(620)를 구비한다.
서로 인접한 비트라인 구조물(400) 사이에 위치하는 제2 접합부(224)는 상기 비트라인 스페이서(440)를 이용하는 자기정렬 식각 공정에 의해 노출하는 제2 콘택 홀(H2)이 형성되고 상기 제2 콘택 홀(H2)을 도전물질로 매립하여 상기 제2 콘택(610)을 형성한다.
본 실시예의 경우, 상기 제 2 콘택(610)은 공통 드레인 전극과 인접하게 배치되는 소스 전극과 연결되는 매립 콘택(buried contact, BC)으로 제공되어 상기 BCAT 구조물(200)의 소스전극과 층간절연막 패턴(500)의 상부에 배치되는 전하 저장 구조물(620)을 전기적으로 연결한다.
본 실시예에서는 제2 콘택 홀(H2)을 비트라인 스페이서(440)를 이용하는 자기정렬 식각 공정에 의해 형성하므로, 상기 제2 콘택(610)은 비트라인 스페이서(400)와 접촉하도록 배치된다. 이에 따라, 상기 제2 콘택(610)의 정렬마진을 높일 수 있다. 그러나, 상기 제2 콘택 홀(H2)이 층간 절연막 패턴(500)을 관통하는 관통 홀로 형성되는 경우, 상기 제2 콘택(610)은 비트라인 스페이서(440)와 접촉하지 않을 수도 있음은 자명하다.
상기 제2 콘택(610)을 형성하기 위한 도전성 물질은 다결정 실리콘과 같은 반도체 물질, 금속-반도체 화합물(텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 층간절연막 패턴(500)의 상면에 제2 콘택(610)과 전기적으로 연결되는 전하 저장부(620)가 배치된다.
상기 전하 저장부(620)는 상기 메모리 소자(1000)의 구조에 따라 다양하게 제공될 수 있다.
예를 들면, 상기 전하 저장부(620)는 제2콘택(610)과 접속하는 실린더형 하부 전극(622), 상기 하부전극의 형상 프로파일을 따라 표면을 덮는 유전막(미도시) 및 상기 유전막을 덮는 상부전극(미도시)으로 구성되는 커패시터(capacitor)를 포함할 수 있다.
상기 하부전극 및 상부전극은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속 산화물(예를 들어, 산화이리듐 등) 등에서 선택된 적어도 하나로 구성되며, 상기 유전막은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나로 구성될 수 있다.
도시되지는 않았지만, 상기 전하 저장부(620)는 하부전극(미도시), 가변 저항체(미도시) 및 상부전극(미도시)이 순차적으로 적층된 가변 저항구조물을 포함할 수도 있다.
상기 가변 저항체는 캘코게나이드(chalcogenide)와 같은 상변화 물질로 구성되고, 상부전극 및 하부전극(226)은 반응성이 낮은 도전성 물질로 구성될 수 있다. 이와 달리, 상기 상부전극 또는 하부전극중의 어느 하나는 히터(heater) 전극일 수 있다. 히터전극이 가변 저항체에 열을 전달함으로써 가변 저항체는 비결정 상태 또는 결정 상태로 변환될 수 있다. 결정 상태와 비결정 상태에서의 가변 저항체의 비저항의 차이를 이용하여 정보를 저장할 수 있다.
상술한 바와 같은 메모리 소자에 의하면, 비트라인 구조물을 구성하는 버퍼막 패턴을 비트라인 식각공정에서 상대적으로 식각 저항성이 우수한 열산화막 패턴을 이용함으로써 버퍼 도전패턴의 높이를 현저하게 줄이거나 제거할 수 있다. 이에 따라, 비트라인 식각공정에서 종횡비를 낮춤으로써 비트라인 구조물의 물리적 안정성을 높일 수 있다.
또한, 도전성을 갖는 버퍼 도전패턴의 높이를 낮춤으로써 인접하는 비트라인 구조물 사이의 기생 커패시턴스를 낮출 수 있다. 이에 따라, 비트라인 구조물의 센싱마진을 향상함으로써 메모리 소자의 신호특성을 개선할 수 있다.
도 5a 내지 도 20d는 도 3 및 도 4a 내지 도 4d에 도시된 반도체 소자를 제조하는 방법을 나타내는 공정 단면도들이다. 도 5a 내지 도 15d에서 첨자'a'는 도 3에 도시된 메모리 소자를 A-A' 방향으로 절단한 단면도이며, 첨자'b'는 도 3에 도시된 메모리 소자를 B-B' 방향으로 절단한 단면도이다. 또한, 첨자'c'는 도 3에 도시된 메모리 소자를 C-C' 방향으로 절단한 단면도이며, 첨자'd'는 도 3에 도시된 메모리 소자를 D-D' 방향으로 절단한 단면도이다.
도 3 및 도 5a 내지 도 5d를 참조하면, 소자 분리막(110)에 의해 한정되는 다수의 활성영역(102)이 정렬되고, 메모리 셀이 배치되는 셀 영역(C)과 상기 메모리 셀을 구동하는 주변회로 소자가 배치되는 주변회로 영역(P)으로 구분되는 기판(100)을 제공한다.
상기 기판(100)은 게이트 전극과 같은 도전성 구조물이 배치되는 활성 영역(102)과 상기 활성영역(102)을 한정하는 필드 영역으로 구분되고 상기 필드영역에는 인접한 활성영역(102)들을 고립시켜 전기적으로 분리하는 소자 분리막(110)이 위치한다.
셀 영역(C)의 활성영역(102)에는 데이터를 저장하는 메모리 소자용 트랜지스터가 배치되고 주변회로 영역(P)의 활성영역에는 메모리 소자를 제어하고 구동하는 주변회로 소자용 트랜지스터가 배치된다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예를 들면, 상기 기판(100)은 실리콘기판, 게르마늄 기판, 실리콘 절연(silicon on insulator, SOI)기판 및 게르마늄 절연 기판(germanium on insulator, GOI) 기판을 포함한다.
예를 들면, 상기 활성영역(102) 및 소자 분리막(110)은 얕은 트렌치 소자 분리(Shallow trench Isolation: STI) 공정을 통해 형성될 수 있다. 기판(100) 상면 상에 형성된 하드 마스크(도시되지 않음)를 식각 마스크로 사용하는 이방성 식각 공정을 통해 기판(100) 상부를 제거하여 소자 분리 트렌치를 형성하고, 상기 소자 분리 트렌치를 절연물질로 매립함으로써 소자 분리막(110)을 형성할 수 있다. 본 실시예의 경우, 상기 소자 분리막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중의 어느 하나로 구성될 수 있다.
이에 따라, 상기 기판(100) 상에 소자 분리막(102)에 의해 서로 고립되는 다수의 활성영역(102)들이 활성 패턴 형상으로 배치된다. 본 실시예의 경우, 상기 활성영역(102)은 제1 방향(I) 또는 제2 방향(II)에 대하여 일정한 각도로 경사지게 배치되고 동일한 간격으로 반복적으로 배열된다.
도 3 및 도 6a 내지 도 6d를 참조하면, 상기 셀 영역(C)의 내부에 매립되고 상기 활성영역(102)과 교차하도록 제1 방향(I)을 따라 연장하는 라인형상의 매립 게이트 구조물(210) 및 상기 매립 게이트 구조물(210)과 인접하도록 상기 활성영역(102) 상에 배치되는 접합영역(220)을 구비하는 매립 채널 어레이 구조물(200)을 형성한다.
예를 들면, 소자 분리막(110) 및 활성패턴(102)의 상부를 식각하여 상기 제1 방향(I)을 따라 연장하고 제2 방향을 따라 일정한 거리만큼 이격되는 다수의 게이트 트렌치(미도시)를 형성한다. 본 실시예의 경우, 한 쌍의 게이트 트렌치들이 단일한 활성영역(102)을 교차하도록 형성된다.
상기 기판(100)의 상면 및 게이트 트렌치의 표면을 따라 예비 셀 게이트 절연막(미도시)을 형성하고 상기 예비 셀 게이트 절연막(미도시)의 상면에 상기 게이트 트렌치를 매립하기에 충분한 두께를 갖도록 예비 셀 게이트 도전막(미도시)을 형성한다.
상기 예비 셀 게이트 절연막은 게이트 트렌치에 의해 노출된 활성영역(102)의 표면에 대해 열산화 공정을 수행하거나, 상기 활성영역(102)의 표면에 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정이나 원자층 증착공정과 같은 증착공정을 통하여 실리콘 산화물 또는 금속 산화물과 같은 고유전 물질을 증착함으로써 형성할 수 있다.
상기 예비 셀 게이트 도전막은 물리기상 증착, 화학기상 증착 또는 원자층 증착공정과 같은 증착공정을 이용하여 도전물질을 상기 예비 셀 게이트 절연막 상에 증착함으로써 형성할 수 있다. 이때, 증착공정 조건을 제어하여 상기 게이트 트렌치가 충분히 매립되도록 상기 도전물질을 증착한다. 이에 따라, 상기 기판(100)은 게이트 트렌치를 매립할 정도의 두께를 갖는 예비 셀 게이트 도전막에 의해 덮힌다.
이어서, CMP와 같은 평탄화 공정을 통해 상기 활성영역(102)의 상면이 노출되도록 상기 예비 셀 게이트 도전막 및 예비 셀 게이트 절연막을 제거하여 게이트 트렌치의 내부에만 상기 예비 셀 게이트 도전막 및 예비 셀 게이트 절연막을 잔류시킨다.
이어서, 에치백 공정을 통하여 상기 게이트 트렌치 내부에 형성된 상기 예비 셀 게이트 절연막 및 상기 예비 셀 게이트 도전막의 상부를 제거한다. 이에 따라, 상기 게이트 트렌치의 하부를 채우고 셀 게이트 절연막(212) 및 셀 게이트 도전막(214)으로 구성되는 셀 게이트(CG)가 완성된다.
이어서, 상기 게이트 트렌치의 상부를 매립하여 셀 게이트(CG)를 외부와 차단하도록 기판(100)의 전면을 덮는 셀 게이트 캡핑막을 형성하고, 평탄화 공정에 의해 상기 활성영역(102)의 상면이 노출되도록 상기 셀 게이트 캡핑막을 제거한다. 이에 따라, 상기 게이트 트렌치의 상부를 매립하는 셀 게이트 캡핑 패턴(216)이 형성된다. 상기 셀 게이트 캡핑막은 실리콘 질화물이나 실리콘 산화물을 사용하여 화학기상증착 공정을 통해 형성될 수 있다.
이에 따라, 상기 게이트 트렌치 내부에 순차적으로 적층된 셀 게이트 절연막(212), 셀 게이트 도전막(214) 및 셀 게이트 캡핑패턴(216)으로 구성되는 매립 게이트 구조물(210)이 형성된다.
즉, 셀 영역(C)에서 상기 활성영역(102)보다 낮은 레벨을 갖도록 상기 기판(100)의 내부에 셀 게이트(CG)가 배치되고 라인형상을 갖는 셀 게이트 캡핑패턴(216)에 의해 덮이는 워드라인(WL)이 형성된다.
이때, 상기 셀 게이트 캡핑패턴(216)과 동일한 상면을 갖는 활성영역(102)은 외부로 노출된다. 따라서,셀 영역(C)의 활성영역(102)은 라인 형상의 셀 게이트 캡핑 패턴(216)과 상기 소자 분리막(110)에 섬 형상으로 고립되어 배치된다.
본 실시예의 경우, 한 쌍의 워드라인(WL)이 단일한 활성영역(102)을 교차하도록 형성되므로, 셀 영역(C)에서 각 활성영역(102)은 한 쌍의 매립 게이트 구조물(210)과 인접하한 중앙부 및 어느 하나의 매립 게이트 구조물(210)과 인접하한 양 단부가 노출되어 접합영역(220)으로 제공된다.
한편, 상기 주변회로 영역(P)에서는 게이트 트렌치가 형성되지 않아 소자 분리막(110)에 의해 한정되는 활성영역(102)의 전체가 외부로 노출된다.
이후, 셀 영역(C)에 대해서만 상기 활성영역(102)으로 이온주입공정에 의해 불순물을 주입하여 상기 활성영역(102)의 중앙부에서 한 쌍의 매립 게이트 구조물(210)과 인접하게 위치하는 제1 접합부(222) 및 상기 활성영역(102)의 양 단부에서 상기 매립 게이트 구조물(210)의 어느 하나와 인접하게 위치하는 한 쌍의 제2 접합부(224)를 형성한다. 상기 불순물은 인 또는 붕소를 포함할 수 있다. 본 실시예의 경우, 상기 접합영역(220)의 하면은 상기 셀 게이트(CG)의 하면보다 낮도록 이온 주입공정을 수행한다.
이온주입 공정이 진행되는 동안 상기 주변회로 영역(P)은 마스크 막(미도시)에 의해 커버되어 셀 영역에 대해서만 접합영역(220)을 형성할 수 있다. 이온주입 공정이 완료되면 상기 마스크를 제거하여 주변회로 영역(P)을 노출한다.
이에 따라, 기판(100)의 셀 영역(C)에 상면보다 낮은 위치에 매립되는 셀 게이트(CG)와 상면 상에 형성되는 접합영역(220)을 구비하는 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT) 구조물(200)이 완성된다.
도 3 및 도 7a 내지 도 7d를 참조하면, 상기 BCAT 구조물(200)을 구비하는 기판(100)의 전면(whole surface)에 절연막(300a)을 형성한다.
예를 들면, PEOX, TEOS, 실리케이트 글래스 등과 같은 실리콘 산화물이나 실록산, 실세스퀴옥산과 같은 저유전 실리콘 산화물을 사용하여 증착공정이나 스핀 코팅 공정을 통해 상기 기판(100)의 전면을 덮는 기저 산화막(310a)을 형성한다. 이어서, 상기 기저 산화막(310a) 상에 실리콘 질화물 또는 실리콘 산질화물을 사용하는 증착공정에 의해 식각 저지막(320a)을 형성한다. 이에 따라, 상기 기판(100)의 전면을 덮고 기저 산화막(310a) 및 식각 저지막(320a)을 구비하는 절연막(300a)을 형성한다.
예를 들면, 상기 기저 산화막(310a)은 약 40Å 내지 60Å의 두께를 갖도록 형성하고 상기 식각 저지막은 약 30Å 내지 40Å의 두께를 갖도록 형성할 수 있다.
도 3 및 도 8a 내지 도 8d를 참조하면, 상기 절연막(300a)을 덮는 제1 반도체막(412a) 및 희생막(490a)을 형성한다.
예를 들면, 상기 식각 저지막(320a) 상에 화학기상 증착공정을 통하여 폴리실리콘을 일정한 두께만큼 증착하여 상기 제1 반도체막(412a)을 형성한다.
상기 제1 반도체막(412a)은 주변회로 게이트 절연막을 형성할 때 산화막으로 형성되는 물질이라면 다양한 반도체 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 주변 게이트 절연막이 주변회로 영역(P)의 활성영역(102)을 구성하는 단결정 실리콘에 대한 열산화 공정에 의해 형성되는 경우, 상기 열산화 공정에 의해 주변회로 게이트 절연막보다 두꺼운 산화막으로 형성될 수 있는 폴리실리콘을 이용하여 제1 반도체막(412a)을 형성한다. 예를 들면, 상기 제1 반도체막(412a)은 약 30Å 내지 70Å의 두께를 갖도록 형성한다.
이어서, 상기 제1 반도체막(412a)의 전면을 덮는 희생막(490a)을 형성한다. 예를 들면, TEOS나 실리케이트 글래스 등과 같은 산화물을 사용하여 증착공정을 통해 상기 제1 반도체막(412a)의 전면을 덮는 희생막(490a)을 형성한다.
도 3 및 도 9a 내지 도 9d를 참조하면, 상기 주변회로 영역(P)으로부터 상기 희생막(490a) 및 상기 제1 반도체막(412a)을 차례로 제거하여 상기 식각 저지막(320a)을 노출한다.
예를 들면, 상기 셀 영역(C)을 덮는 마스크 패턴(미도시)을 형성하여 주변회로 영역(P)만 노출하고, 건식 식각 공정을 수행하여 주변영역(P)으로부터 희생막(490a) 및 제1 반도체막(412a)을 제거한다. 이후,애싱공정과 스트립 공정을 통하여 상기 마스크 패턴을 제거한다.
이에 따라, 상기 기판의 셀 영역(C)에서는 상기 희생막(490a) 및 제1 반도체막(412a)이 노출되고 주변회로 영역(P)에서는 식각 저지막(320a)이 노출된다.
도 3 및 도 10a 내지 도 10d를 참조하면, 상기 희생막(490a)에 대해 선택비를 식각공정으로 상기 주변회로 영역(P)에 노출된 식각 저지막(320a)을 제거한다.
본 실시예의 경우, 상기 식각 저지막(320a)은 실리콘 질화물로 구성되므로, 인산 수용액을 에천트로 이용하는 습식식각 공정을 수행하여 주변회로 영역(P)으로부터 식각 저지막(320a)을 제거하고 기저 산화막(310a)을 노출한다.
이때, 상기 셀 영역(C)의 상면은 덮는 희생막(490a)은 상기 인산 수용액에 대해 충분한 내식각성을 구비하여 습식식각이 진행되는 동안 셀 영역(C)의 제1 반도체막(412a) 및 절연막(300a)은 식각으로부터 보호된다.
도 3 및 도 11a 내지 도 11d를 참조하면, 상기 셀 영역(C)의 희생막(490a)과 상기 주변회로 영역(P)의 기저 산화막(310a)을 동시에 제거한다.
본 실시예의 경우, 상기 희생막(490a)은 TEOS와 같은 산화물로 구성되고 상기 기저 산화막(310a)은 실리콘 산화물로 구성되므로, 단일한 습식식각에 의해 동시에 기판(100)으로부터 제거될 수 있다.
이에 따라, 상기 주변회로 영역(P)에서는 활성영역(102)과 소자분리막(110)이 다시 노출되고, 셀 영역(C)은 상기 기저 산화막(310a), 상기 식각 저지막(320a) 및 상기 제1 반도체막(412a)이 적층된 적층 구조물에 의해 덮여진다.
도 3 및 도 12a 내지 도 12d를 참조하면, 상기 기판(100)에 대한 열처리 공정을 수행하여 상기 셀 영역(C)에서는 상기 제1 반도체막(412a)을 상기 열산화막(412b)으로 형성하고 상기 주변회로 영역(P)에서는 주변회로 소자용 게이트 절연막인 주변회로 게이트 절연막(810)을 형성한다.
예를 들면, 상기 기판(100)에 대하여 급속 열처리(rapid thermal oxidation, RTO) 공정을 수행하여 상기 제1 반도체막(440a)을 열산화막(412b)으로 형성하고 상기 주변회로 영역(P)의 활성영역(102) 상면에 주변회로 게이트 절연막(810)을 형성한다.
동일한 열산화 공정에서 단결정 실리콘보다 다결정 실리콘(poly-silicon)은 산화율이 훨씬 높기 때문에 상기 제1 반도체막(412a)을 폴리실리콘으로 구성하는 경우 상기 열산화막(412b)은 상기 제1 반도체 막(412a)보다 큰 두께를 갖는다. 따라서, 상기 연산화막(412b)은 열산화 공정 대상막인 제1 반도체 막(412a)과 비교하여 두께편차(Δt)만큼 높이가 증가하게 된다.
또한, 상기 제1 반도체막(412a)의 두께와 상기 열산화 공정의 공정조건을 제어함으로써 열산화막(412b)의 두께를 조절할 수 있다. 이에 따라, 상기 버퍼막 패턴(410)을 구성하는 열산화막 패턴(412)의 두께를 메모리 소자(1000)의 특성에 따라 적절하게 조절함으로써 버퍼막 패턴(410)의 전체 높이/두께를 가변적으로 조절할 수 있다.
본 실시예의 경우, 상기 주변회로 게이트 절연막(810)은 약 40Å 내지 70Å의 두께를 갖는 실리콘 산화막으로 형성되고, 상기 열산화막(412b)은 약 50Å 내지 100Å의 두께를 갖는 실리콘 산화막으로 형성될 수 있다.
상기 열산화막(412b)은 비트라인 식각공정에 대한 식각 선택비가 우수하여 비트라인 식각공정이 수행되는 동안 충분히 기판(100)을 보호할 수 이 있다. 이에 따라, 비트라인 식각공정에서 기판을 보호할 수 있는 버퍼막 패턴(410)의 두께를 충분히 낮출 수 있다.
특히, 상기 열산화막(412b)은 상기 제1 반도체막(412a)의 두께와 열산화 공정의 공정조건을 제어함으로써 두께를 적절히 조절할 수 있는 두께 가변 산화막(thickness variable oxide layer)으로 제공되므로, 상기 비트라인 구조물(400)의 형상, 구조 및 조성과 기판(100)의 특성에 따라 열산화막(410b()의 두께를 조절함으로써 전체 버퍼막 패턴(410)의 높이를 적절하게 조절할 수 있다.
선택적으로, 상기 열산화막(412b) 및 상기 주변회로 게이트 절연막(810)을 덮는 셀 경화막(414a) 및 주변회로 경화막(820)을 더 형성할 수 있다.
예를 들면, 상기 열산화 공정을 수행한 후 열산화막(412b) 및 주변회로 절연막(810)에 대하여 질화공정을 수행하여 실리콘 산질화물을 포함하는 셀 경화막(414a) 및 주변회로 경화막(820)을 형성할 수 있다. 예를 들면, 상기 셀 경화막(414a) 및 주변회로 경화막(820)은 동일한 두께로 형성되며, 본 실시예의 경우 약 20Å 내지 30Å의 두께로 형성된다.
메모리 소자의 특성에 따라 상기 주변회로 경화막(상기 주변회로 경화막(820))이 요구되지 않는 경우, 상기 질화공정을 수행하지 않을 수 있으며 이 경우에는 상기 열산화막(412b) 상부에 셀 경화막(414a)도 형성되지 않을 수 있다.
도 3 및 도 13a 내지 도 13d를 참조하면, 상기 열산화막(412b) (또는 상기 셀 경화막(414a) 및 상기 주변회로 절연막(810)(또는 상기 주변회로 경화막(820))을 덮는 제2 반도체 막(416a)을 더 형성한다.
예를 들면, 상기 셀 경화막(414a) 및 주변회로 경화막(820)이 형성된 기판(100)에 대하여 반도체 물질을 이용한 화학기상 증착공정을 수행하여 셀 경화막(414a) 및 주변회로 경화막(820)을 덮는 제2 반도체 막(416a) 및 제1 주변 게이트 도전막(830a)을 형성한다. 따라서, 제2 반도체 막(416a)과 제1 주변 게이트 도전막(830a)은 동일한 공정에 의해 형성되는 동일한 막질로 형성된다.
이때, 상기 셀 경화막(414a) 및 주변회로 경화막(820)이 형성되지 않은 경우에는 상기 열산화막(412b) 및 주변회로 절연막(810)을 덮는 제2 반도체 막(416a)을 형성할 수 있다.
상기 제2 반도체 막(416a)은 폴리실리콘으로 구성되며, 비트라인 식각공정에서 제2 반도체 막(416a) 상부의 도전성 금속막을 식각하는 동안 발생하는 과식각을 흡수함으로써 비트라인 식각공정으로부터 기판을 보호한다.
특히, 상기 열산화막(412b) 및 셀 경화막(414a)의 두께에 따라 제2 반도체 막(416a)의 두께를 가변적으로 조절함으로써 버퍼막 패턴(410)의 높이를 최소화할 수 있다. 본 실시예의 경우, 상기 제2 반도체 막(146a)은 약 40Å 이하의 두께를 갖도록 형성한다. 상기 열산화막(412b) 및/또는 셀 경화막(414a)이 비트라인을 구성하는 도전성 금속막에 대한 식각공정의 과식각으로부터 충분히 기판(100)을 보호할 수 있다면, 상기 제2 반도체 막(416a)을 형성하는 공정은 생략될 수도 있다.
이에 따라, 상기 절연막(300a) 및 주변회로 게이트 절연막(810)과 주변회로 경화막(820)을 덮고 열산화막(412b), 셀 경화막(414a) 및 제2 반도체막(416a)을 구비하는 버퍼막(410a)을 형성한다.
이어서, 상기 버퍼막(410a) 및 상기 절연막(300a)을 관통하여 상기 활성영역(102)의 표면보다 낮게 상기 제1 접합부(222)와 접속하는 예비 콘택(420b)을 형성한다.
도 3 및 도 14a 내지 도 14d를 참조하면, 상기 버퍼막(410a) 및 상기 절연막(300a)을 부분적으로 제거하여 상기 제1 접합부(222)를 노출하는 제1 콘택 홀(H1)을 형성하고 제1 접합부(222)의 상부를 제거하여 제2 접합부(222)보다 낮은 상면을 갖는 저상면 접합부를 형성한다.
예를 들면, 상기 버퍼막(410a)의 상면에 상기 접합영역(220)의 일부를 노출하는 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하는 식각공정에 의해 상기 버퍼막(410a) 및 절연막(300a)을 순차적으로 제거하여, 상기 절연막(300a) 하부의 접합영역(220)을 노출하는 제1 콘택 홀(H1)을 형성한다. 이어서, 애싱 및 스트립 공정에 의해 상기 마스크 패턴을 예비 버퍼막 패턴(410b)으로부터 제거한다.
본 실시예의 경우, 상기 제1 콘택 홀(H1)을 통하여 제1 접합부(222)를 노출시켜 비트라인 구조물(400)과 접속하는 제1 콘택(420)을 상기 제1 콘택 홀(H1)의 내부에 형성한다. 그러나, 메모리 소자(1000)의 특성과 설계적 필요에 따라 제2 접합부(224)를 노출할 수도 있다.
따라서, 제1 콘택 홀(H1)은 기저 산화막 패턴(310)가 식각 저지막 패턴(320)으로 구성되는 절연막 패턴(300)과 예비 열산화막 패턴(412c), 예비 경화패턴(414b) 및 예비 버퍼 도전 패턴(416b)으로 구성되는 예비 버퍼막 패턴(410b)에 의해 한정된다.
이어서, 제1 콘택 홀(H1)을 통해 노출된 제1 접합부(222)에 대하여 연속적으로 식각공정을 수행하여 제1 접합부(222)의 상부를 부분적으로 제거하여 상기 제1 콘택 홀(H1)과 연통하고 소자 분리막(110)에 의해 한정되는 접합 리세스(R)가 형성한다. 이에 따라, 상기 제1 접합부(222)는 상면이 제2 접합부(224)보다 낮은 저상면 접합부로 형성되고 상기 접합 리세스(R) 및 제1 콘택 홀(H1)을 통하여 노출된다.
도 3 및 도 15a 내지 도 15d를 참조하면, 상기 제1 콘택 홀(H1) 및 상기 접합 리세스(R)를 도전성 물질로 매립하여 예비 콘택(420a)을 형성한다.
예를 들면, 도전성 물질을 이용하는 화학기상증착 공정에 의해 상기 기판(100)의 전면(whole surface)에 상기 제1 콘택 홀(H1) 및 상기 접합 리세스(R)를 매립할 정도의 두께를 갖는 도전성 콘택막(미도시)를 형성하고, 평탄화 공정에 의해 상기 예비 버퍼막 패턴(410a)의 상면을 노출하도록 상기 도전성 콘택막을 제거하여 상기 제1 콘택 홀(H1) 및 상기 접합 리세스(R)에만 잔류시킨다. 이에 따라, 상기 제1 콘택 홀(H1) 및 상기 접합 리세스(R)를 매립하는 도전성 예비 콘택(420a)을 형성한다.
본 실시예의 경우, 상기 도전성 물질은 상기 버퍼 도전패턴(416b)와 동일한 물질인 폴리실리콘을 포함한다. 이에 따라, 평탄화 공정에서 버퍼 도전패턴 (416b) 및 도전성 콘택막을 동시에 제거하여 버퍼 도전패턴(416b)과 예비 콘택(420a)은 실질적으로 동일한 상면을 갖도록 형성된다.
특히, 상기 도전성 콘택막을 제거하는 평탄화 공정에서 상기 버퍼 도전패턴(416b)이 버퍼막 패턴(410)에 요구되는 두께를 갖도록 추가적으로 제거될 수도 있다. 펑탄화 공정에서 버퍼 도전패턴(416b)이 추가적으로 제거되는 경우, 주변회로 영역(P)에서 제1 주변 게이트 도전막(830a)도 동시에 제거된다.
도 3 및 도 16a 내지 도 16d를 참조하면, 상기 예비 콘택(420a)이 형성된 기판(100)의 전면을 덮는 도전막(430a)을 형성한다.
예를 들면, 셀 영역(C)에서 상기 예비 버퍼막 패턴(410a), 예비 콘택(420a)을 덮고 주변회로 영역(P)에서 상기 제1 주변 게이트 도전막(830a)을 덮도록 장벽층(432a)을 형성한다. 예를 들면, 상기 장벽층(432a)은 화학기상증착공정에 의해 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 도전성 금속 질화물로 형성된다. 이때, 주변회로 영역(P)에 형성되는 장벽층은 동일한 막질이지만 도면번호 840a로 구분한다.
이어서, 상기 기판의 전면(whole surface)을 통하여 상기 장벽층(432a, 840a)덮는 도전성 금속막(434a, 850a) 및 상기 도전성 금속막(434a, 850a)을 덮는 캡핑막((436a, 860a))을 형성한다.
상기 도전성 금속막(434a, 850a)은 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨과 같은 저저항 금속물질을 이용하는 물리기상증착공정, 화학기상증착공정 또는 스퍼터링 공정 등에 의해 형성될 수 있으며, 상기 캡핑막은(436a, 860a)은 산화물, 질화물 또는 산질화물로 구성될 수 있다.
본 실시예의 경우, 상기 도전성 금속막(434a, 850a) 및 캡핑막(436a, 860a)은 동일한 막질이지만, 셀 영역에서는 비트라인 구조물(400)을 형성하고 주변회로 영역(P)에서는 주변회로 트랜지스터 구조물(800)을 형성한다. 이에 따라, 상기 주변회로 영역(P)의 도전성 금속막(850a)은 제2 주변 게이트 도전막을 구성하고, 캡핑막(860a)은 주변 게이트 캡핑막을 구성하게 된다.
이어서, 주변회로 트랜지스터 구조물(800)을 형성한다.
도 3 및 도 17a 내지 도 17d를 참조하면, 상기 캡핑막(436a, 860a)의 상면에 주변회로 게이트 전극을 형성하기 위한 마스크(미도시)를 형성하고 상기 주변 게이트 캡핑막(860a), 제2 주변 게이트 도전막(850a), 주변회로 장벽층(840a), 제1 주변 게이트 도전막(830a), 주변회로 경화막(820) 및 주변 게이트 절연막(810)을 차례대로 패터닝하여 주변회로 게이트(PG) 및 상기 주변회로 게이트(PG)를 덮는 주변회로 캡핑패턴(860)을 형성한다.
이어서, 주변회로 게이트(PG)와 주변회로 캡핑패턴(860)의 측부를 덮는 주변회로 게이트 스페이서(870)을 형성한 후 이온주입 공정으로 소스 및 드레인 영역(S,D)을 형성한다. 이에 따라, 상기 주변회로 영역(P)에는 플래너 타입의 주변회로 트랜지스터 구조물(800)이 형성된다.
이후, 주변회로 절연패턴(900)으로 주변회로 트랜지스터 구조물(800)을 절연시킨 후 셀 영역(C)과 주변회로 영역(P)의 상면을 평탄화 시킨다. 선택적으로, 상기 셀 영역(C)의 캡핑막(436a)은 부분적으로 제거하여 비트라인 캡핑막(436a)의 두께를 줄일 수 있다. 이에 따라 비트라인 식각공정에서의 종횡비를 줄일 수 있다.
이어서, 상기 셀 영역(C)에 비트라인 식각공정을 비트라인 구조물(400)을 제1 및 제2 식각공정을 연속적으로 수행하여 형성한다.
도 3 및 도 18a 내지 도 18d를 참조하면, 제2 방향(II)을 따라 연장하는 라인 형상을 갖는 버퍼 도전패턴(416) 및 상기 버퍼 도전패턴(416) 상에 적층된 도전라인(430)을 형성하는 제1 식각공정을 수행한다.
예를 들면, 주변회로 영역(P)을 덮고 제2 방향을 따라 연장하는 라인 형상으로 셀 영역(C)을 노출하는 비트라인 마스크 패턴(M)을 형성하고, 상기 비트라인 마스크 패턴(M)을 식각 마스크로 이용한 식각 공정을 수행한다. 예를 들면, 플라즈마 식각공정과 같은 건식 식각에 의해 상기 제1 식각공정이 수행될 수 있다.
이때, 도전성 금속물질로 구성된 도전성 금속막(434a) 및 금속 질화물로 구성된 장벽층(432a)을 식각하는 제1 식각공정 중의 과식각에 의해 상기 장벽층(432a) 하부의 제2 반도체 막(416a)과 상기 제2 반도체 막(416a)에 대응하는 예비 콘택(420a)의 상부도 함께 제거된다.
이에 따라, 비트라인 캡핑패턴(436), 도전성 금속패턴(434) 및 장벽패턴(432)으로 구성되는 도전라인(430)과 상기 도전라인(430)의 하면과 접촉하여 도전라인과 함께 제2 방향을 따라 연장하는 버퍼 도전패턴(416) 및 상부 콘택(422)이 형성된다.
본 실시예에서는, 상기 제2 반도체 막(416a)이 제1 식각공정의 모든 과식각을 수용할 수 있을 정도의 두께를 갖도록 구성되어 제1 식각공정이 완료되는 경우 상기 예비 경화패턴(414b)이 노출되고 예비 콘택(420a)은 제2 반도체 막(416a)과 함께 제거되는 것을 개시한다. 이에 따라, 상기 도전 버퍼패턴(416)과 상부 콘택(422)은 기판의 높이방향을 따라 동일한 두께를 갖는다.
상기 제2 반도체 막(416a)이 제1 식각공정의 과식각을 수용할 정도로 충분한 두께를 갖지 않는 경우, 상기 제1 식각공정의 과식각은 예비 경화패턴(414b) 이나 예비 열산화막 패턴(412c)에 수용된다. 따라서, 예비 경화패턴(414b) 이나 예비 열산화막 패턴(412c)의 일부도 제1 식각공정의 과식각에 의해 제거된다. 이때, 상기 상부 콘택(422)은 버퍼 도전패턴(416)보다 더 큰 두께를 가질 수 있다.
따라서, 상기 예비 경화패턴(414b)와 예비 열산화막 패턴(412c)가 제1 식각공정의 과식각을 모두 수용하면서 후술하는 제2 식각공정시 기판(100)에 대한 손상을 방지할 정도로 충분한 잔류 두께를 갖는다면 상기 제2 반도체 막(416a)은 제공되지 않을 수도 있다.
본 실시예의 경우, 상기 버퍼 도전패턴(416)은 약 20Å 내지 200Å의 두께를 가질 수 있으며 상기 예비 열산화막 패턴(412c)의 두께가 약 50Å 내지 60Å인 경우 약 40Å까지 축소될 수 있다.
즉, 제1 식각공정에 요구되는 과식각의 크기와 상기 예비 열산화막 패턴(412c)의 두께에 따라 상기 버퍼 도전패턴(412)의 높이(두께)를 가변적으로 조절할 수 있다. 이에 따라, 비트라인 식각공정에 종횡비를 줄일 수 있다.
도 3 및 도 19a 내지 도 19d를 참조하면, 제1 식각공정에 의해 도전라인(430)과 버퍼 도전패턴(416) 및 상부 콘택(422)이 형성되면, 노출된 예비 경화막 패턴(414b) 및 예비 열산화막 패턴(412c)에 대해 상기 제2 식각공정을 수행하여 상부콘택(422)으로부터 하방으로 연장하여 상기 제1 콘택 홀(H1)과 접합 리세스(R) 상에 위치하는 하부 콘택(424)을 형성한다.
이에 따라, 상기 도전라인과 접속하는 제1 콘택(420) 및 상기 버퍼 도전패턴(416)의 하부에 배치되는 경화막 패턴(414) 및 열산화막 패턴(412)을 형성한다.
상기 제2 식각공정은 제1 식각공정과 마찬가지로 플라즈마 식각공정에 의해 수행된다. 제1 및 제2 식각공정은 연속적으로 수행되어 상기 비트라인 식각공정을 구성한다.
이때, 상기 예비 경화막 패턴(414b) 및 예비 열산화막 패턴(412c)은 예비 콘택(420a)보다 상대 식각속도가 현저하게 작으므로, 제2 식각공정에 의해 상부 콘택(422) 하부의 예비 콘택(420a)이 상기 접합 리세스(R)의 바닥면이 노출되도록 식각되는 동안 절연막 패턴(300) 및 하부의 기판(100)은 상기 예비 경화막 패턴(414b) 및 예비 열산화막 패턴(412c)에 의해 식각으로부터 보호된다.
즉, 상기 예비 경화막 패턴(414b) 및 예비 열산화막 패턴(412c)은 상기 접합 리세스(R)의 바닥까지 예비 콘택(420a)까지 제2 식각공정이 진행되는 동안 상기 식각 저지막 패턴(320) 또는 기저 산화막 패턴(310)을 노출하도록 예비 콘택(420a)에 대한 상대 식각속도 및 두께를 조절한다.
따라서, 상기 열산화막 패턴(412) 및 경화막 패턴(414)의 조성과 두께는 예비 콘택(420a)에 대한 상대 식각속도와 하부 콘택(424)의 높이에 따라 다양하게 설정될 수 있다. 본 실시예의 경우, 상기 열산화막 패턴(412) 은 산화물 구성되고 약 50Å 내지 100Å의 두께를 갖고, 상기 경화막 패턴(414)은 질화물로 구성되고 약 20Å 내지 30Å의 두께를 갖도록 형성된다.
특히, 상기 열산화막 패턴(412)이 충분히 두꺼운 경우, 상기 버퍼 도전패턴(416) 없이 열산화막 패턴(412) 및 경화패턴(414) 만으로 제1 식각공정의 과식각을 흡수하고 제2 식각공정으로부터 절연막 패턴(300) 및/또는 기판(100)을 보호할 수 있다.
이에 따라, 제2 방향(II)을 따라 연장하고 제1 방향(I)을 따라 일정한 간격으로 이격되는 다수의 라인 패턴(L)이 형성된다. 라인패턴(L)은 상기 절연막 패턴(300)을 관통하여 활성영역(A)과 접촉하는 접속부(C)와 상기 절연막 패턴(15)의 상면에 배치되어 제2 방향(II)을 따라 신호를 전송하는 전송부(T)로 구성된다.
접속부(C)는 제1 접속부(222)와 접속하고 제1 콘택(420) 및 도전라인(430)으로 구성되고 전송부(T)는 상기 절연막 패턴(300)에서 열산화막 패턴(412), 경화패턴(414) 및 버퍼 도전패턴(416)으로 구성되는 버퍼막 패턴(410) 및 도전라인(430)으로 구성된다.
상기 제1 콘택(420)은 폴리실리콘과 같은 도전성 물질로 구성되어 도전라인(430)과 제1 접속부(222)를 전기적으로 연결하는 도전성 플러그로 제공된다.
언급한 바와 같이 주변게이트 절연막을 형성하기 위한 열산화 공정을 조절하여 제1 반도체막(412a)의 두께를 개별적으로 조절함으로써 상기 열산화막 패턴(412)의 두께도 가변적으로 조절할 수 있다.
제2 반도체 막(416a)과 예비 콘택(420a)은 동일한 물질로 구성되고, 예비 열산화막 패턴(412b)은 예비 콘택(420a)에 대한 상대 식각속도가 현저히 작으므로, 열산화막 패턴(412)의 두께를 증가시키는 만큼 상기 버퍼 도전패턴(416)의 높이(두께)를 감소시킬 수 있다. 또한, 버퍼막 패턴(410)과 제1 콘택(420)은 동일한 상면을 갖도록 형성되므로, 상기 버퍼막 패턴(410)의 높이가 감소함에 따라 제1 콘택(420)의 높이도 감소하게 된다.
이에 따라, 버퍼막 패턴(410), 제1 콘택(420) 및 도전라인(430)의 적층 구조를 갖는 비트라인용 라인패턴(L)의 전체 높이를 감소시킴으로써 비트라인 식각공정에서 상기 라인패턴(L)의 종횡비를 현저하게 개선할 수 있다.
뿐만 아니라 도전특성을 갖는 상기 버퍼 도전패턴(416)의 높이를 축소함으로써 인접하는 라인패턴(L) 사이의 기생 커패시턴스도 감소시킬 수 있다. 이에 따라, 상기 비트라인 구조물(400)의 센싱마진도 향상시킬 수 있다.
도 3 및 도 20a 내지 도 20d를 참조하면, 상기 라인패턴(L)의 측부와 상기 접합 리세스(R)의 주변부 바닥면을 덮는 비트라인 스페이서(440)를 형성함으로써 제2 방향을 따라 연장하는 라인형상의 비트라인 구조물(400)을 완성한다.
상기 비트라인 스페이서(440)는 산화물, 질화물 및 산질화물 중의 어느 하나를 이용하는 화학기상증착 공정에 의해 상기 라인패턴(L) 사이의 이격공간을 매립할 정도로 충분한 두께를 갖는 스페이서막(미도시)을 형성한 후 이방성 식각공정을 수행하여 상기 라인패턴(L)의 측부에만 잔류하도록 제거함으로써 형성할 수 있다.
이후, 상기 마스크 패턴(M)을 제거함으로써 비트라인 구조물(400)이 완성된다.
이어서, 상기 비트라인 구조물(400)을 덮어 전기적으로 분리하는 층간 절연막 패턴(500), 제2 콘택(610) 및 전하 저장부(620)를 구비하는 전하저장 구조물(600)을 형성함으로써 도 4a 내지 도 4d에 도시한 바와 같은 메모리 소자(1000)을 형성한다.
예를 들면, 산화물이나 질화물과 같은 절연성 물질로 상기 비트라인 구조물(400) 사이의 이격공간을 매립하도록 층간절연막(미도시)을 형성하고평탄화 공정에 의해 상기 비트라인 캡핑패턴(436)이 노출되도록 제거하여 비트라인 구조물(400) 사이의 이격공간을 매립하는 층간 절연막 패턴(500)을 형성한다.
이어서, 상기 층간 절연막 패턴(500)을 관통하여 상기 제2 접합부(224)를 노출하는 제2 콘택 홀(H2)을 형성하고 제2 콘택 홀(H2)를 도전성 물질로 매립하여 제2 콘택(610)을 형성한다. 제2 콘택(620)은 불순물이 도핑된 반도체 물질, 도전성 금속 및 상기 도전성 금속의 질화물 중의 어느 하나로 구성될 수 있다.
본 실시예의 경우, 상기 제 2 콘택(610)은 공통 드레인 전극과 인접하게 배치되는 소스 전극과 연결되는 매립 콘택(buried contact, BC)으로 제공되어 상기 BCAT 구조물(200)의 소스전극과 층간 절연막 패턴(500)의 상부에 배치되는 전하 저장 구조물(620)을 전기적으로 연결하는 콘택 플러그 제공된다.
이때, 상기 제2 콘택 홀(H2)은 상기 비트라인 스페이서(440)를 식각 마스크로 이용하는 자기정렬 식각공정에 의해 수행되어 상기 제2 컨택 홀(H2)은 제1 방향을 따라 서로 인접하는 비트라인 구조물(400)의 비트라인 스페이서(440)에 의해 한정된다.
이후, 상기 제2 콘택(610)과 접속하는 전하 저장부(620)를 형성함으로써 전하 저장 구조물(600)을 구비하는 메모리 소자를 완성할 수 있다. 상기 전하 저장 구조물은 커패시터나 가변저항체로 제공될 수 있다.
상술한 바와 같은 메모리 소자의 제조방법에 의하면, 폴리실리콘으로 구성되는 제1 반도체 막을을 절연막 상에 형성하여 주변회로 게이트 절연막을 형성할 때 열산화 공정에 의해 열산화막으로 형성한다. 상기 열산화막은 제1 반도체 막의 두께 및 열산화 공정의 공정조건을 제어하여 비트라인 식각공정에서 하부의 절연막 패턴과 기판을 보호할 수 있도록 적절한 두께를 갖는 버퍼막 패턴으로 형성된다.
이에 따라, 주변회로 게이트 절연막을 형성하기 위한 열산화 공정에 수행되어 두께 조절이 가능한 열산화막 패턴을 비트라인 식각공정의 버퍼막 패턴으로 제공함으로써 전체 버퍼막 패턴의 두께를 축소할 수 있다. 이에 따라, 비트라인 식각공정의 종횡비를 감소시켜 패턴 붕괴 및 브리지 불량을 방지할 수 있다.
상술한 바와 같은 메모리 소자 및 이의 제조방법에 의하면, 도전라인과 콘택에 대해 상대적으로 작은 상대 식각속도를 갖는 열산화막 패턴 및/또는 경화패턴을 비트라인 식각공정의 버퍼막 패턴으로 제공하여 열산화막 패턴의 두께를 증가시키는 만큼 버퍼 도전패턴의 높이(두께)를 감소시킬 수 있다.
이에 따라, 주변회로 게이트 절연막을 형성하기 위한 열산화 공정에 수행되어 두께 조절이 가능한 열산화막 패턴을 비트라인 식각공정의 버퍼막 패턴으로 제공함으로써 전체 버퍼막 패턴의 두께를 축소할 수 있다. 이에 따라, 비트라인 식각공정의 종횡비를 감소시켜 패턴 붕괴 및 브리지 불량을 방지할 수 있다.
뿐만 아니라, 열산화막 패턴의 두께만큼 버퍼 도전패턴의 두께를 줄임으로써 인접하는 비트 라인 사이의 기생 커패시턴스를 줄일 수 있다. 이에 따라, 비트라인 구조물의 센싱 마진을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 소자 분리막에 의해 한정되는 활성영역을 구비하는 기판;
    상기 기판의 내부에 매립되고 상기 활성영역과 교차하도록 제1 방향을 따라 연장하는 라인형상을 갖는 매립 게이트 구조물 및 상기 매립 게이트 구조물과 인접하도록 상기 활성영역 상에 배치되고 상기 활성영역보다 낮은 상면을 갖는 저상면 접합부와 상기 저상면 접합부보다 높은 상면을 갖는 고상면 접합부로 구성되는 접합영역을 구비하는 매립 채널 어레이 트랜지스터(BCAT) 구조물;
    상기 기판 및 상기 매립 채널 어레이 트랜지스터 구조물을 덮는 절연막 패턴; 및
    상기 절연막 패턴 상에 제2 방향을 따라 연장하도록 정렬되고, 열산화막 패턴을 구비하는 버퍼막 패턴, 상기 버퍼막 패턴과 동일한 상면을 갖고 상기 절연막 패턴의 하부로 연장하여 상기 저상면 접합부와 접촉하는 제1 콘택 및 상기 버퍼막 패턴 및 상기 제1 콘택을 덮는 도전라인을 구비하는 비트라인 구조물을 포함하는 메모리 소자.
  2. 제1항에 있어서, 상기 열산화막 패턴은 폴리실리콘에 대한 열산화 공정에 의해 생성되는 실리콘 산화막 패턴을 포함하는 메모리 소자.
  3. 제2항에 있어서, 상기 실리콘 산화막 패턴은 50Å 내지 100Å의 두께를 갖는 메모리 소자.
  4. 제2항에 있어서, 상기 버퍼막 패턴은 상기 열산화막 패턴 상에 배치되어 상기 제1 콘택과 동일한 상면을 갖는 버퍼 도전패턴을 더 구비하는 메모리 소자.
  5. 제4항에 있어서, 상기 버퍼 도전패턴은 폴리실리콘을 포함하고 20Å 내지 200Å의 두께를 갖는 메모리 소자.
  6. 제5항에 있어서, 상기 버퍼막 패턴은 상기 열산화막 패턴과 상기 버퍼 도전패턴 사이에 배치되는 경화패턴을 더 구비하는 메모리 소자.
  7. 제6항에 있어서, 상기 경화패턴은 20Å 내지 30Å의 두께를 갖는 실리콘 산질화물을 포함하는 메모리 소자.
  8. 제1항에 있어서, 상기 버퍼막 패턴은 상기 열산화막 패턴 상에 배치되어 상기 콘택과 동일한 상면을 갖는 경화패턴을 더 구비하는 메모리 소자.
  9. 제1항에 있어서, 상기 제1 콘택은 폴리실리콘으로 구성되는 실린더 형상을 갖고 상기 도전라인의 배면으로부터 상기 저상면 접합부로 연장하는 메모리 소자.
  10. 제1항에 있어서, 상기 도전라인은 상기 버퍼막 패턴 및 상기 콘택과 접속하는 장벽 패턴(barrier pattern), 상기 장벽 패턴을 덮는 도전성 금속 패턴 및 상기 도전성 금속패턴을 덮는 비트라인 캡핑패턴을 포함하는 메모리 소자.
  11. 소자 분리막에 의해 한정되는 다수의 활성영역이 정렬되고, 제1 방향을 따라 연장하는 라인형상의 매립 게이트 구조물 및 상기 매립 게이트 구조물과 인접한 다수의 접합부를 구비하는 셀 영역과 주변회로 영역으로 구분되는 기판을 제공하고;
    상기 기판의 상기 활성영역 및 주변회로 영역을 덮는 절연막 및 열산화막을 구비하는 버퍼막을 순차적으로 형성하고;
    상기 버퍼막 및 상기 절연막을 관통하여 상기 활성영역의 표면보다 낮게 상기 접합부와 접속하고 상기 버퍼막과 동일한 상면을 갖는 예비 콘택을 형성하고;
    상기 예비 콘택을 구비하는 기판의 전면을 덮는 도전막을 형성하고; 그리고
    상기 도전막 및 상기 예비 콘택을 부분적으로 제거하여 제2 방향을 따라 연장하는 도전라인 및 상기 도전라인과 동일한 폭을 갖고 상기 도전라인과 상기 접합부를 연결하는 제1 콘택을 구비하는 비트라인 구조물을 형성하는 메모리 소자의 제조방법.
  12. 제11항에 있어서, 상기 버퍼막을 형성하는 것은,
    상기 주변회로 영역에서 상기 기판의 상면을 노출하고 상기 셀 영역에서는 상기 절연막을 덮도록 제1 반도체 막을 형성하고;
    상기 기판에 대한 열처리 공정을 수행하여 상기 셀 영역에서는 상기 제1 반도체 막을 상기 열산화막으로 형성하고 상기 주변회로 영역에서는 주변회로 소자용 게이트 절연막인 주변회로 게이트 절연막을 형성하고; 그리고
    상기 열산화막 및 상기 주변회로 절연막을 덮는 제2 반도체 막을 형성하는 메모리 소자의 제조방법.
  13. 제12항에 있어서, 상기 제1 반도체 막을 형성하는 것은,
    상기 셀 영역 및 주변회로 영역에서 상기 절연막 상에 상기 제1 반도체 막 및 희생막을 적층하고;
    상기 주변회로 영역으로부터 상기 희생막 및 상기 제1 반도체 막을 차례로 제거하여 상기 절연막을 노출하고; 그리고
    상기 셀 영역의 상기 희생막과 상기 주변회로 영역의 상기 절연막을 동시에 제거하여 상기 주변회로 영역의 상기 기판 표면을 노출하고 상기 셀 영역은 상기 제1 반도체 막에 의해 덮이는 메모리 소자의 제조방법.
  14. 제13항에 있어서, 상기 제1 반도체 막은 다결정 실리콘막으로 형성되고 상기 희생막은 산화막으로 형성되는 메모리 소자의 제조방법.
  15. 제12항에 있어서, 상기 기판은 단결정 실리콘(single silicon)으로 구성되고 상기 제1 반도체막은 폴리실리콘으로 구성되어, 상기 열산화막은 상기 주변회로 게이트 절연막보다 큰 두께를 갖는 메모리 소자의 제조방법.
  16. 제12항에 있어서, 상기 버퍼막을 형성하는 것은,
    상기 열산화막을 형성 한 후, 질화공정을 더 수행하여 상기 열산화막 및 상기 주변회로 게이트 절연막을 덮는 경화막을 더 형성하는 메모리 소자의 제조방법.
  17. 제12항에 있어서, 상기 예비 콘택을 형성하는 것은,
    상기 버퍼막 및 상기 절연막을 부분적으로 제거하여 상기 접합부를 노출하는 콘택 홀과 상기 콘택 홀을 한정하는 예비 버퍼막 패턴 및 절연막 패턴을 형성하고;
    상기 콘택 홀을 통하여 노출된 상기 접합부의 상부를 제거하여 상대적으로 낮은 상면을 구비하고 상기 콘택 홀과 연통하는 접합 리세스를 통하여 노출되는 저상면 접합부를 형성하고; 그리고
    상기 콘택 홀 및 상기 접합 리세스를 도전성 물질로 매립하는 것을 포함하는 메모리 소자의 제조방법.
  18. 제17항에 있어서, 상기 도전막을 형성하는 것은 상기 셀 영역에서 상기 예비 콘택 및 상기 예비 버퍼막 패턴을 덮고 상기 주변회로 영역에서 게이트 도전막을 덮는 장벽층, 상기 장벽층을 덮는 도전성 금속막 및 상기 도전성 금속막을 덮는 캡핑막을 적층하는 메모리 소자의 제조방법.
  19. 제18항에 있어서, 상기 비트라인 구조물을 형성하는 것은,
    상기 제2 반도체막과 상기 예비 콘택의 상부가 과식각에 의해 제거되도록 상기 캡핑막, 상기 도전막 및 상기 장벽층을 제1 식각공정에 의해 차례대로 제거하여 상기 제2 방향을 따라 연장하고 장벽패턴, 도전패턴 및 비트라인 캡핑패턴이 적층된 도전라인, 상기 도전라인의 하면과 접촉하는 버퍼 도전패턴 및 상기 버퍼 도전패턴과 동일한 두께를 갖는 상부 콘택을 형성하고;
    상기 제1 식각공정과 연속하는 제2 식각공정에 의해 상기 절연막 및 상기 저상면 접합부의 주변부를 노출하도록 상기 열산화막 및 상기 예비 콘택의 하부를 제거하여 상기 상부콘택과 연결된 하부 콘택을 구비하는 상기 제1 콘택을 형성하고; 그리고
    상기 도전라인과 상기 제1 콘택의 측부와 상기 저상면 접합부의 주변부를 덮는 비트라인 스페이서를 형성하는 메모리 소자의 제조방법.
  20. 절연막 패턴을 구비하는 반도체 기판;
    상기 절연막 패턴 상에서 일방향을 따라 연장하는 라인형상을 갖고 열산화막 패턴을 구비하는 버퍼막 패턴;
    상기 버퍼막 패턴과 동일한 상면을 갖고 상기 절연막 패턴을 관통하여 상기 기판의 내부로 연장하는 실린더 형상의 콘택; 및
    상기 버퍼막 패턴과 상기 콘택을 덮고 상기 버퍼막 패턴을 따라 연장하는 라인형상의 도전라인을 포함하는 메모리 소자용 비트라인 구조물.
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