DE102018122648B4 - Speichervorrichtungen und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Speichervorrichtung (1000) mit:einem Substrat (100), das eine Mehrzahl von aktiven Regionen (102), die durch eine Vorrichtungstrennungsschicht (110) definiert sind, aufweist;einer Mehrzahl von Zellentransistoren (200) auf der Mehrzahl von aktiven Regionen (102) des Substrats (100), wobei jeder Zellentransistor (200) der Mehrzahl von Zellentransistoren ein vergrabenes Zellen-Gate (CG) in dem Substrat (100) undeinen Übergangsabschnitt (220) angrenzend an das vergrabene Zellen-Gate (CG) und mindestens teilweise entfernt von dem Substrat (100) in Bezug auf das vergrabene Zellen-Gate (CG) aufweist;einem Isolationsmuster (300) an dem Substrat (100), wobei das Isolationsmuster (300) die Mehrzahl von Zellentransistoren (200) und die Vorrichtungstrennungsschicht (110) bedeckt; undeiner Bitleitungsstruktur (400) an dem Isolationsmuster (300) und verbunden mit dem Übergangsabschnitt (220), wobei die Bitleitungsstruktur (400) folgende Merkmale aufweist:ein Puffermuster (410), das sich auf dem Isolationsmuster (300) erstreckt und ein Muster (412) eines thermischen Oxids aufweist,eine leitfähige Leitung (430) an dem Puffermuster (410), undeinen Kontakt (420), der sich von der leitfähigen Leitung (430) durch das Puffermuster (410) und das Isolationsmuster (300) zu dem Übergangsabschnitt (220) erstreckt,wobei die leitfähige Leitung (430) eine gleiche Breite wie das Muster (412) eines thermischen Oxids aufweist.

Description

  • HINTERGRUND
  • 1. GEBIET
  • Beispielhafte Ausführungsformen beziehen sich auf Speichervorrichtungen und Verfahren zum Herstellen derselben und insbesondere auf Vorrichtungen eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM), die vergrabene Kanal-Arrays bzw. - anordnungen haben, und Verfahren zum Herstellen derselben.
  • 2. BESCHREIBUNG DER VERWANDTEN TECHNIK
  • Sowie die Entwürfe von Halbleitervorrichtungen mit der Zeit verkleinert und höher integriert wurden, hat sich eine Musterbreite, die Halbleitervorrichtungen zugeordnet ist, reduziert, und die Kanallänge wurde bei jedem Zellentransistor der Halbleitervorrichtungen verkürzt. In einigen Fällen hat sich aufgrund eines Kurzkanaleffekts, der aus einer reduzierten Musterbreite und Kanallänge, die den Halbleitervorrichtungen zugeordnet sind, resultieren kann, eine Schwierigkeit vergrößert, die einem Herstellen von Halbleitervorrichtungen zugeordnet ist, die konfiguriert sind, um eine ausreichende Auffrischzeit von Speichervorrichtungen zu erhalten.
  • Ein Transistor mit einer vergrabenen Kanalanordnung (BCAT), auf den hierin ferner austauschbar als ein „Zellentransistor“ Bezug genommen wird, wurde weit verbreitet verwendet, um eine ausreichende effektive Kanallänge auf eine solche Weise zu erhalten, dass die Oberfläche der Gate-Elektrode unterhalb der Oberfläche des Siliziumsubstrats positioniert ist. Da die Gate-Struktur des BCAT in dem Siliziumsubstrat vollständig vergraben ist, können die Kanallänge und die Kanalbreite der Gate-Struktur ausreichend erhalten werden, und eine parasitäre Kapazität zwischen benachbarten Bitleitungen kann bei dem BCAT minimiert werden.
  • Eine periphere Gate-Struktur der BCAT-basierten Speichervorrichtung (auf die im Folgenden als eine BCAT-Speichervorrichtung Bezug genommen wird) ist noch als ein Planartyp vorgesehen, so dass die BCAT-Speichervorrichtung zwischen dem Zellenbereich und dem peripheren Bereich einen großen gestuften Abschnitt hat. Es gibt somit eine Tendenz, dass eine Bitleitung und die periphere Gate-Struktur in dem Zellenbereich bzw. dem peripheren Bereich der BCAT-Speichervorrichtung gleichzeitig gebildet werden, um den Höhenunterschied aufgrund des gestuften Abschnitts so viel wie möglich zu reduzieren. Die Bitleitung, die mit der peripheren Gate-Struktur gleichzeitig gebildet werden kann, ist weit verbreitet als eine Gate-Bitleitung (GBL) bekannt.
  • Die Spaltstrecke zwischen benachbarten GBLs wurde aufgrund der jüngsten Verkleinerung und eines hohen Integrationsgrads der BCAT-Speichervorrichtungen allmählich reduziert. Das Seitenverhältnis des Musters für die GLB vergrößert sich somit bedeutsam, und das Muster bricht bei dem Ätzverfahren zum Bilden der GBL zusammen. Die parasitäre Kapazität vergrößert sich ebenfalls aufgrund der kleinen Spaltstrecke zwischen den benachbarten GBLs zusätzlich zwischen den benachbarten GBLs, um dadurch die Lese- bzw. Abtastspanne (VBL) der GBL beträchtlich zu reduzieren.
  • US 2013 / 0 056 823 A1 offenbart: Eine Bauelement-Isolationsschicht wird in einem Substrat gebildet, um voneinander beabstandete lineare aktive Bereiche in dem Substrat zu definieren. Vergrabene Gatemuster werden in dem Substrat gebildet und erstrecken sich entlang einer ersten Richtung, um die aktiven Bereiche zu kreuzen. Eine Ätzstoppschicht und eine erste Isolierschicht werden auf dem Substrat ausgebildet. Auf der ersten Isolierschicht werden Bitleitungsstrukturen gebildet, die sich entlang einer zweiten Richtung quer zur ersten Richtung erstrecken und die aktiven Bereiche kreuzen. Eine zweite Isolierschicht wird auf den Bitleitungsstrukturen gebildet. Es werden Kontaktstopfen gebildet, die die zweite Isolierschicht, die erste Isolierschicht und die Ätzstoppschicht durchdringen, um einen der aktiven Bereiche zwischen benachbarten Bitleitungsstrukturen zu kontaktieren.
  • US 2016 / 0 372 359 A1 offenbart: Verfahren zur Herstellung einer Halbleitervorrichtung, das die Bildung einer dotierten Polysiliziumschicht auf einem Substrat, die Bildung einer Sperrschicht auf der dotierten Polysiliziumschicht, die Bildung einer oxidierten Sperrschicht durch Oxidation einer Oberfläche der Sperrschicht und die Bildung einer Metallschicht auf der oxidierten Sperrschicht umfasst.
  • US 2011 / 0 133 261 A1 offenbart: Eine Halbleitervorrichtung enthält einen aktiven Bereich, der durch einen in einem Zellenbereich gebildeten Isolationsbereich definiert ist, vergrabene Gates, die in dem aktiven Bereich und dem Isolationsbereich angeordnet sind, Leitungsschichten, die auf dem aktiven Bereich angeordnet sind und die gleichen Höhen wie eine Oberfläche des Isolationsbereichs haben, und einen Speicherknotenkontakt vom Leitungstyp, der mit einer der Leitungsschichten verbunden ist.
  • KURZFASSUNG
  • Ausführungsformen der vorliegenden Erfindung sind in den beiliegenden Ansprüchen definiert.
  • Einige beispielhafte Ausführungsformen der vorliegenden erfinderischen Ideen schaffen eine Speichervorrichtung, die eine Bitleitungsstruktur hat, bei der ein Puffermuster, das zwischen ein Isolationsmuster und eine leitfähige Leitung gebracht ist, ein Muster eines thermischen Oxids zusammen mit einer ausreichend reduzierten Gesamthöhe aufweist, um dadurch das Seitenverhältnis und die parasitäre Kapazität einer Bitleitung zu reduzieren und die Abtastspanne und die physische Stabilität der Bitleitung zu vergrößern.
  • Einige beispielhafte Ausführungsformen der vorliegenden erfinderischen Ideen schaffen ein Verfahren zum Herstellen der vorhergehenden Speichervorrichtung.
  • Andere beispielshafte Ausführungsformen der vorliegenden erfinderischen Ideen schaffen eine Bitleitungsstruktur für eine Speichervorrichtung, die ein Muster eines thermischen Oxids, das zwischen ein Isolationsmuster und eine leitfähige Leitung gebracht ist, hat, um dadurch eine Gesamthöhe und eine parasitäre Kapazität derselben zu reduzieren.
  • Gemäß einigen beispielhaften Ausführungsformen der erfinderischen Ideen weist eine Speichervorrichtung ein Substrat, das eine Mehrzahl von aktiven Regionen, die durch eine Vorrichtungstrennungsschicht definiert sind, aufweist, eine Mehrzahl von Zellentransistoren auf der Mehrzahl von aktiven Regionen des Substrats, wobei jeder Zellentransistor der Mehrzahl von Zellentransistoren ein vergrabenes Zellen-Gate in dem Substrat und einen Übergangsabschnitt angrenzend an das vergrabene Zellen-Gate und mindestens teilweise entfernt von dem Substrat in Bezug auf das vergrabene Zellen-Gate aufweist, ein Isolationsmuster an dem Substrat, wobei das Isolationsmuster die Mehrzahl von Zellentransistoren und die Vorrichtungstrennungsschicht bedeckt, und eine Bitleitungsstruktur an dem Isolationsmuster und verbunden mit dem Übergangsabschnitt auf. Die Bitleitungsstruktur weist ein Puffermuster, das sich auf dem Isolationsmuster erstreckt und ein Muster eines thermischen Oxids aufweist, eine leitfähige Leitung an dem Puffermuster und einen Kontakt, der sich von der leitfähigen Leitung durch das Puffermuster und das Isolationsmuster zu dem Übergangsabschnitt erstreckt, auf.
  • Gemäß einigen beispielhaften Ausführungsformen der erfinderischen Ideen weist ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Bereitstellen eines Substrats auf, das eine Mehrzahl von Zellentransistoren auf einer Mehrzahl von aktiven Regionen, die durch eine Vorrichtungstrennungsschicht definiert sind, aufweist. Jeder Zellentransistor der Mehrzahl von Zellentransistoren weist ein vergrabenes Zellen-Gate in dem Substrat und einen Übergangsabschnitt angrenzend an das vergrabene Zellen-Gate und in Bezug auf das vergrabene Zellen-Gate mindestens teilweise entfernt von dem Substrat auf. Das Verfahren weist ferner aufeinanderfolgend ein Bilden einer Isolationsschicht und einer Pufferschicht an dem Substrat, wobei die Pufferschicht eine Schicht eines thermischen Oxids aufweist, ein Bilden eines vorläufigen Kontakts, der die Pufferschicht und die Isolationsschicht durchdringt, derart, dass der vorläufige Kontakt unter einer Oberseitenfläche der Vorrichtungstrennungsschicht einen Kontakt mit dem Übergangsabschnitt herstellt und durch die Vorrichtungstrennungsschicht, ein Isolationsmuster und ein vorläufiges Puffermuster eingeschlossen ist, ein Bilden einer leitfähigen Schicht an dem vorläufigen Puffermuster und dem vorläufigen Kontakt und ein Bilden einer Bitleitungsstruktur, die sich auf dem Isolationsmuster erstreckt, basierend auf einem teilweisen Entfernen der leitfähigen Schicht, des vorläufigen Puffermusters und des vorläufigen Kontakts auf, wobei die Bitleitungsstruktur ein Puffermuster an dem Isolationsmuster, eine leitfähige Leitung an dem Puffermuster und einen Kontakt, der den Übergangsabschnitt und die leitfähige Leitung verbindet, hat, wobei das Puffermuster ein Muster eines thermischen Oxids aufweist.
  • Gemäß einigen beispielhaften Ausführungsformen der erfinderischen Ideen weist eine Bitleitungsstruktur für eine Speichervorrichtung ein Puffermuster, das sich auf angeinem Isolationsmuster, das ein Halbleitersubstrat bedeckt, erstreckt, auf, wobei das Halbleitersubstrat einen Zellentransistor aufweist, und das Puffermuster ein Muster eines thermischen Oxids aufweist. Die Bitleitungsstruktur weist weiterhin eine leitfähige Leitung auf dem Puffermuster, wobei die leitfähige Leitung eine mit dem Puffermuster gemeinsame Breite hat, und einen zylindrischen Kontakt auf, der sich von der leitfähigen Leitung durch das Puffermuster und das Isolationsmuster in das Halbleitersubstrat erstreckt.
  • Gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Ideen kann die Schicht eines thermischen Oxids durch ein Verfahren einer thermischen Oxidation zu Polysilizium an der Isolationsschicht gleichzeitig mit der peripheren Gate-Isolationsschicht gebildet werden. Die Schicht eines thermischen Oxids kann als das Muster eines thermischen Oxids des Puffermusters gebildet werden, um Ätzschäden an dem Substrat und dem BCAT, der unter der Isolationsschicht liegt, bei dem Bitleitungsätzverfahren zu verhindern.
  • Die Dicke der Schicht eines thermischen Oxids kann durch lediglich Ändern der Anfangsdicke des Polysiliziums und der Verfahrensbedingungen des Verfahrens einer thermischen Oxidation zum Bilden der peripheren Gate-Isolationsschicht ohne Weiteres gesteuert werden, so dass das Muster eines thermischen Oxids gesteuert werden kann, um bei dem Bitleitungsätzverfahren eine ausreichende Dicke zum Schützen des Substrats und des BCAT zu haben. Da die Ätzrate des Musters eines thermischen Oxids wesentlich kleiner als dieselbe des leitfähigen Materials des ersten Kontakts, der einen Kontakt mit dem ersten Übergang herstellt, sein kann, kann eine kleine Dicke des Musters eines thermischen Oxids ausreichen, um das Substrat bei dem Bitleitungsätzverfahren zu schützen. Wenn somit das Puffermuster das Muster eines thermischen Oxids aufweisen kann, kann eine Gesamtdicke oder eine Gesamthöhe des Puffermusters reduziert werden, und somit kann das Seitenverhältnis des Leitungsmusters bei dem Bitleitungsätzverfahren reduziert werden, wodurch der Zusammenbruch des Leitungsmusters bei dem Bitleitungsätzverfahren und ein Überbrückungsdefekt der Bitleitungsstruktur verhindert werden.
  • Die Höhe eines leitfähigen Puffermusters bei dem Puffermuster kann zusätzlich ebenfalls reduziert werden, da das Puffermuster das Muster eines thermischen Oxids, das eine gute Ätzbeständigkeit bei dem Bitleitungsätzverfahren hat, aufweisen kann, so dass der Bereich der gegenüberliegenden Fläche zwischen dem leitfähigen Puffermuster und dem oberen Kontakt angrenzend aneinander ausreichend reduziert werden kann. Die parasitäre Kapazität zwischen den benachbarten Bitleitungsstrukturen kann somit reduziert werden, und die Abtastspanne der Bitleitungsstruktur kann verbessert werden, wodurch die Betriebscharakteristiken der Speichervorrichtung verbessert werden.
  • Figurenliste
  • Diese und andere Eigenschaften der erfinderischen Ideen werden durch ein Beschreiben von beispielhaften Ausführungsformen derselben im Detail unter Bezugnahme auf die beigefügten Zeichnungen offensichtlicher werden. Es zeigen:
    • 1 eine Querschnittsansicht, die eine Bitleitungsstruktur für eine Speichervorrichtung gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Ideen darstellt;
    • 2A eine Querschnittsansicht, die eine erste Modifikation der in 1 gezeigten Bitleitungsstruktur darstellt;
    • 2B eine Querschnittsansicht, die eine zweite Modifikation der in 1 gezeigten Bitleitungsstruktur darstellt;
    • 3 eine Draufsicht, die eine Speichervorrichtung gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Ideen darstellt;
    • 4A, 4B, 4C und 4D Querschnittsansichten geschnitten entlang einer Linie A-A', einer Linie B-B', einer Linie C-C' bzw. einer Linie D-D' der in 3 gezeigten Speichervorrichtung; und
    • 5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D, 7A, 7B, 7C, 7D, 8A, 8B, 8C, 8D, 9A, 9B, 9C, 9D, 10A, 10B, 10C, 10D, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 13D, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C und 20D Querschnittsansichten, die Verfahrensschritte für ein Verfahren zum Herstellen der in 3 und 4A bis 4D gezeigten Speichervorrichtung darstellen.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es wird nun auf beispielhafte Ausführungsformen Bezug genommen werden, die in den beigefügten Zeichnungen dargestellt werden, wobei sich gleiche Bezugszeichen überall auf gleiche Komponenten beziehen können.
  • 1 ist eine Querschnittsansicht, die eine Bitleitungsstruktur für eine Speichervorrichtung gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Ideen darstellt.
  • Bezug nehmend auf 1 kann eine Bitleitungsstruktur 90 für eine Speichervorrichtung gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Ideen ein Halbleitersubstrat 10, das ein Isolationsmuster 15 hat, ein linienförmiges Puffermuster 20, das sich auf dem Isolationsmuster 15 in einer speziellen (oder alternativ vorbestimmten) Richtung erstreckt und ein Muster 22 eines thermischen Oxids hat, einen zylindrischen Kontakt 30, der sich durch das Isolationsmuster 15 in das Substrat erstreckt und eine Oberseitenfläche auf dem gleichen Niveau wie eine Oberseitenfläche des Puffermusters 20 hat, und eine leitfähige Leitung 40 auf dem Puffermuster 20 und dem Kontakt 30 aufweisen.
  • Das Halbleitersubstrat 10 kann beispielsweise eine Mehrzahl von aktiven Regionen A, die durch eine Vorrichtungstrennungsschicht 11 definiert sein können, und eine Mehrzahl von leitfähigen Strukturen (nicht gezeigt), die auf den aktiven Regionen A angeordnet sein können, aufweisen. Eine leitfähige Struktur kann Kanäle und Transistoren aufweisen. Die Bitleitungsstruktur 90 kann mit einer Drain-Elektrode des Transistors verbunden sein, und elektrische Signale können über die Bitleitungsstruktur 90 übertragen werden.
  • Das Isolationsmuster 15 kann auf einer gesamten Oberfläche des Substrats angeordnet sein, derart, dass die leitfähigen Strukturen durch das Isolationsmuster 15 bedeckt sein können, und mindestens ein Kontaktloch H kann mit dem Isolationsmuster 15 versehen sein. Bei einigen beispielhaften Ausführungsformen kann das Isolationsmuster 15 eine Doppelschichtstruktur aufweisen, die auf dem Substrat 10 ein Abscheidungsoxidmuster 12 und auf dem Abscheidungsoxidmuster 12 ein Ätzstoppmuster 14 hat.
  • Die leitfähigen Strukturen auf der aktiven Region A können durch das Abscheidungsoxidmuster 12 vor einer äußeren Umgebung geschützt werden, und das Ätzstoppmuster 14 kann ein anschließendes Ätzverfahren zum Bilden von Verdrahtungen stoppen.
  • Das Abscheidungsoxidmuster 12 kann beispielsweise Siliziumoxid aufweisen und kann durch ein Verfahren einer chemischen Abscheidung aus der Gasphase (CVD) bis zu einer Dicke von etwa 4 nm bis etwa 6 nm gebildet werden. Das Ätzstoppmuster 14 kann zusätzlich Siliziumnitrid aufweisen und kann durch ein Verfahren einer chemischen Abscheidung aus der Gasphase (CVD) bis zu einer Dicke von etwa 3 nm bis etwa 4 nm gebildet werden. Das Abscheidungsoxidmuster 12 des Isolationsmusters 15 kann insbesondere durch ein Abscheidungsverfahren gebildet werden, während das Muster 22 eines thermischen Oxids des Puffermusters 20 durch ein Verfahren einer thermischen Oxidation gebildet werden kann. Aus diesem Grund wird auf das Abscheidungsoxidmuster 12 des Isolationsmusters 15 als das Abscheidungsoxidmuster Bezug genommen, und auf das Oxidmuster 22 des Puffermusters 20 wird als das Muster eines thermischen Oxids Bezug genommen.
  • Obwohl einige beispielhafte Ausführungsformen offenbaren, dass das Isolationsmuster 15 die doppelschichtige Struktur, die das Siliziumoxidmuster und das Siliziumnitridmuster hat, hat, können irgendwelche anderen Modifikationen an dem Isolationsmuster 15 gemäß den Erfordernissen und Charakteristiken der Bitleitungsstruktur 90 und einer Halbleitervorrichtung, die die Bitleitungsstruktur 90 hat, zulässig sein. Das Isolationsmuster 15 kann beispielsweise eine Einzelschichtstruktur, die lediglich das Abscheidungsoxidmuster 12 hat, haben.
  • Das Puffermuster 20 kann das Isolationsmuster 15 bei einem anschließenden Ätzverfahren zum Bilden des Kontakts 30 und der leitfähigen Leitung 40 einer Überätzung entziehen, so dass das Substrat 10 ausreichend dem Ätzverfahren zum Bilden des Kontakts 30 und der leitfähigen Leitung 40 entzogen werden kann. Das Puffermuster 20 kann somit eine Dicke und eine Ätzrate haben, die zum Schützen des Substrats 10 bei dem anschließenden Ätzverfahren ausreichend sein können.
  • Da der Kontakt 30 Polysilizium aufweisen kann und die leitfähige Leitung 40 ein leitfähiges Metall aufweisen kann, kann das Puffermuster 20 bei einem anschließenden Ätzverfahren zum Entfernen des Polysiliziums und des leitfähigen Metalls eine ausreichend kleine Ätzrate haben. Das Puffermuster 20 kann eine Einzelschichtstruktur oder eine Mehrschichtstruktur haben.
  • Bei einigen beispielhaften Ausführungsformen kann das Puffermuster 20 eine Mehrschichtstruktur haben, bei der ein Muster 22 eines thermischen Oxids, eine Nitridmuster 24 und ein Polysiliziummuster 26 auf das Isolationsmuster 15 gestapelt sein können.
  • Das Polysiliziummuster 26 kann durch eine Überätzung eines ersten Ätzverfahrens zum Entfernen des leitfähigen Metalls weggeätzt werden. Die leitfähige Metallschicht kann durch das erste Ätzverfahren in die leitfähige Leitung 40 gebildet werden, und eine Polysiliziumschicht unter der leitfähigen Metallschicht kann durch die Überätzung des ersten Ätzverfahrens teilweise entfernt werden. Das heißt, das Polysiliziummuster 26 kann als ein Puffer zum Absorbieren der Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 40 funktionieren. Der Kontakt 30 kann insbesondere ferner Polysilizium aufweisen, und ein oberer Abschnitt des Kontakts 30 kann durch die Überätzung des ersten Ätzverfahrens gleichzeitig mit dem Polysiliziummuster 26 gebildet werden.
  • Das Nitridmuster 24 und das Muster 22 eines thermischen Oxids können gegenüber einem zweiten Ätzverfahren zum Bilden eines unteren Abschnitts des Kontakts 30 ausreichend beständig sein. Das heißt, das Nitridmuster 24 und das Muster 22 eines thermischen Oxids können eine wesentlich kleinere Ätzrate als der untere Abschnitt des Kontakts 30 haben, so dass das Substrat 10 durch das Nitridmuster 24 und das Muster 22 eines thermischen Oxids ausreichend vor dem zweiten Ätzverfahren geschützt werden kann.
  • Das heißt, das Polysiliziummuster 26 kann die Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 40 ausreichend absorbieren, und das Nitridmuster 24 und das Muster 22 eines thermischen Oxids unter dem Polysiliziummuster 26 sowie das Isolationsmuster 15 können vor der Überätzung bei der Bildung der leitfähigen Leitung 40 geschützt werden. Das Nitridmuster 24 und das Muster 22 eines thermischen Oxids können gegenüber dem zweiten Ätzverfahren zum Bilden des unteren Abschnitts des Kontakts 30 ausreichend beständig sein, so dass das Substrat 10 unter dem Nitridmuster 24 und dem Muster 22 eines thermischen Oxids vor dem zweiten Ätzverfahren ausreichend geschützt werden kann.
  • Das Substrat 10 und die leitfähigen Strukturen auf der aktiven Region A des Substrats 10 können daher vor einem Ätzverfahren zum Bilden der Bitleitungsstruktur 90, das das erste und das zweite Ätzverfahren aufweist, durch das Puffermuster 20, das das Polysiliziummuster 26, das Nitridmuster 24 und das Muster 22 eines thermischen Oxids 22 hat, und das Isolationsmuster 15 ausreichend geschützt werden.
  • Das Muster 22 eines thermischen Oxids ist als eine Linie, die sich auf dem Isolationsmuster 15 entlang der speziellen (oder alternativ vorbestimmten) Richtung erstreckt und eine Breite w hat, gebildet, und das Nitridmuster 24 und das Polysiliziummuster 26 sind auf dem Muster 22 eines thermischen Oxids gestapelt und haben die gleiche Breite wie das Muster 22 eines thermischen Oxids.
  • Bei einigen beispielhaften Ausführungsformen kann das Muster 22 eines thermischen Oxids durch ein (basierend auf einem) Verfahren einer thermischen Oxidation aus Polysilizium (z. B. einem Polysiliziummuster) gebildet werden und kann eine größere Dicke als ein Muster eines thermischen Oxids haben, das aus einem einkristallinen Silizium gebildet werden kann. Das Muster 22 eines thermischen Oxids kann insbesondere eine Dicke von etwa 5 nm bis etwa 10 nm haben und kann gleichzeitig zu einer peripheren Gate-Isolationsschicht gebildet werden.
  • Das Nitridmuster 24 kann selektiv mit dem Puffermuster 20 vorgesehen werden. Ein Nitridverfahren kann an dem Muster 22 eines thermischen Oxids selektiv ausgeführt werden, und das Nitridmuster 24 kann an dem Muster 22 eines thermischen Oxids selektiv gebildet werden. Das Nitridmuster 24 kann daher Siliziumoxynitrid aufweisen und eine Dicke von etwa 2 nm bis etwa 3 nm haben.
  • Das Polysiliziummuster 26 kann eine ausreichende Dicke haben, um die Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 40 zu absorbieren. Die Dicke des Polysiliziummusters 26 kann gemäß der Dicke des Nitridmusters 24 und des Musters 22 eines thermischen Oxids variabel sein.
  • Das Polysiliziummuster 26 kann dementsprechend nicht mit dem Puffermuster 20 vorgesehen sein, wenn das Nitridmuster 24 und das Muster 22 eines thermischen Oxids die Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 40 ausreichend absorbieren können und gegenüber dem zweiten Ätzverfahren zum Bilden des Kontakts 30 ausreichend beständig sein können.
  • Bei einigen beispielhaften Ausführungsformen kann das Muster 22 eines thermischen Oxids aus Polysilizium durch ein Verfahren einer thermischen Oxidation zum Bilden der peripheren Gate-Isolationsschicht gebildet werden, so dass die Dicke des Musters 22 eines thermischen Oxids gemäß den Charakteristiken der Halbleitervorrichtungen, die die Bitleitungsstruktur 90 haben, gesteuert werden kann. Wenn somit das Nitridmuster 24 und das Muster 22 eines thermischen Oxids eine ausreichende Dicke gegenüber dem ersten Ätzverfahren und dem zweiten Ätzverfahren haben können, muss das Polysiliziummuster 26 nicht mit dem Puffermuster 20 vorgesehen werden, und eine Gesamthöhe des Puffermusters 20 kann auf eine Höhe wie dieselbe des Polysiliziummusters 26 reduziert werden. Die Reduzierung der Gesamthöhe des Puffermusters 20 kann ein Seitenverhältnis bei den ersten und zweiten Ätzverfahren reduzieren.
  • Da zusätzlich die Dickenvariation des Polysiliziummusters 26 durch die Steuerung der Dicke und Ätzrate des Nitridmusters 24 und des Musters 22 eines thermischen Oxids ohne Weiteres erreichbar sein kann und das Polysiliziummuster 26 elektrisch leitfähig sein kann, kann die parasitäre Kapazität zwischen den benachbarten leitfähigen Leitungen 40 lediglich durch Ändern der Dicke und Ätzrate des Nitridmusters 24 und des Musters 22 eines thermischen Oxids ausreichend reduziert werden, was die Lese- bzw. Abtastspanne der Bitleitungsstruktur 90 vergrößern kann.
  • Bei einigen beispielhaften Ausführungsformen kann das Polysiliziummuster 26 eine Dicke von etwa 2 nm bis etwa 20 nm haben. Wenn beispielsweise das Muster 22 eines thermischen Oxids eine Dicke von etwa 5 nm haben kann, kann die Dicke des Polysiliziummusters 26 zum Reduzieren des Seitenverhältnisses und der parasitären Kapazität der Bitleitungsstruktur 90 maximal auf etwa 4 nm reduziert sein.
  • Der Kontakt 30 kann sich von der leitfähigen Leitung 40 durch das Isolationsmuster 15 in das Substrat 10 erstrecken, und eine Oberseitenfläche des Kontakts 30 kann auf dem gleichen Niveau wie das Puffermusters 20 sein. Der Kontakt 30 kann somit einen oberen Kontakt 34, der mit der leitfähigen Leitung 40 parallel zu dem Polysiliziummuster 26 einen Kontakt herstellt, und einen unteren Kontakt 32, der sich von dem oberen Kontakt 34 zu der aktiven Region A abwärts erstreckt und durch das Isolationsmuster 15 und die Vorrichtungstrennungsschicht 11 eingeschlossen wird, aufweisen.
  • Der obere Kontakt 34 kann durch die Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 40 gebildet werden, und der untere Kontakt 32 kann durch das zweite Ätzverfahren gebildet werden, derart, dass der untere Kontakt 32 mit einer größeren Ätzrate als das Nitridmuster 24 und das Muster 22 eines thermischen Oxids weggeätzt werden kann.
  • Wenn der untere Kontakt 32 in einer Übergangsvertiefung R, die im Detail im Folgenden beschrieben werden wird, durch das Isolationsmuster 15 positioniert sein kann, muss insbesondere das zweite Ätzverfahren bis zu einem Boden der Übergangsvertiefung R durchgeführt werden. Das Nitridmuster 24 und das Muster 22 eines thermischen Oxids können somit eine ausreichende Ätzrate und eine ausreichende Dicke zum Minimieren von Schäden an dem darunter liegenden Isolationsmuster 15 bei dem zweiten Ätzverfahren zu dem Boden der Übergangsvertiefung R haben.
  • Der Kontakt 30 kann leitfähige Materialien, wie zum Beispiel Polysilizium, aufweisen, so dass die elektrischen Signale zwischen der leitfähigen Leitung 40 und der aktiven Region A über den Kontakt 30 übertragen werden können. Der Kontakt 30 kann beispielsweise einen leitfähigen Stopfen bzw. Stecker, der zwischen die leitfähige Leitung 40 und die aktive Region A gebracht ist, aufweisen.
  • Einige der aktiven Regionen A können von einer Oberseitenfläche des Substrats 10 vertieft sein, und die Übergangsvertiefung R kann um die vertiefte aktive Region A herum in einer solchen Konfiguration vorgesehen sein, dass der Vertiefungsübergang R durch die Vorrichtungstrennungsschicht 11 definiert sein kann und mit einem Kontaktloch H des Isolationsmusters 15 in Verbindung gesetzt sein kann. Der untere Kontakt 32 kann sich somit durch die Übergangsvertiefung R und das Kontaktloch H erstrecken, und der obere Kontakt 34 kann zwischen die leitfähige Leitung 40 und den unteren Kontakt 32 gebracht sein. Da die Oberseitenfläche des oberen Kontakts 34 das gleiche Niveau wie das Puffermuster 20 haben kann, kann gemäß der Dicke oder der Höhe des Puffermusters 20 die Dicke oder die Höhe des Kontakts 30 variiert werden.
  • Die Reduzierung des Puffermusters 20 und des Kontakts 30 kann das Seitenverhältnis der ersten und zweiten Ätzverfahren zum Bilden der Bitleitungsstruktur 90 reduzieren, wodurch der Musterzusammenbruch und der Überbrückungsdefekt zwischen den benachbarten Mustern verhindert werden.
  • Die leitfähige Leitung 40 kann auf dem Puffermusters 20 angeordnet sein und mit dem Kontakt 30 über der Übergangsvertiefung R einen Kontakt herstellen. Die leitfähige Leitung 40 kann die gleiche Breite wie das Puffermuster 20 haben.
  • Die leitfähige Leitung 40 kann beispielsweise ein Barrieremuster 42, das mit dem Puffermuster 20 und dem Kontakt 30 einen Kontakt herstellt, ein Metallmuster 44 an dem Barrieremuster 42 und ein Abdeckmuster 46 an dem Metallmuster 44 aufweisen.
  • Das Barrieremuster 42 kann irgendwelche Materialien, die aus Titannitrid (TiN), Tantalnitrid (TaN) und Wolframnitrid (WN) ausgewählt sind, aufweisen, und das Metallmuster 44 kann entweder Titan (Ti), Tantal (Ta) oder Wolfram (W) aufweisen. Das Abdeckmuster 46 kann Siliziumnitrid aufweisen.
  • Die leitfähige Leitung 40, das Puffermuster 20 und der Kontakt 30 können in einem Zellenbereich des Substrats 10 die Bitleitungsstruktur 90 begründen. Bei einigen beispielhaften Ausführungsformen kann die Bitleitungsstruktur 90 auf dem gleichen Niveau wie die periphere Gate-Struktur als eine Gate-Bitleitung (GBL) angeordnet sein und kann mit einer Drain-Elektrode eines Transistors mit einer vergrabenen Kanalanordnung (BCAT), der unter der Oberfläche des Substrats 10 angeordnet sein kann, verbunden sein.
  • Die leitfähige Leitung 40, das Puffermuster 20 und der Kontakt 30 können durch die ersten und zweiten Ätzverfahren als ein einzelnes Leitungsmuster L als die Bitleitungsstruktur 90 nacheinander gebildet werden. Das Leitungsmuster L kann als eine einzelne Bitleitung der Bitleitungsstruktur 90 funktionieren. Das Puffermuster 20 und die leitfähige Leitung 40 können sich in der speziellen (oder alternativ vorbestimmten) Richtung erstrecken, und der Kontakt 30 kann sich von der leitfähigen Leitung 40 durch das Puffermuster 20 und das Isolationsmuster 15 in dem Leitungsmuster L zu der aktiven Region A abwärts erstrecken.
  • Die Höhenreduzierung des Puffermusters 20 kann daher die Höhenreduzierung des Kontakts 30 verursachen, und das Seitenverhältnis des Leitungsmusters L kann proportional zu der Höhenreduzierung des Puffermusters 20 reduziert werden. Das heißt, der Musterzusammenbruch und die Überbrückungsdefekte zwischen den benachbarten Leitungsmustern L können durch die Höhenreduzierung des Puffermusters 20 minimiert werden.
  • Da insbesondere das zweite Ätzverfahren zum Bilden des Kontakts 30 bis zu dem Boden der Übergangsvertiefung R ausgeführt werden kann, kann sich das Seitenverhältnis des Leitungsmusters L bei dem zweiten Ätzverfahren rasch vergrößern, wenn sich die Spaltstrecke zwischen den benachbarten Leitungsmustern gemäß der Verkleinerung und einem hohen Integrationsgrad der Halbleitervorrichtungen verringern kann.
  • Da jedoch die Dicke oder die Höhe des Puffermusters 20 lediglich durch die Änderung der Bedingungen des Verfahrens einer thermischen Oxidation ohne Weiteres gesteuert werden kann, können die Höhe des Puffermusters 20 und des Kontakts 30 proportional zu der Spaltstreckenverringerung zwischen den benachbarten Leitungsmustern L passend reduziert werden. Die Seitenverhältnisvergrößerung des Leitungsmusters L kann somit ausreichend verhindert oder minimiert werden, obwohl sich die Spaltstrecke zwischen den benachbarten Leitungsmustern L verringern kann.
  • Ein Abstandshalter 50 kann auf einer Seitenwand des Leitungsmusters L angeordnet sein, so dass die benachbarten Leitungsmuster L voneinander elektrisch isoliert sein können.
  • Der Abstandshalter 50 kann insbesondere die Seitenwand des unteren Kontakts 32 in dem Kontaktloch H und die Übergangsvertiefung R einschließen, so dass der untere Kontakt 32 von der benachbarten aktiven Region A und einem anderen Kontakt, der mit der benachbarten aktiven Region A verbunden sein kann, elektrisch isoliert sein kann. Die leitfähige Leitung 40, das Puffermuster 20 und der Kontakt 30 können dementsprechend durch den Abstandshalter 50 von einer Umgebung isoliert werden, und die benachbarten Leitungsmuster L können voneinander ausreichend isoliert werden.
  • Wenn die Höhe des Puffermusters 20 reduziert werden kann, kann ferner die Höhe des Polysiliziummusters 26 ebenfalls reduziert werden, und als ein Resultat kann der Bereich der gegenüberliegenden Flächen zwischen den leitfähigen Polysiliziummustern 26 und dem Kontakt 30 reduziert werden. Die parasitäre Kapazität zwischen den benachbarten Leitungsmustern L kann daher aufgrund der Größenreduzierung der gegenüberliegenden Flächen reduziert sein, was die Abtastspanne der Bitleitungsstruktur 90 bedeutsam verbessert.
  • Gemäß der im Vorhergehenden beschriebenen Bitleitungsstruktur 90 können das Muster 22 eines thermischen Oxids und/oder das Nitridmuster 24, deren Ätzrate hinsichtlich der leitfähigen Materialien der leitfähigen Leitung 40 und des Kontakts 30 relativ klein ist, als das Puffermuster 20 vorgesehen sein. Die Höhe des Puffermusters 20 kann somit verglichen mit dem herkömmlichen Puffermuster bedeutsam reduziert werden, bei dem lediglich das Polysiliziummuster vorgesehen sein kann, wodurch die Seitenverhältnisvergrößerung des Leitungsmusters minimiert wird, wenn sich die Spaltstrecke zwischen benachbarten Leitungsmustern verringern kann. Der Musterzusammenbruch und der Überbrückungseffekt können dementsprechend zwischen Bitleitungen bei dem Ätzverfahren zum Bilden der Bitleitungsstruktur 90 ausreichend verhindert werden.
  • Die Höhe des Polysiliziummusters 26 kann, sowie die Höhe des Nitridmusters 24 und des Musters 22 eines thermischen Oxids, zusätzlich ebenfalls reduziert werden, und der Bereich der gegenüberliegenden Flächen zwischen dem Puffermuster 20 und dem Kontakt 30 kann sich zwischen benachbarten Bitleitungen der Bitleitungsstruktur 90 bedeutsam verringern. Die parasitäre Kapazität zwischen den benachbarten Bitleitungen kann sich dementsprechend verringern, und die Abtastspanne der Bitleitungsstruktur 90 kann aufgrund der Höhensteuerung des Puffermusters 20 ausreichend verbessert werden.
  • Obwohl einige beispielhafte Ausführungsformen offenbaren, dass das Puffermuster 20 eine Dreischichtstruktur haben kann, bei der das Muster 22 eines thermischen Oxids, das Nitridmuster 24 und das Polysiliziummuster 26 auf dem Isolationsmuster 15 gestapelt sein können, können das Nitridmuster 24 und das Polysiliziummuster 26 selektiv mit dem Puffermuster 20 vorgesehen sein.
  • 2A ist eine Querschnittsansicht, die eine erste Modifikation der in 1 gezeigten Bitleitungsstruktur darstellt, und 2B ist eine Querschnittsansicht, die eine zweite Modifikation der in 1 gezeigten Bitleitungsstruktur darstellt. In 2A und 2B haben die ersten und zweiten modifizierten Bitleitungsstrukturen 90a und 90b im Wesentlichen die gleichen Konfigurationen und Strukturen wie die in 1 gezeigte Bitleitungsstruktur 90, abgesehen davon, dass das Puffermuster 20 der Bitleitungsstruktur 90 durch ein erstes modifiziertes Puffermuster 20a bzw. ein zweites modifiziertes Puffermusters 20b ersetzt sein kann. Dieselben Bezugsziffern in 2A und 2B bezeichnen somit in 1 die gleichen Elemente, und irgendeine weitere detaillierte Beschreibung über die gleichen Elemente wird im Folgenden weggelassen werden.
  • Bezug nehmend auf 2A und 2B kann die erste modifizierte Bitleitungsstruktur 90a das erste modifizierte Puffermuster 20a, bei dem das Muster 22 eines thermischen Oxids und das Nitridmuster 24 auf dem Isolationsmuster 15 gestapelt sein können, aufweisen, und die zweite modifizierte Bitleitungsstruktur 90b kann das zweite modifizierte Puffermuster 20b, bei dem lediglich das Muster 22 eines thermischen Oxids auf dem Isolationsmuster 15 angeordnet sein kann, aufweisen.
  • Die ersten und zweiten Puffermuster 20a und 20b können somit kein Polysiliziummuster aufweisen, und die leitfähige Leitung 40 kann auf dem Nitridmuster 24 oder dem Muster 22 eines thermischen Oxids angeordnet sein.
  • Die parasitäre Kapazität der ersten und zweiten Bitleitungsstrukturen 90a und 90b kann daher wesentlich mehr reduziert sein als dieselbe der Bitleitungsstruktur 90, und die Abtastspanne der ersten und zweiten Bitleitungsstrukturen 90a und 90b kann verglichen mit der Bitleitungsstruktur 90 ausreichender verbessert sein.
  • Das Muster 22 eines thermischen Oxids und das Nitridmuster 24 können eine ausreichende Dicke oder Höhe zum Absorbieren der Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 40 bei der ersten modifizierten Bitleitungsstruktur 90a haben. Auf die gleiche Weise kann das Muster 22 eines thermischen Oxids eine ausreichende Dicke oder Höhe zum Absorbieren der Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 40 bei der zweiten modifizierten Bitleitungsstruktur 90b haben.
  • Das Muster 22 eines thermischen Oxids bei dem ersten und dem zweiten Puffermuster 20a und 20b kann daher eine größere Dicke als das Muster 22 eines thermischen Oxids bei der Bitleitungsstruktur 90 haben.
  • Die vorhergehenden Bitleitungsstrukturen 90 und die modifizierten Bitleitungsstrukturen 90a und 90b können auf Speichervorrichtungen, die einen Transistor mit einer vergrabenen Kanalanordnung haben (auf die im Folgenden als eine BCAT-Speichervorrichtung Bezug genommen wird), als eine Gate-Bitleitung (GBL) angewendet werden. Die GBL kann mit der BCAT-Speichervorrichtung versehen sein, um den Höhenunterschied zwischen Zellenbereichen und peripheren Bereichen des Substrats zu reduzieren. Die vorhergehenden Bitleitungsstrukturen 90, 90a und 90b können jedoch ferner auf irgendwelche andere Speichervorrichtungen angewendet werden, solange die parasitäre Kapazität und das Seitenverhältnis der Bitleitung bei der Speichervorrichtung reduziert werden muss.
  • 3 ist eine Draufsicht, die eine Speichervorrichtung gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Ideen darstellt, und 4A, 4B und 4C sind Querschnittsansichten, die entlang einer Linie A-A', einer Linie B-B', einer Linie C-C' bzw. einer Linie D-D' der in 3 gezeigten Speichervorrichtung geschnitten wurden.
  • Bezug nehmend auf 3, 4A, 4B, 4C und 4D kann eine Speichervorrichtung 1000 gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Ideen ein Substrat 100, das eine Mehrzahl von aktiven Regionen 102 hat, die durch eine Vorrichtungstrennungsschicht 110 definiert sind, eine Mehrzahl von Transistoren 200 mit einer vergrabenen Kanalanordnung, die jeweils ein vergrabenes Zellen-Gate CG an der aktiven Region 102 unter einer Oberfläche des Substrats 100 und einen Übergangsabschnitt 220 an der aktiven Region 102 angrenzend an und höher als (z. B. mindestens teilweise entfernt von dem Substrat in Bezug auf) das vergrabene Zellen-Gate CG aufweisen, ein Isolationsmuster 300 an dem Substrat 100, derart, dass die Vorrichtungstrennungsschicht 110, der Übergangsabschnitt 220 und die Mehrzahl der Transistoren 200 mit einer vergrabenen Kanalanordnung durch das Isolationsmuster 300 bedeckt sind, eine Bitleitungsstruktur 400 an dem Isolationsmuster 300, ein Isolationszwischenschichtmuster 500, das die Bitleitungsstruktur 400 bedeckt, und eine Ladungsspeicherungsstruktur 600 an dem Isolationszwischenschichtmuster 500 aufweisen. Eine Mehrzahl der vergrabenen Zellen-Gates kann in einer Gate-Leitung WL in einer ersten Richtung I angeordnet sein, und die Bitleitungsstruktur 400 kann sich in einer zweiten Richtung II im Wesentlichen senkrecht zu der ersten Richtung I auf dem Isolationsmuster 300 erstrecken.
  • Das Substrat 100 kann ein Halbleitersubstrat, wie z. B. eine Siliziumscheibe bzw. ein Siliziumwafer, die bzw. der einen Zellenbereich C, in dem eine Mehrzahl der Zellentransistoren zum Speichern von Daten angeordnet sein kann, und einen peripheren Bereich P, in dem eine Mehrzahl von peripheren Transistoren zum Steuern und Ansteuern der Speichervorrichtungen angeordnet sein kann, hat, aufweisen. Bei einigen beispielhaften Ausführungsformen kann die Gate-Struktur des Zellentransistors unter der Oberfläche des Substrats 100 in dem Zellenbereich C angeordnet sein, und die Gate-Struktur des peripheren Transistors kann auf dem Substrat 100 in dem peripheren Bereich P angeordnet sein, so dass der Zellentransistor als ein vergrabener Typ (auf den als ein Transistor mit einer vergrabenen Kanalanordnung (BCAT) Bezug genommen wird) vorgesehen sein kann, und der periphere Transistor als ein Planartyp vorgesehen sein kann.
  • Das Substrat 100 kann in die aktive Region 102, auf der leitfähige Strukturen, wie z. B. eine Gate-Elektrode, angeordnet sein können, und eine Feldregion 104, die die aktive Region 102 definiert, aufgeteilt sein. Die Vorrichtungstrennungsschicht 110 kann auf der Feldregion 104 positioniert sein, und somit können die benachbarten aktiven Regionen 102 durch die Vorrichtungstrennungsschicht 110 voneinander elektrisch getrennt sein.
  • Das Substrat 100 kann beispielsweise auf der Gruppe IV basierende Halbleitermaterialien, wie z. B. Silizium (Si), Germanium (Ge) und Silizium-Germanium (SiGe), und Halbleitermaterialien, die auf Verbindungen der Gruppen III und V basieren, wie z. B. GaP, GaAs und GaSb, aufweisen. Bei einigen beispielhaften Ausführungsformen kann das Substrat 100 ein Siliziumsubstrat, ein Germaniumsubstrat, ein Silizium-Germanium-(SiGe-) Substrat, ein Silizium-auf-Isolator- (SOI-) Substrat und ein Germanium-auf-Isolator- (GOI-) Substrat aufweisen. Die Vorrichtungstrennungsschicht 110 kann entweder Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid aufweisen.
  • Die aktive Region 102 kann mit einem Winkel hinsichtlich der ersten Richtung I oder der zweiten Richtung II schräg sein, und eine Zahl der schrägen aktiven Regionen 102 kann mit den gleichen Intervallen in einem Matrixtyp entlang der ersten und zweiten Richtungen I und II angeordnet sein. Die Anordnung der schrägen aktiven Regionen kann die Zellendichte des Substrats 100 zusammen mit einer ausreichenden Spaltstrecke zwischen benachbarten aktiven Regionen 102 vergrößern.
  • Bei einigen beispielhaften Ausführungsformen kann sich eine Wortleitung WL in der ersten Richtung I erstrecken, und eine Bitleitung BL kann sich in der zweiten Richtung II in der Speichervorrichtung 1000 erstrecken. Da die aktive Region 102 mit einem Winkel hinsichtlich der ersten Richtung I oder der zweiten Richtung II schräg sein kann, kann sich die Wortleitung WL entlang der ersten Richtung I quer zu einer Mehrzahl der aktiven Regionen 102 erstrecken, und die Bitleitung BL kann sich in der zweiten Richtung II quer zu einer Mehrzahl der aktiven Regionen 102 in einer solchen Konfiguration erstrecken, dass ein Paar der Wortleitungen WL und eine einzelne Bitleitung BL eine einzelne aktive Region 102 kreuzen können. Die Bitleitung BL kann quer zu einem Mittelabschnitt der aktiven Region 102 angeordnet sein, und ein Paar der Wortleitungen WL kann quer zu Abschnitten der aktiven Region 102 zwischen dem Mittelabschnitt und beiden Endabschnitten angeordnet sein. Das heißt, ein Paar der Wortleitungen WL und eine einzelne Bitleitung BL können quer zu einer einzelnen aktiven Region 102 in dem Zellenbereich C des Substrats 100 sein. Ein Paar von Einheitszellen kann somit auf einer einzelnen aktiven Region 102 angeordnet sein.
  • Ein Zellen-Gate CG kann in der aktiven Region 102 unter der Oberseitenfläche des Substrats 100 vergraben sein, und ein Übergangsabschnitt 220 kann angrenzend an und höher als das vergrabene Zellen-Gate CG angeordnet sein. Das Zellen-Gate CG und der Übergangsabschnitt 220 können den Einheitstransistor der Speichervorrichtung 1000 begründen. Da das Zellen-Gate CG des Einheitstransistors unter der Oberseitenfläche des Substrats 100 angeordnet sein kann, kann der Einheitstransistor als der Transistor mit einer vergrabenen Kanalanordnung (BCAT) 200 vorgesehen sein.
  • Ein Gate-Graben (nicht gezeigt) kann quer zu der aktiven Region 102 und der Vorrichtungstrennungsschicht 110 in dem Zellenbereich C des Substrats 100 entlang der ersten Richtung I abwechselnd vorgesehen sein, und das Zellen-Gate CG kann durch ein Zellen-Gate-Abdeckmuster 216 in dem Graben vergraben sein. Das Zellen-Gate CG und das Zellen-Gate-Abdeckmuster 216 können somit als eine vergrabene Gate-Struktur 210 vorgesehen sein, die sich als eine Gate-Leitung der Speichervorrichtung 1000 in der ersten Richtung I erstreckt. Das Zellen-Gate CG auf der aktiven Region 102 unter der Oberseitenfläche des Substrats 100 kann als eine Gate-Elektrode des BCAT 200 funktionieren, so dass die Gate-Leitung, die sich in der ersten Richtung I erstreckt, als eine Wortleitung WL der Speichervorrichtung 1000 funktionieren kann.
  • Das Zellen-Gate CG kann beispielsweise eine Zellen-Gate-Isolationsschicht 212 an einem Boden und Seitenoberflächen des Gate-Grabens und eine leitfähige Zellen-Gate-Schicht 214, die auf der Zellen-Gate-Isolationsschicht 212 auf eine solche Weise angeordnet ist, dass ein unterer Abschnitt des Gate-Grabens mit der leitfähigen Zellen-Gate-Schicht 214 gefüllt sein kann, aufweisen.
  • Die leitfähige Zellen-Gate-Schicht 214 kann entweder ein Halbleitermaterial, das mit Dotierstoffen dotiert ist, ein leitfähiges Metallnitrid oder ein leitfähiges Metall aufweisen. Beispiele des leitfähigen Metallnitrids können Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN) etc. aufweisen. Beispiele des leitfähigen Metalls können Ruthenium (Ru), Iridium (Ir), Titan (Ti), Tantal (Ta), Wolfram (W) etc. aufweisen.
  • Die Zellen-Gate-Isolationsschicht 212 kann mindestens irgendein Material aufweisen, das aus einem Oxid, einem Nitrid, einem Oxynitrid und einem dielektrischen Material mit einem hohen k ausgewählt ist. Bei einigen beispielhaften Ausführungsformen kann das dielektrische Material mit einem hohen k ein Isolationsmaterial, das eine Dielektrizitätskonstante, die höher als dieselbe von Nitrid ist, hat, aufweisen. Das dielektrische Material mit einem hohen k kann beispielsweise ein isolierendes Metalloxid, wie z. B. Hafniumoxid und Aluminiumoxid, aufweisen. Die Zellen-Gate-Isolationsschicht kann insbesondere als ein großes ‚U‘ an dem Boden und den Seitenoberflächen des Gate-Grabens geformt sein.
  • Das Zellen-Gate-Abdeckmuster 216 kann das vergrabene Zellen-Gate CG in dem Gate-Graben bedecken, und somit kann das Zellen-Gate CG von der Umgebung durch das Zellen-Gate-Abdeckmuster 216 getrennt sein. Das Zellen-Gate-Abdeckmuster 216 kann insbesondere mit einer solchen Konfiguration in dem Gate-Graben angeordnet sein, dass eine Oberseitenfläche des Zellen-Gate-Abdeckmusters 216 mit einer Oberseitenfläche der Vorrichtungstrennungsschicht 110 koplanar oder im Wesentlichen koplanar sein kann, so dass der Gate-Graben durch das Zellen-Gate CG und das Zellen-Gate-Abdeckmuster 216 aufgefüllt sein kann. Das Zellen-Gate CG und das Zellen-Gate-Abdeckmuster 216 können als die vergrabene Gate-Struktur 210, die sich in der ersten Richtung I in dem Gate-Graben erstreckt, vorgesehen sein. Das Zellen-Gate-Abdeckmuster 216 kann ein Isolationsmaterial, wie z. B. ein Oxid, ein Nitrid und ein Oxynitrid, aufweisen.
  • Die aktive Region 102 kann durch die vergrabene Gate-Struktur 210 getrennt sein, und Störstellen können in Teilen der aktiven Region 102 implantiert sein, wodurch der Übergangsabschnitt 220 an der aktiven Region 102 angrenzend an die vergrabene Gate-Struktur 210 geliefert wird. Da ein Paar der Gate-Leitungen quer zu einer einzelnen aktiven Region 102 angeordnet sein kann, kann der Übergangsabschnitt 220 in einen ersten Übergang 222, der bei einem Mittlabschnitt der aktiven Region 102 positioniert sein kann, und ein Paar von zweiten Übergängen 224, die an beiden Endabschnitten der aktiven Region 102 positioniert sein können, klassifiziert werden.
  • Ein oberer Abschnitt des ersten Übergangs 222 kann insbesondere unter eine Oberseitenfläche des Zellen-Gate-Abdeckmusters 216 vertieft sein, während Oberseitenflächen der zweiten Übergänge 224 das gleiche Niveau wie dasselbe des Zellen-Gate-Abdeckmusters 216 haben können. Der erste Übergang 222 kann somit als ein unterer Übergang, dessen Oberseitenfläche niedriger als („nahe zu dem Substrat 100 in Bezug auf“) das Zellen-Gate-Abdeckmuster 216 oder die Vorrichtungstrennungsschicht 110 sein kann, vorgesehen sein, und der zweite Übergang 224 kann als („möglicherweise“) ein höherer Übergang vorgesehen sein, dessen Oberseitenfläche höher als der („entfernt von dem Substrat 100 in Bezug auf den“) untere Übergang sein kann und mit einer Oberseitenfläche der Vorrichtungstrennungsschicht 110, wie es beispielsweise mindestens in 4D gezeigt ist, koplanar oder im Wesentlichen koplanar sein kann.
  • Der Übergangsabschnitt 220 kann als eine Source-Elektrode und eine Drain-Elektrode des BCAT 200 funktionieren. Die Störstellen des Übergangsabschnitts 220 können Bor (B) oder Phosphor (P) aufweisen. Bei einigen beispielhaften Ausführungsformen kann eine Bodenoberfläche des Übergangsabschnitts 220 niedriger als eine Oberseitenfläche der Zellen-Gate-Isolationsschicht 212 sein.
  • Bei einigen beispielhaften Ausführungsformen kann der erste Übergang 222 als eine gemeinsame Drain-Elektrode funktionieren, und die zweiten Übergänge 224 können als Source-Elektroden bei der Speichervorrichtung 1000 funktionieren. Der erste Übergang 222 kann jedoch als eine gemeinsame Source-Elektrode funktionieren, und die zweiten Übergänge 224 können als Drain-Elektroden gemäß den Charakteristiken und Erfordernissen der Speichervorrichtung 1000 funktionieren.
  • Das vergrabene Zellen-Gate-CG unter der Oberseitenfläche des Substrats 100 und der Übergangsabschnitt 220 angrenzend an und höher als das vergrabene Zellen-Gate CG können dementsprechend den BCAT 200 begründen, und ein Paar der BCATs 200 kann auf einer einzelnen aktiven Region 102 angeordnet sein. Da eine Mehrzahl der aktiven Regionen 102 auf dem Substrat 100 in der Zellenregion C des Substrats 100 angeordnet sein kann, kann eine Mehrzahl der BCATs auf dem Substrat 100 als die Zellentransistoren der Speichervorrichtung 1000 angeordnet sein.
  • Ein peripherer Transistor 800 kann auf dem peripheren Bereich P des Substrats 100 angeordnet sein und kann ein peripheres Gate PG und ein peripheres Gate-Abdeckmuster 860 aufweisen.
  • Das periphere Gate PG kann eine periphere Gate-Isolationsschicht 810, eine periphere Härtungsschicht 820, eine erste periphere leitfähige Gate-Schicht 830, eine Barriereschicht 840 und eine zweite periphere leitfähige Gate-Schicht 850 aufweisen.
  • Die periphere Gate-Isolationsschicht 810, die periphere Härtungsschicht 820 und die erste periphere leitfähige Gate-Schicht 830 können im Wesentlichen die gleichen Zusammensetzungen wie das Puffermuster 410, das im Detail im Folgenden beschrieben werden wird, haben, und die Barriereschicht 840 und die zweite periphere leitfähige Gate-Schicht 850 können im Wesentlichen die gleichen Zusammensetzungen wie die leitfähige Leitung 430, die ebenfalls im Detail im Folgenden beschrieben werden wird, haben.
  • Die periphere Gate-Isolationsschicht 810 kann beispielsweise ein thermisches Oxid aufweisen, und die periphere Härtungsschicht 820 kann ein Nitrid aufweisen. Die erste periphere leitfähige Gate-Schicht 830 kann Polysilizium aufweisen. Die Barriereschicht 840 und die zweite periphere leitfähige Gate-Schicht 850 können ferner ein Metallnitrid bzw. ein leitfähiges Metall aufweisen.
  • Die Zusammensetzungen des peripheren Transistors 800 können gemäß der Zusammensetzungsänderung der Bitleitungsstruktur 400 variiert sein.
  • Obwohl es in den Zeichnungen nicht gezeigt ist, können Störstellen in die aktive Region 102 des peripheren Bereichs P angrenzend an das periphere Gate PG implantiert sein, und Source- und Drain-Elektroden S und D für den peripheren Transistor 800 können in dem peripheren Bereich P des Substrats vorgesehen sein. Das heißt, das periphere Gate PG und die peripheren Source- und Drain-Elektroden S und D können den peripheren Transistor 800 in dem peripheren Bereich P des Substrats 100 begründen. Der periphere Transistor 800 kann durch ein peripheres Isolationsmuster 900 bedeckt sein, so dass der periphere Transistor 800 durch das periphere Isolationsmuster 900 von der Umgebung getrennt werden kann.
  • Das Isolationsmuster 300 kann auf der Oberseitenfläche des Substrats 100 einschließlich des BCAT 200 angeordnet sein, so dass der Übergangsabschnitt 220, die Vorrichtungstrennungsschicht 110 und das Zellen-Gate-Abdeckmuster 216 durch das Isolationsmuster 300 bedeckt sein können. Der BCAT-Transistor 200 in dem Zellenbereich C kann durch das Isolationsmuster 300 vor einer Umgebung geschützt sein. Das Isolationsmuster 300 kann insbesondere eine ausreichende Dicke zum Verhindern von Ätzschäden an dem BCAT 200 bei einem anschließenden Ätzverfahren zum Bilden der Bitleitungsstruktur 400 haben.
  • Das Isolationsmuster 300 kann eine Einzelschichtstruktur oder eine Mehrschichtstruktur haben. Bei einigen beispielhaften Ausführungsformen kann das Isolationsmuster 300 eine Doppelschichtstruktur haben, die ein Basisoxidmuster 310 an dem Substrat 100 und ein Ätzstoppmuster 320 an dem Basisoxidmuster 310 hat. Das Basisoxidmuster 310 kann Siliziumoxid aufweisen, das auf der Oberfläche des Substrats 100 abgeschieden sein kann, und das Ätzstoppmuster 320 kann Siliziumnitrid aufweisen.
  • Verschiedene Ätzverfahren können nach der Bildung des Isolationsmusters 300 durchgeführt werden. In einem solchen Fall kann das Isolationsmuster 300 das Substrat 100 und den BCAT 200 gegen die anschließenden Ätzverfahren schützen. Wenn insbesondere das Puffermuster 410 gegenüber dem Ätzverfahren zum Bilden der leitfähigen Leitung 430 und des ersten Kontakts 420 möglicherweise nicht ausreichend beständig ist, kann das Isolationsmuster 300 als ein ergänzendes Puffermuster gegen das Ätzverfahren funktionieren. Das Substrat 100 und der BCAT 200, die unter dem Isolationsmuster 300 liegen, können somit vor den anschließenden Ätzverfahren ausreichend geschützt werden.
  • Die Bitleitungsstruktur 400 kann auf dem Isolationsmuster 300 mit einer solchen Konfiguration angeordnet sein, dass sich die Bitleitungsstruktur 400 in der zweiten Richtung II erstrecken kann.
  • Die Bitleitungsstruktur 400 kann beispielsweise ein linienförmiges Puffermuster 410, das sich auf dem Isolationsmuster 300 in der zweiten Richtung II erstreckt und ein Muster 412 eines thermischen Oxids hat, eine leitfähige Leitung 430, die auf dem Puffermuster 410 angeordnet ist, und einen ersten Kontakt 420, der sich von der leitfähigen Leitung 430 durch das Puffermuster 410 und das Isolationsmuster 300 zu dem Übergangsabschnitt 220 erstreckt, aufweisen. Bei einigen beispielhaften Ausführungsformen kann der erste Übergang 222 in den unteren Übergang vertieft sein, und der erste Kontakt 420 kann sich von der leitfähigen Leitung 430 zu dem unteren Übergang erstrecken. Ein Bitleitungsabstandshalter 440 kann auf Seitenoberflächen des linienförmigen Puffermusters 410, der leitfähigen Leitung 430 und des ersten Kontakts 420 angeordnet sein, so dass die Bitleitungsstruktur 400 von einer benachbarten Bitleitungsstruktur und einem zweiten Kontakt 610 elektrisch isoliert werden kann.
  • Das Puffermuster 410 kann als eine Linie geformt sein, die entlang der ersten Richtung I eine Breite hat und sich in der zweiten Richtung II erstreckt. Die leitfähige Leitung 430 kann auf dem Puffermuster 410 angeordnet sein und kann als eine Linie, die die gleiche Breite wie das Puffermuster 410 hat, geformt sein und sich in der zweiten Richtung II erstrecken. Wie in mindestens 4D gezeigt ist, kann beispielsweise der erste Kontakt 420 als ein Zylinder geformt sein (z. B. „kann eine zylindrische Form haben“) und kann sich von der leitfähigen Leitung 430 abwärts zu dem unteren Übergang 222 erstrecken.
  • Die leitfähige Leitung 430, das Puffermuster 410 und der erste Kontakt 420 können durch hintereinander liegende Ätzverfahren aufeinanderfolgend gebildet werden, und das Puffermuster 410 kann die Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 430 absorbieren und kann gegenüber dem zweiten Ätzverfahren zum Bilden des ersten Kontakts 420 ausreichend beständig sein.
  • Das Substrat 100 und der BCAT 200 können daher gegenüber den ersten und zweiten Ätzverfahren zum Bilden der leitfähigen Leitung 430 und des ersten Kontakts 420 ausreichend geschützt sein.
  • Die Bitleitungsstruktur 400 kann im Wesentlichen die gleichen Strukturen wie die Bitleitungsstruktur 90 haben, wie sie im Detail unter Bezugnahme auf 1 beschrieben wurde.
  • Das Puffermuster 410 kann somit ein Muster 412 eines thermischen Oxids, ein Härtungsmuster 414 und ein leitfähiges Puffermuster 416 aufweisen. Das Muster 412 eines thermischen Oxids kann gleichzeitig zu der peripheren Gate-Isolationsschicht 810 durch ein Verfahren einer thermischen Oxidation gebildet werden. Wie im Vorhergehenden unter Bezugnahme auf das Muster 22 eines thermischen Oxids beschrieben wurde, kann beispielsweise das Muster 412 eines thermischen Oxids Siliziumoxid aufweisen, das basierend auf einem Verfahren einer thermischen Oxidation aus einem Polysiliziummuster geliefert wird.
  • Obwohl die periphere Gate-Isolationsschicht 810 aus einem einkristallinen Silizium gebildet werden kann, da das Substrat 100 einkristallines Silizium aufweisen kann, kann das Muster 412 eines thermischen Oxids durch das Verfahren einer thermischen Oxidation aus Polysilizium gebildet werden. Das Muster 412 eines thermischen Oxids kann somit eine größere Dicke als die periphere Gate-Isolationsschicht 810 haben.
  • Die periphere Gate-Isolationsschicht 810 kann beispielsweise eine Dicke von etwa 5 nm bis etwa 7 nm haben, und das Muster 412 eines thermischen Oxids kann eine Dicke von etwa 5 nm bis etwa 10 nm haben.
  • Wie mindestens in 4A gezeigt ist, kann sich das Härtungsmuster 414 auf dem Muster 412 eines thermischen Oxids befinden. Das Härtungsmuster 414 kann zusammen mit der peripheren Härtungsschicht 820 durch dasselbe Verfahren gebildet werden. Das Härtungsmuster 414 kann beispielsweise Siliziumoxynitrid (SiON) aufweisen, das durch ein Nitrierverfahren an einem Oxidmuster bis zu einer Dicke von etwa 2 nm bis etwa 3 nm gebildet werden kann.
  • Wenn das Nitrierverfahren an der peripheren Gate-Isolationsschicht 810 zum Härten von Siliziumoxid der peripheren Gate-Isolationsschicht 810 in dem peripheren Bereich P durchgeführt werden kann, kann das Muster 412 eines thermischen Oxids durch dasselbe Nitrierverfahren in dem Zellenbereich C ebenfalls nitrifiziert werden. Wenn möglicherweise kein peripheres Härtungsmuster für das periphere Gate PG bei dem peripheren Bereich P erforderlich ist, kann somit das Härtungsmuster 414 ebenfalls in dem Puffermuster 410 weggelassen sein. Das Härtungsmuster 414 kann beispielsweise ein Siliziumoxynitridmuster aufweisen, das eine Dicke von etwa 2 nm bis etwa 3 nm hat.
  • Obwohl mindestens 4A darstellt, dass eine Oberseitenfläche des ersten Kontakts 420 oberhalb der (z. B. entfernt von dem Substrat 100 in Bezug auf die) Oberseitenfläche des Härtungsmusters 414 ist, versteht es sich von selbst, dass bei einigen beispielshaften Ausführungsformen die Oberseitenfläche des Härtungsmusters 414 mit der Oberseitenfläche des ersten Kontakts 420 koplanar oder im Wesentlichen koplanar (z. B. koplanar innerhalb von Herstellungstoleranzen und/oder Materialtoleranzen) sein kann.
  • Das leitfähige Puffermuster 416 kann durch eine Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 430 gebildet werden. Das heißt, die Überätzung des ersten Ätzverfahrens kann in einer leitfähigen Pufferschicht (nicht gezeigt) absorbiert werden, und die leitfähige Pufferschicht kann durch die Überätzung des ersten Ätzverfahrens als das leitfähige Puffermuster 416 gebildet werden. Bei einigen beispielhaften Ausführungsformen kann das leitfähige Puffermuster 416 Polysilizium aufweisen und kann eine variable Dicke haben, die durch die Dicke des Härtungsmusters 414 geändert werden kann.
  • Das leitfähige Puffermuster 416 kann die Überätzung des ersten Ätzverfahrens zum Bilden der leitfähigen Leitung 430 absorbieren, und das Muster 412 eines thermischen Oxids und das Härtungsmuster 414 können gegenüber dem zweiten Ätzverfahren zum Bilden des ersten Kontakts 420 ausreichend beständig sein. Wenn somit das Muster 412 eines thermischen Oxids und das Härtungsmuster 414 die Überätzung des ersten Ätzverfahrens ausreichend absorbieren können und gegenüber dem zweiten Ätzverfahren ausreichend beständig sein können, muss das leitfähige Puffermuster 416 nicht mit dem Puffermuster 410 vorgesehen sein, und somit können lediglich das Muster 412 eines thermischen Oxids und das Härtungsmuster 414 das Puffermuster 410 begründen. In einem solchen Fall kann aufgrund der Höhenreduzierung des leitfähigen Puffermusters 416 eine Gesamtdicke oder eine Gesamthöhe des Puffermusters 410 reduziert werden, wodurch das Seitenverhältnis bei dem ersten und zweiten Ätzverfahren reduziert wird.
  • Die Höhenreduzierung des leitfähigen Puffermusters 416 kann zusätzlich ausreichend die parasitäre Kapazität zwischen benachbarten Bitleitungsstrukturen 400 reduzieren und kann die Abtastspanne der Bitleitungsstruktur 400 verbessern. Sowohl das Seitenverhältnis als auch die parasitäre Kapazität der Bitleitungsstruktur 400 können daher lediglich durch die Dicken- oder die Höhenreduzierung des leitfähigen Puffermusters 416 reduziert werden.
  • Bei einigen beispielhaften Ausführungsformen kann das leitfähige Puffermuster 416 eine Dicke von etwa 2 nm bis etwa 20 nm haben. Wenn beispielsweise das Muster 412 eines thermischen Oxids eine Dicke von etwa 5 nm haben kann, kann die Dicke des leitfähigen Puffermusters 416 maximal auf etwa 4 nm reduziert sein.
  • Wenn die Begriffe „etwa“, „annähernd“ oder „im Wesentlichen“ in dieser Beschreibung in Verbindung mit einem numerischen Wert verwendet werden, ist es beabsichtigt, dass der zugeordnete numerische Wert eine Toleranz von etwa ±10% um den erwähnten numerischen Wert herum umfasst. Wenn Bereiche spezifiziert sind, weist der Bereich alle Werte dazwischen, wie z. B. Inkremente von 0,1 %, auf.
  • Der erste Kontakt 420 kann sich von dem ersten Übergang 222 über ein erstes Kontaktloch H1 des Isolationsmusters 300 zu der leitfähigen Leitung 430 erstrecken. Da die leitfähige Leitung 430 auf dem Puffermuster 410 angeordnet sein kann, wie es in mindestens 4A gezeigt ist, kann die Oberseitenfläche des ersten Kontakts 420 das gleiche Niveau wie die die Oberseitenfläche des Puffermusters 410 (z. B. die Oberseitenfläche des leitfähigen Puffermusters) haben (kann z. B. koplanar oder im Wesentlichen koplanar damit sein). Der erste Kontakt 420 kann leitfähige Materialien aufweisen und kann als ein Kontaktstopfen zum elektrischen Verbinden des ersten Übergangs 222 und der leitfähigen Leitung 430 funktionieren. Der erste Kontakt 420 und mindestens das leitfähige Puffermuster 416 des Puffermusters 410 können ein gemeinsames leitfähiges Material aufweisen.
  • Da der erste Übergang 222 als die gemeinsame Drain-Elektrode der Speichervorrichtung 1000 vorgesehen sein kann, kann die leitfähige Leitung 430 als eine Bitleitung BL der Speichervorrichtung 1000 funktionieren. Die Bitleitungsstruktur 400 kann insbesondere zusammen mit dem peripheren Transistor 800 in dem peripheren Bereich P des Substrats 100 in dem Zellbereich C gebildet werden, so dass die Bitleitungsstruktur 400 als eine Gate-Bit-Leitung GBL vorgesehen sein kann.
  • Der erste Kontakt 420 kann mindestens ein Material, das aus einem Halbleitermaterial, wie z. B. Polysilizium, einer Verbindung eines Metalls und eines Halbleitermaterials, wie z. B. Wolframsilicid (WSi), einem leitfähigen Metallnitrid, wie z. B. Titannitrid (TiN), Tantalnitrid (TaN) und Wolframnitrid (WN), und einem leitfähigen Metall, wie z. B. Titan (Ti), Tantal (Ta) und Wolfram (W), ausgewählt ist, aufweisen.
  • Das Puffermuster 410, der erste Kontakt 420 und die leitfähige Leitung 430 können durch ein Bitleitungsätzverfahren, das das erste Ätzverfahren und das zweite Ätzverfahren aufweist, hintereinander gebildet werden. Wenn somit ein unterer Abschnitt des ersten Kontakts 420 in dem ersten Kontaktloch H1 und der Übergangsvertiefung R durch das zweite Ätzverfahren gebildet werden kann, kann die Ätzrate des Puffermusters 410 wesentlich kleiner als dieselbe der Materialien des ersten Kontakts 420 bei dem zweiten Ätzverfahren sein, und somit können das Substrat 100 und der BCAT 200 um die Übergangsvertiefung R herum ausreichend vor dem zweiten Ätzverfahren durch das Puffermuster 410 geschützt werden.
  • Der erste Kontakt 420 kann somit ein Material aufweisen, dessen Ätzrate größer als dieselbe des Puffermusters 410 bei dem zweiten Ätzverfahren sein kann. Bei einigen beispielhaften Ausführungsformen kann der erste Kontakt 420 das Zweifache oder Dreifache der Ätzrate des Puffermusters 410 bei dem zweiten Ätzverfahren haben. Der erste Kontakt 420 kann beispielsweise wie das leitfähige Puffermuster 416 des Puffermusters 410 Polysilizium aufweisen.
  • Wenn die relative Ätzrate zwischen dem ersten Kontakt 420 und dem Puffermuster 410 bei dem zweiten Ätzverfahren einheitlich sein kann, kann die Dicke des Puffermusters 410 gemäß der Tiefe des ersten Kontaktlochs H1 und der Tiefe der Übergangsvertiefung R variiert sein. Das heißt, wenn das erste Kontaktloch H1 und die Übergangsvertiefung R eine relativ kleine Tiefe haben können, kann eine kleine Höhe oder eine kleine Dicke des Puffermusters 410 zum Schützen des darunter liegenden Substrats 100 und des BCAT 200 bei dem zweiten Ätzverfahren ausreichend sein. Wenn jedoch das erste Kontaktloch H1 und die Übergangsvertiefung R eine relativ große Tiefe haben können, kann eine große Höhe oder große Dicke des Puffermusters 410 zum Schützen des darunter liegenden Substrats 100 und des BCAT 200 bei dem zweiten Ätzverfahren erforderlich sein.
  • Das Muster 412 eines thermischen Oxids kann durch das Verfahren einer thermischen Oxidation aus Polysilizium gebildet werden, wenn die periphere Gate-Isolationsschicht 810 in dem peripheren Bereich P des Substrats 100 durch das gleiche Verfahren einer thermischen Oxidation gebildet werden kann. Die Dicke des Musters 412 eines thermischen Oxids kann somit ohne Weiteres durch Ändern der Verfahrensbedingungen des Verfahrens einer thermischen Oxidation gesteuert werden, was die Dicken- oder die Höhensteuerung des Puffermusters 410 vereinfachen kann. Das Härtungsmuster 414 kann zusätzlich durch das Nitrierverfahren an dem Muster 412 eines thermischen Oxids selektiv gebildet werden, und die Dicke des Härtungsmusters 414 kann durch lediglich Ändern der Verfahrensbedingungen des Nitrierverfahrens gesteuert werden. Wenn somit eine Gesamthöhe des Musters 412 eines thermischen Oxids und des Härtungsmusters 414 zum Schützen des darunter liegenden Substrats 100 und des BCAT 200 bei dem zweiten Ätzverfahren ausreichend sein kann, ist möglicherweise das leitfähige Puffermuster 416 für das Puffermuster 410 nicht erforderlich.
  • In einem solchen Fall kann das Puffermuster 410 im Wesentlichen die gleichen Strukturen und Konfigurationen des ersten modifizierten Puffermusters 20a, das in 2A gezeigt ist, und des zweiten modifizierten Puffermusters 20b, das in 2B gezeigt ist, haben. Das heißt, das Puffermuster 410 kann das Muster 412 eines thermischen Oxids und das Härtungsmuster 414 ohne das leitfähige Puffermuster 416 aufweisen oder kann lediglich das Muster 412 eines thermischen Oxids ohne das Härtungsmuster 414 und das leitfähige Puffermuster 416 aufweisen. Obwohl es in den Zeichnungen nicht gezeigt ist, kann das Puffermuster 410 das Muster 412 eines thermischen Oxids und das leitfähige Puffermuster 416 ohne das Härtungsmuster 414 aufweisen.
  • Da das leitfähige Puffermuster 416 das gleiche Material wie der erste Kontakt 420 aufweisen kann und die Ätzrate des Musters 412 eines thermischen Oxids wesentlich kleiner als dieselbe des ersten Kontakts 420 bei einem Ätzverfahren sein kann, kann die Höhe des leitfähigen Puffermusters 416 bei dem Puffermuster 410 reduziert werden. Da zusätzlich die Oberseitenfläche des Puffermusters 410 auf dem gleichen Niveau wie die Oberseitenfläche des ersten Kontakts 420 sein kann, kann die Höhenreduzierung des Puffermusters 410 die Höhenreduzierung des ersten Kontakts 420 verursachen.
  • Eine Gesamthöhe der Bitleitungsstruktur 400 kann dementsprechend durch die Höhenreduzierung des Puffermusters 410 bedeutsam reduziert werden, wodurch das Seitenverhältnis bei einem Bitleitungsätzverfahren verringert wird. Die parasitäre Kapazität zwischen benachbarten Bitleitungsstrukturen 400 kann zusätzlich ebenfalls durch die Höhenreduzierung des leitfähigen Puffermusters 416 reduziert werden, wodurch die Abtastspanne der Bitleitungsstruktur 400 vergrößert wird.
  • Der leitfähige Film 430 kann ein Barrieremuster 432, ein leitfähiges Metallmuster 434 und ein Bitleitungsabdeckmuster 436, die auf dem Puffermuster 410 aufeinanderfolgend gestapelt sein können, aufweisen. Das Barrieremuster 432 kann mit dem Puffermuster 410 und dem ersten Kontakt 420 einen Kontakt herstellen, und das leitfähige Metallmuster 434 kann auf dem Barrieremuster 432 angeordnet sein. Das Bitleitungsabdeckmuster 436 kann in einer solchen Konfiguration auf dem leitfähigen Metallmuster 434 angeordnet sein, so dass das leitfähige Metallmuster 434 durch das Bitleitungsabdeckmuster 436 bedeckt sein kann. Das leitfähige Metallmuster 434 kann somit durch das Bitleitungsabdeckmuster 436 vor einer Umgebung geschützt werden.
  • Die leitfähige Leitung 430 kann die gleiche Breite wie das Puffermuster 410 und der erste Kontakt 420 haben und kann als eine Leitung, die sich in der zweiten Richtung II erstreckt, geformt sein. Ein Bitleitungsabstandhalter 440 kann auf den Seitenoberflächen des Puffermusters 410, des ersten Kontakts 420 und der leitfähigen Leitung 430 entlang der zweiten Richtung II angeordnet sein.
  • Die leitfähige Leitung 430 und der Bitleitungsabstandhalter 440 können im Wesentlichen die gleichen Strukturen wie die leitfähige Leitung 40 und der Abstandshalter 50 der in 1 gezeigten Bitleitungsstruktur 90 haben. Eine jegliche weitere detaillierte Beschreibung über die leitfähige Leitung 430 und den Bitleitungsabstandshalter 440 wird somit weggelassen werden.
  • Das Isolationszwischenschichtmuster 500 kann auf einer gesamten Oberfläche des Substrats 100, das die Bitleitungsstruktur 400 und den peripheren Transistor 800 hat, in einer solchen Konfiguration angeordnet sein, dass die Bitleitungsstruktur 400 und der periphere Transistor 800 durch das Isolationszwischenschichtmuster 500 bedeckt sein können. Die Bitleitungsstruktur 400 und der periphere Transistor 800 können somit durch das Isolationszwischenschichtmuster 500 von einer Umgebung getrennt sein.
  • Das Isolationszwischenschichtmuster 500 kann beispielsweise entweder ein Oxid, ein Nitrid oder ein Oxynitrid aufweisen, und eine Oberseitenfläche des Isolationszwischenschichtmusters 500 kann zum Bilden der Ladungsspeicherungsstruktur 600 bei einem anschließenden Verfahren planarisiert werden.
  • Die Ladungsspeicherungsstruktur 600 kann auf dem Isolationszwischenschichtmuster 500 angeordnet sein. Die Ladungsspeicherungsstruktur 600 kann beispielsweise einen zweiten Kontakt 610, der sich durch das Isolationszwischenschichtmuster 500 zu dem BCAT 200 erstreckt, und einen Ladungshalter 620, der auf dem Isolationszwischenschichtmuster 500 angeordnet ist und mit dem zweiten Kontakt 610 einen Kontakt herstellt, aufweisen.
  • Das Isolationszwischenschichtmuster 500 kann durch ein selbstjustierendes Ätzverfahren unter Verwendung des Bitleitungsabstandshalters 440 als eine Ätzmaske auf eine solche Weise zwischen benachbarten Bitleitungsstrukturen 400 teilweise entfernt werden, dass der zweite Übergang 224 zwischen den benachbarten Bitleitungsstrukturen 400 freigelegt werden kann, wodurch ein zweites Kontaktloch H2 gebildet wird, durch das der zweite Übergang 224 freigelegt werden kann. Leitfähige Materialien können dann in das zweite Kontaktloch H2 gefüllt werden, wodurch der zweite Kontakt 610, der mit dem zweiten Übergang 224 einen Kontakt herstellt, gebildet wird.
  • Bei einigen beispielhaften Ausführungsformen kann der zweite Kontakt 610 als ein vergrabener Kontakt vorgesehen sein, der mit der Source-Elektrode des BCAT 200 und dem Ladungshalter 620 auf dem Isolationszwischenschichtmuster 500 verbunden sein kann.
  • Da das zweite Kontaktloch H2 unter Verwendung des Bitleitungsabstandshalters 440 als eine Ätzmaske durch das selbstjustierende Ätzverfahren gebildet werden kann, kann sich die Ausrichtungsspanne für den zweiten Kontakt 610 auf einen gesamten Bereich zwischen den benachbarten Bitleitungsabstandshaltern 440 ausreichend vergrößern. In einem solchen Fall kann der zweite Kontakt 610 mit dem Bitleitungsabstandshalter 440 eine Kontakt herstellen und die Kontaktgenauigkeit zwischen dem zweiten Kontakt 610 und dem zweiten Übergang 224 kann sich in dem zweiten Kontaktloch H2 vergrößern.
  • Der zweite Kontakt 610 kann mindestens ein Material, das aus einem Halbleitermaterial, wie z. B. Polysilizium, einer Verbindung aus einem Metall und einem Halbleitermaterial, wie z. B. Wolframsilicid (WSi), einem leitfähigen Metallnitrid, wie z. B. Titannitrid (TiN), Tantalnitrid (TaN) und Wolframnitrid (WN), und einem leitfähigen Metall, wie z. B. Titan (Ti), Tantal (Ta) und Wolfram (W), ausgewählt ist, aufweisen. Der zweite Kontakt 610 kann die gleichen Materialien wie der erste Kontakt 420 aufweisen.
  • Der Ladungshalter 620 kann auf dem Isolationszwischenschichtmuster 500 angeordnet sein und mit dem zweiten Kontakt 610 einen Kontakt herstellen.
  • Verschiedene Ladungshalter 620 können mit der Speichervorrichtung 1000 gemäß den Charakteristiken und Erfordernissen der Speichervorrichtung 1000 vorgesehen werden.
  • Der Ladungshalter 620 kann beispielsweise einen Kondensator, der eine zylindrische untere Elektrode 622, die mit dem zweiten Kontakt 610 einen Kontakt herstellt, eine dielektrische Schicht (nicht gezeigt), die eine Oberfläche der unteren Elektrode 622 entlang eines Oberflächenprofils der unteren Elektrode 622 bedeckt, und eine obere Elektrode (nicht gezeigt), die die dielektrische Schicht bedeckt, hat, aufweisen.
  • Die untere Elektrode 622 und die obere Elektrode können entweder ein Halbleitermaterial, das mit Dotierstoffen dotiert ist, ein leitfähiges Metallnitrid oder ein leitfähiges Metall aufweisen. Beispiele des leitfähigen Metallnitrids können Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN) etc. aufweisen. Beispiele des leitfähigen Metalls können Ruthenium (Ru), Iridium (Ir), Titan (Ti), Tantal (Ta), Wolfram (W) etc. aufweisen. Die dielektrische Schicht kann mindestens entweder ein Oxid, ein Nitrid, ein Oxynitrid oder ein Material mit einem hohen k aufweisen.
  • Obwohl es in den Zeichnungen nicht gezeigt ist, kann der Ladungshalter 620 eine Struktur eines variablen Widerstands, die eine untere Elektrode (nicht gezeigt), einen variablen Widerstand (nicht gezeigt) und eine obere Elektrode (nicht gezeigt) hat, aufweisen.
  • Der variable Widerstand kann ein phasenänderbares Material, wie z. B. ein Chalkogenid, aufweisen, und die unteren und oberen Elektroden können ein leitfähiges Material aufweisen. Entweder die untere oder die obere Elektrode kann sonst eine Heizelektrode aufweisen. Die Heizelektrode kann selektiv Wärme zu dem phasenänderbaren Material übertragen, und die Phase des variablen Widerstands kann zwischen einem amorphen Zustand und einem kristallinen Zustand abwechselnd geändert werden. Der Widerstandsunterschied zwischen dem amorphen Zustand und dem kristallinen Zustand kann somit zum Speichern von elektrischen Daten in dem Ladungshalter 620 verwendet werden.
  • Gemäß einigen beispielhaften Ausführungsformen der vorliegenden erfinderischen Speichervorrichtung kann das Puffermuster 410 der Bitleitungsstruktur 400 modifiziert sein, um das Muster 412 eines thermischen Oxids, das eine gute Ätzbeständigkeit gegenüber einem Bitleitungsätzverfahren hat, aufzuweisen, so dass sich eine Gesamthöhe (Dicke) des Puffermusters 410 verglichen mit dem herkömmlichen Puffermuster der Bitleitungsstruktur 400 verringern kann. Das Seitenverhältnis eines Leitungsmusters kann somit bei der Bitleitungsstruktur ausreichend reduziert werden, um die physische Stabilität des Leitungsmusters bei dem Bitleitungsätzverfahren zu vergrößern.
  • Da sich die Höhe des leitfähigen Puffermusters 416 verringern kann, kann zusätzlich der Bereich der gegenüberliegenden Flächen zwischen dem leitfähigen Puffermuster 416 und dem ersten Kontakt 420 bei der Bitleitungsstruktur 400 minimiert werden. Die parasitäre Kapazität zwischen den benachbarten Bitleitungsstrukturen 400 kann somit minimiert werden, und als ein Resultat kann sich die Abtastspanne der Bitleitungsstruktur 400 bei der Speichervorrichtung vergrößern. Die vergrößerte Abtastspanne der Bitleitungsstruktur 400 kann die Signalcharakteristiken der Speichervorrichtung 1000 verbessein.
  • 5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D, 7A, 7B, 7C, 7D, 8A, 8B, 8C, 8D, 9A, 9B, 9C, 9D, 10A, 10B, 10C, 10D, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 13D, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C und 20D sind Querschnittsansichten, die Verfahrensschritte für ein Verfahren zum Herstellen der in 3 und 4A bis 4D gezeigten Speichervorrichtung darstellen. In 5A bis 15D ist jede Zeichnung, die durch den Index ‚A‘ in der Zeichnungsnummer bezeichnet wird, eine Querschnittsansicht, die entlang einer Linie A-A' der in 3 gezeigten Speichervorrichtung geschnitten wurde, und jede Zeichnung, die durch den Index ‚B‘ in der Zeichnungsnummer bezeichnet wird, ist eine Querschnittsansicht, die entlang einer Linie B-B' der in 3 gezeigten Speichervorrichtung geschnitten wurde. Jede Zeichnung, die durch den Index ‚C‘ in der Zeichnungsnummer bezeichnet wird, ist zusätzlich eine Querschnittsansicht, die entlang einer Linie C-C' der in 3 gezeigten Speichervorrichtung geschnitten wurde, und jede Zeichnung, die durch den Index ‚D‘ in der Zeichnungsnummer bezeichnet wird, ist eine Querschnittsansicht, die entlang einer Linie D-D' der in 3 gezeigten Speichervorrichtung geschnitten wurde, in 5A bis 15D.
  • Bezug nehmend auf 3 und 5A bis 5D kann ein Substrat 100 mit einer solchen Konfiguration bereitgestellt werden, dass eine Mehrzahl von aktiven Regionen 102 und eine Vorrichtungstrennungsschicht 110 an dem Substrat 100 gebildet werden kann. Das Substrat 100 kann in einen Zellenbereich C, in dem eine Mehrzahl von Speicherzellen angeordnet sein kann, und einen peripheren Bereich P, in dem eine Mehrzahl von peripheren Vorrichtungen, wie z. B. ein Treiber zum Betreiben der Speicherzellen, angeordnet sein kann, aufgeteilt sein.
  • Das Substrat 100 kann in die aktive Region 102, auf der leitfähige Strukturen, wie z. B. eine Gate-Elektrode, angeordnet sein können, und eine Feldregion (nicht gezeigt), die die aktive Region 102 definiert, aufgeteilt sein. Die Vorrichtungstrennungsschicht 110 kann auf der Feldregion positioniert sein, und die benachbarten aktiven Regionen 102 können voneinander durch die Vorrichtungstrennungsschicht 110 getrennt sein.
  • Die Speicherzelle kann eine Ladungsspeicherungsstruktur und einen Zellentransistor für eine Ladung oder Entladung der Ladungsspeicherungsstruktur aufweisen. Der Zellentransistor kann auf der aktiven Region 102 des Zellenbereichs C angeordnet sein, und der periphere Transistor zum Ansteuern des Zellentransistors kann auf der aktiven Region 102 des peripheren Bereichs P angeordnet sein.
  • Das Substrat 100 kann beispielsweise auf der Gruppe IV basierende Halbleitermaterialien, wie z. B. Silizium (Si), Germanium (Ge) und Silizium-Germanium (SiGe), und auf den Gruppe III und V basierende Verbindungshalbleitermaterialien, wie z. B. GaP, GaAs und GaSb, aufweisen. Bei einigen beispielhaften Ausführungsformen kann das Substrat 100 ein Siliziumsubstrat, ein Germaniumsubstrat, ein Silizium-Germanium-(SiGe-) Substrat, ein Silizium-auf-Isolator- (SOI-) Substrat und ein Germanium-auf-Isolator- (GOI-) Substrat aufweisen.
  • Bei einigen beispielhaften Ausführungsformen können die aktive Region 102 und die Vorrichtungstrennungsschicht 110 durch ein Flachgrabentrennungs-(STI-) Verfahren gebildet werden. Eine Hartmaske (nicht gezeigt) kann an dem Substrat 100 gebildet werden, und ein Vorrichtungstrennungsgraben kann durch ein isotropes Ätzverfahren unter Verwendung der Hartmaske als eine Ätzmaske in einem oberen Abschnitt des Substrats 100 gebildet werden. Der Vorrichtungstrennungsgraben kann mit Isolationsmaterialien aufgefüllt werden, um dadurch die Vorrichtungstrennungsschicht 110 zu bilden. Die Vorrichtungstrennungsschicht 110 kann entweder Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid aufweisen.
  • Eine Mehrzahl der aktiven Regionen 102 kann somit durch die Vorrichtungstrennungsschicht 110 definiert werden, und die benachbarten aktiven Regionen 102 können voneinander durch die Vorrichtungstrennungsschicht 110 elektrisch getrennt sein. Bei einigen beispielhaften Ausführungsformen kann die aktive Region in einem Winkel hinsichtlich der ersten Richtung I oder der zweiten Richtung II schräg sein, und eine Zahl der aktiven Regionen kann sich in den gleichen Intervallen wiederholen.
  • Bezug nehmend auf 3 und 6A bis 6D kann eine Mehrzahl von Transistoren mit vergrabener Kanalanordnung (BCAT) an dem Substrat 100 auf eine solche Weise gebildet werden, dass sich mindestens eine Gate-Leitung, die eine Mehrzahl von vergrabenen Zellen-Gates CG an den aktiven Regionen 102 unter einer Oberfläche des Substrats 100 hat, in der ersten Richtung I erstrecken kann, und eine Mehrzahl von Übergangsabschnitten 220 kann auf den aktiven Regionen 102 angrenzend an und höher als das vergrabene Zellen-Gate CG in der Zellenregion C angeordnet sein.
  • Bei einigen beispielhaften Ausführungsformen kann eine Mehrzahl von Gate-Gräben (nicht gezeigt) an dem Substrat 100 auf eine solche Weise gebildet werden, dass der Gate-Graben quer zu der Vorrichtungstrennungsschicht 110 und der aktiven Region 102 sein kann. Der Gate-Graben kann sich in der ersten Richtung I erstrecken, und benachbarte Gate-Gräben können durch die gleiche Spaltstrecke in der zweiten Richtung II beabstandet sein. Eine einzelne aktive Region 102 kann insbesondere quer zu einem Paar der Gate-Gräben an dem Substrat 100 sein.
  • Eine vorläufige Zellen-Gate-Isolationsschicht (nicht gezeigt) kann an einer Oberseitenfläche des Substrats 100 und Boden- und Seitenoberflächen des Gate-Grabens entlang eines Oberflächenprofils des Gate-Grabens gebildet werden, und eine vorläufige leitfähige Zellen-Gate-Schicht kann an der vorläufigen Zellen-Gate-Isolationsschicht mit einer ausreichenden Dicke zum Auffüllen des Gate-Grabens gebildet werden.
  • Die vorläufige Zellen-Gate-Isolationsschicht kann durch ein Verfahren einer thermischen Oxidation oder ein Abscheidungsverfahren gebildet werden. Wenn das Verfahren einer thermischen Oxidation an dem Substrat 100, das den Graben hat, ausgeführt werden kann, kann eine Schicht eines thermischen Oxids an einer Oberfläche der aktiven Region als die vorläufige Zellen-Gate-Isolationsschicht gebildet werden. Materialien mit einer hohen Dielektrizitätskonstante, wie z. B. Siliziumoxid und ein Metalloxid, können sonst durch ein Abscheidungsverfahren, wie z. B. ein Verfahren einer chemischen Abscheidung aus der Gasphase (CVD) und ein Verfahren einer Abscheidung einer atomaren Schicht (ALD), abgeschieden werden.
  • Leitfähige Materialien können durch ein Abscheidungsverfahren, wie z. B. ein Verfahren einer physikalischen Abscheidung aus der Gasphase (PVD), ein CVD-Verfahren und ein ALD-Verfahren, auf der vorläufigen Zellen-Gate-Isolationsschicht abgeschieden werden, wodurch die vorläufige leitfähige Zellen-Gate-Schicht an der vorläufigen Zellen-Gate-Isolationsschicht gebildet wird. Das Abscheidungsverfahren kann insbesondere auf eine solche Weise ausgeführt werden, dass die vorläufige leitfähige Zellen-Gate-Schicht mit einer ausreichenden Dicke gebildet werden kann, um den Gate-Graben aufzufüllen.
  • Die vorläufige leitfähige Zellen-Gate-Schicht und die vorläufige Zellen-Gate-Isolationsschicht können dann durch ein Planarisierungsverfahren, wie z. B. ein Verfahren eines chemisch-mechanischen Polierens (CMP), teilweise entfernt werden, bis eine Oberseitenfläche des Substrats 100 freigelegt sein kann. Die vorläufige leitfähige Zellen-Gate-Schicht und die vorläufige Zellen-Gate-Isolationsschicht können somit lediglich in dem Gate-Graben verbleiben.
  • Obere Abschnitte der vorläufigen leitfähigen Zellen-Gate-Schicht und der vorläufigen Zellen-Gate-Isolationsschicht können dann durch ein Hinterätzungsverfahren aus dem Gate-Graben entfernt werden, wodurch eine Zellen-Gate-Isolationsschicht 212 und eine leitfähige Zellen-Gate-Schicht 214 in einem unteren Abschnitt des Gate-Grabens gebildet werden. Die Zellen-Gate-Isolationsschicht 212 und die leitfähige Zellen-Gate-Schicht 214 an der aktiven Region 102 in dem Gate-Graben können insbesondere als ein Zellen-Gate CG gebildet werden.
  • Eine Zellen-Gate-Abdeckschicht (nicht gezeigt) kann bis zu einer ausreichenden Dicke an dem Substrat 100 gebildet werden, um den oberen Abschnitt des Gate-Grabens aufzufüllen, und kann auf eine solche Weise planarisiert werden, dass die Oberseitenfläche des Substrats 100 freiliegen kann, wodurch ein Zellen-Gate-Abdeckmuster 216 in dem oberen Abschnitt des Gate-Grabens gebildet wird. Das Zellen-Gate CG kann somit durch das Zellen-Gate-Abdeckmuster 216 bedeckt oder vergraben werden und kann von einer Umgebung getrennt werden. Aus diesem Grund kann auf das Zellen-Gate CG ferner als ein vergrabenes Zellen-Gate CG Bezug genommen werden. Die Zellen-Gate-Abdeckschicht kann beispielsweise Siliziumnitrid oder Siliziumoxid, die durch ein Abscheidungsverfahren auf dem Substrat 100 abgeschieden werden können, aufweisen.
  • Die Zellen-Gate-Isolationsschicht 212, die leitfähige Zellen-Gate-Schicht 214 und das Zellen-Gate-Abdeckmuster 216 können daher in dem Gate-Graben aufeinanderfolgend gestapelt werden, wodurch eine vergrabene Gate-Struktur 210, die sich entlang der ersten Richtung I in dem Zellenbereich C des Substrats 100 erstreckt, gebildet wird. Die linienförmige vergrabene Gate-Struktur 210 kann als eine Gate-Leitung der Speichervorrichtung 1000 vorgesehen sein.
  • Das heißt, das vergrabene Zellen-Gate-CG kann unter einer Oberseitenfläche der Vorrichtungstrennungsschicht 110 angeordnet sein und kann durch das linienförmige Zellen-Gate-Abdeckmuster 216 in dem Zellenbereich C bedeckt sein. Da das Zellen-Gate CG als eine Gate-Elektrode des Zellentransistors funktionieren kann, kann die Gate-Leitung als eine Wortleitung WL der Speichervorrichtung 1000 funktionieren.
  • Die Vorrichtungstrennungsschicht 110 und die aktive Region 102 um das Zellen-Gate-Abdeckmuster 216 herum können gegenüber einer Umgebung bei einer solchen Konfiguration freiliegen, bei der die aktive Region 102 und die Vorrichtungstrennungsschicht 110 in der ersten Richtung I abwechselnd angeordnet sein können, und die aktive Region 102 kann durch die Vorrichtungstrennungsschicht 110 und das Zellen-Gate-Abdeckmuster 216 wie eine Insel getrennt sein.
  • Da ein Paar von Gate-Leitungen quer zu einer einzelnen aktiven Region 102 sein kann, kann jede aktive Region 102 ein Paar von Zellen-Gates CG auf eine solche Weise aufweisen, dass ein Mittelabschnitt angrenzend an das Paar der Zellen-Gates CG und beide Endabschnitte angrenzend an eines der Zellen-Gates CG gegenüber der Umgebung freiliegen können. Die freiliegenden Abschnitte der aktiven Region 102 angrenzend an das Zellen-Gate-CG können als der Übergangsabschnitt 220 vorgesehen sein.
  • Da kein Gate-Graben bei dem peripheren Bereich P des Substrats 200 vorgesehen sein kann, kann die aktive Region 102, die durch die Vorrichtungstrennungsschicht 110 definiert ist, gegenüber einer Umgebung vollständig freiliegen.
  • Ein Ionenimplantationsverfahren kann danach lediglich in dem Zellenbereich C des Substrats 100 durchgeführt werden, und die Störstellen können in Oberflächenabschnitte des freiliegenden Abschnitts der aktiven Region 102 implantiert werden, wodurch der Übergangsabschnitt 220 angrenzend an die vergrabene Gate-Struktur 210 gebildet wird. Ein erster Übergang 222 kann in dem Mittelabschnitt der aktiven Region 102 gebildet werden, und ein Paar von zweiten Übergängen 224 kann in beiden Endabschnitten der aktiven Region 102 gebildet werden. Die Störstellen können Bor (B) oder Phosphor (P) aufweisen. Das Ionenimplantationsverfahren kann auf eine solche Weise ausgeführt werden, dass der Bodenabschnitt des Übergangsabschnitts 220 unterhalb eines Bodenabschnitts des Zellen-Gates CG sein kann.
  • Der periphere Bereich P des Substrats 100 kann bei dem Ionenimplantationsverfahren durch eine Maskenschicht (nicht gezeigt) bedeckt sein, und somit kann der Übergangsabschnitt 220 lediglich in dem Zellenbereich C gebildet werden. Wenn das Ionenimplantationsverfahren abgeschlossen werden kann, kann die Maskenschicht von dem Substrat 100 entfernt werden, und der periphere Bereich P kann wieder gegenüber einer Umgebung freigelegt werden.
  • Ein Paar der Zellen-Gates und des Übergangsabschnitts 220 kann dementsprechend an der aktiven Region 102 des Zellenbereichs C gebildet werden, und somit kann ein Transistor mit einer vergrabenen Kanalanordnung (BCAT) 200 auf der aktiven Region 102 des Zellenbereichs C als der Zellentransistor der Speichervorrichtung 1000 angeordnet werden.
  • Bezug nehmend auf 3 und 7A bis 7D kann eine Isolationsschicht 300a an einer gesamten Oberfläche des Substrats 100, in dem eine Mehrzahl der BCATs 200 angeordnet sein können, gebildet werden.
  • Bei einigen beispielhaften Ausführungsformen kann eine Basisoxidschicht 310a durch ein Abscheidungsverfahren oder ein Schleuderbeschichtungsverfahren an einer gesamten Oberfläche des Substrats 100 gebildet werden, und eine Ätzstoppschicht 320a kann durch ein Abscheidungsverfahren an der Basisoxidschicht 310a gebildet werden. Die Basisoxidschicht 310a kann mindestens entweder Polyethylenoxid (PEOX), Tetraethylorthosilicat (TEOS), Silicatglas, Siloxan oder Silsequioxan aufweisen, und die Ätzstoppschicht 320a kann entweder Siliziumnitrid oder Siliziumoxynitrid aufweisen. Das Substrat 100 kann durch die Isolationsschicht 300a, die die Basisoxidschicht 310a und die Ätzstoppschicht 320a hat, bedeckt werden.
  • Die Basisoxidschicht 310a kann bis zu einer Dicke von etwa 4 nm bis etwa 6 nm gebildet werden, und die Ätzstoppschicht 320a kann bis zu einer Dicke von etwa 3 nm bis etwa 4 nm gebildet werden.
  • Das Vorhergehende anders formulierend kann, und wie es mindestens in 7A-7D gezeigt ist, die Isolationsschicht 300a an dem gesamten („einer Gesamtheit des“) Substrat 100 basierend auf einem Abscheiden von Isolationsmaterialien auf dem Substrat 100 entlang eines Zellenbereichs C, auf dem die BCAT-Transistoren 200 (z. B. Zellentransistoren) angeordnet sind, und eines peripheren Bereichs P, auf dem mindestens ein peripherer Transistor 800 anzuordnen ist, gebildet werden, wie es weiter im Folgenden beschrieben wird.
  • Bezug nehmend auf 3 und 8A bis 8D können eine Halbleiterschicht 412a und eine Opferschicht 490a an der Isolationsschicht 300a entlang eines gesamten Substrats 100 (z. B. quer zu dem Zellenbereich C und dem peripheren Bereich P) gebildet werden.
  • Polysilizium kann beispielsweise durch ein CVD-Verfahren auf der Ätzstoppschicht 320a abgeschieden werden, und die Halbleiterschicht 412a kann an der Ätzstoppschicht 320a gebildet werden.
  • Verschiedene Halbleitermaterialien können für die Halbleiterschicht 412a verwendet werden, solange das Halbleitermaterial zusammen mit der peripheren Gate-Isolationsschicht als eine Oxidschicht gebildet werden kann, und die Dicke der Oxidschicht (z. B. der resultierenden Schicht 412b eines thermischen Oxids, die basierend auf der Halbleiterschicht 412a zu bilden ist) größer als dieselbe der peripheren Gate-Isolationsschicht sein kann. Wenn beispielsweise das Substrat ein einkristallines Silizium aufweisen kann, kann eine Polysiliziumschicht als die Halbleiterschicht 412a verwendet werden, da eine Polysiliziumoxidschicht dicker als eine einkristalline Siliziumschicht bei dem gleichen Verfahren einer thermischen Oxidation gebildet werden kann. Aus diesem Grund kann an der Oberfläche des Substrats 100, das ein einkristallines Silizium aufweist, als die Halbleiterschicht 412a eine Polysiliziumschicht gebildet werden. Die Halbleiterschicht 412a kann beispielsweise bis zu einer Dicke von etwa 3 nm bis etwa 7 nm gebildet werden.
  • Die Opferschicht 490a kann dann an einer gesamten Oberfläche der Halbleiterschicht 412a gebildet werden. Ein Oxid, wie z. B. ein Tetraethyl-Orthosilicat- (TEOS-) Silicatglas, kann beispielsweise auf der Halbleiterschicht 412a abgeschieden werden, und die Opferschicht 490a, die ein Oxid aufweist, kann an der Halbleiterschicht 412a gebildet werden. Die Halbleiterschicht 412a und die Opferschicht 490a können somit entlang einer gesamten Oberfläche 100 quer zu dem Zellenbereich C und dem peripheren Bereich P an der Isolationsschicht 300a gebildet werden. Die Halbleiterschicht 412a kann Polysilizium aufweisen, und die Opferschicht 490a kann Oxid aufweisen.
  • Bezug nehmend auf 3 und 9A bis 9D können die Opferschicht 490a und die Halbleiterschicht 412a aus dem peripheren Bereich P entfernt werden, und die Ätzstoppschicht 320a kann in dem peripheren Bereich P des Substrats 100 freigelegt werden. Anders formuliert können die Opferschicht 490a und die Halbleiterschicht 412a von dem Substrat 100 teilweise entfernt werden, derart, dass die Isolationsschicht 300a in dem peripheren Bereich P freigelegt wird, und die Opferschicht und die Halbleiterschicht 412a auf den Zellenbereich C beschränkt werden.
  • Bei einigen beispielhaften Ausführungsformen kann ein Maskenmuster (nicht gezeigt) an dem Substrat 100 auf eine solche Weise gebildet werden, dass der Zellenbereich C durch das Maskenmuster bedeckt werden kann und der periphere Bereich P freigelegt werden kann. Ein Trockenätzverfahren kann dann unter Verwendung des Maskenmusters als eine Ätzmaske an dem Substrat 100 durchgeführt werden, so dass die Opferschicht 490a und die Halbleiterschicht 412a lediglich aus dem peripheren Bereich P des Substrats 100 entfernt werden können. Das Maskenmuster kann danach durch ein Veraschungsverfahren und ein Strip- bzw. Abziehverfahren entfernt werden.
  • Die Opferschicht 490a kann daher in dem Zellenbereich C des Substrats 100 freigelegt werden, und die Ätzstoppschicht 320a kann in dem peripheren Bereich P des Substrats 100 freigelegt werden.
  • Bezug nehmend auf 3 und 10A bis 10D kann die Ätzstoppschicht 320a durch ein Ätzverfahren, das eine Ätzselektivität hinsichtlich der Opferschicht 490a hat, aus dem peripheren Bereich P des Substrats 100 entfernt werden. Anders formuliert kann ein oberer Abschnitt (z. B. die Ätzstoppschicht 320a) der Isolationsschicht 300a basierend auf einem Ätzverfahren, das eine Ätzselektivität hinsichtlich der Opferschicht 490a des Zellenbereichs C hat, aus dem peripheren Bereich P entfernt werden.
  • Bei einigen beispielhaften Ausführungsformen kann die Ätzstoppschicht 320a ein Siliziumnitrid aufweisen, und ein Nassätzverfahren kann unter Verwendung einer wässrigen Phosphorlösung als ein Ätzmittel an dem Substrat durchgeführt werden. Die Ätzstoppschicht 320a in dem peripheren Bereich P kann somit durch das Nassätzverfahren entfernt werden, und die Basisoxidschicht 310a kann in dem peripheren Bereich P freigelegt werden.
  • Da insbesondere die Opferschicht 490a gegenüber der wässrigen Phosphorlösung eine starke Ätzbeständigkeit haben kann, kann die Halbleiterschicht 412a in dem Zellenbereich C vor dem Nassätzverfahren durch die Opferschicht 490a geschützt werden, und lediglich die Ätzstoppschicht 320a in dem peripheren Bereich P kann durch das Nassätzverfahren entfernt werden. Die Opferschicht 490a kann daher in dem Zellenbereich C immer noch freiliegen werden, und die Basisoxidschicht 310a kann in dem peripheren Bereich P freigelegt werden.
  • Bezug nehmend auf 3 und 11A bis 11D können die Opferschicht 490a in den Zellenbereichen C und die Basisoxidschicht 310a in dem peripheren Bereich P von dem Substrat 100 gleichzeitig entfernt werden. Anders formuliert können ein unterer Abschnitt (z. B. eine Basisoxidschicht 310a) der Isolationsschicht 300a und die Opferschicht 490a aus dem peripheren Bereich P bzw. dem Zellenbereich C gleichzeitig entfernt werden, derart, dass der Zellenbereich C durch die Halbleiterschicht 412a bedeckt ist und eine Oberseitenfläche des peripheren Bereichs P des Substrats 100 freiliegt. Bezug nehmend auf 8A-11D kann somit eine Halbleiterschicht 412a an der Isolationsschicht 300a in dem Zellenbereich C gebildet werden, derart, dass das Substrat 100 in dem peripheren Bereich P freiliegt.
  • Bei einigen beispielhaften Ausführungsformen kann die Opferschicht 490a ein Oxid, wie z. B. TEOS, aufweisen, und die Basisoxidschicht 310a kann Siliziumoxid aufweisen, so dass die Opferschicht 490a und die Basisoxidschicht 310a durch dasselbe Nassätzverfahren von dem Substrat 100 entfernt werden können.
  • Die Oberseitenfläche des peripheren Bereichs P des Substrats 100 kann dementsprechend freigelegt werden, und somit können die aktive Region 102 und die Vorrichtungstrennungsschicht 110 wieder gegenüber einer Umgebung in dem peripheren Bereich P freigelegt werden, während die Oberseitenfläche des Zellenbereichs C durch eine Stapelschichtstruktur der Basisoxidschicht 310a, der Ätzstoppschicht 320a und der Halbleiterschicht 412a bedeckt sein kann. Das heißt, die aktive Region 102 und die Vorrichtungstrennungsschicht 110 können durch die Stapelschichtstruktur bedeckt sein, und die Halbleiterschicht 412a kann gegenüber einer Umgebung in dem Zellenbereich C freiliegen.
  • Bezug nehmend auf 3 und 12A bis 12D kann eine Wärmebehandlung an dem Substrat 100 ausgeführt werden, wodurch die Halbleiterschicht 412a in dem Zellenbereich C in eine Schicht 412b eines thermischen Oxids umgewandelt wird und eine periphere Gate-Isolationsschicht 810 in dem peripheren Bereich P an der aktiven Region 102 gebildet wird.
  • Ein Verfahren einer raschen thermischen Oxidation (RTO) kann beispielsweise an dem Substrat 100 für eine spezielle (oder alternativ vorbestimmte) Zeit ausgeführt werden (das Substrat 100 wird beispielsweise mindestens teilweise thermisch oxidiert). Als ein Resultat des thermischen Oxidierens kann die Halbleiterschicht 412a in dem Zellenbereich C als die Schicht 412b eine thermischen Oxids gebildet werden, und ein Oberflächenabschnitt der aktiven Region 102 kann in dem peripheren Bereich P zusammen mit („gleichzeitig mit“) der Schicht 412b eines thermischen Oxids, die in dem Zellenbereich C gebildet wird, als die periphere Gate-Isolationsschicht 810 gebildet werden.
  • Da die Halbleiterschicht 412a Polysilizium aufweisen kann, und die aktive Region 102, und somit das Substrat 100, ein einkristallines Silizium aufweisen kann, und der Oxidationsquotient des Polysiliziums wesentlich größer als derselbe des einkristallinen Siliziums bei dem Verfahren einer thermischen Oxidation sein kann, kann die Schicht 412b eines thermischen Oxids eine Dicke haben, die größer als dieselbe der peripheren Gate-Isolationsschicht 810 ist. Die Dicke der Schicht 412b eines thermischen Oxids kann insbesondere um eine Dickenabweichung Δt größer als dieselbe der Halbleiterschicht 412a sein.
  • Die Dicke der Schicht 412b eines thermischen Oxids kann durch die Dicke der Halbleiterschicht 412a und die Verfahrensbedingungen des Verfahrens einer thermischen Oxidation bestimmt werden. Die Dicke der Schicht 412b eines thermischen Oxids kann somit angesichts des Musters 412 eines thermischen Oxids lediglich durch Modifizieren der Dicke der Halbleiterschicht 412a und Ändern der Verfahrensbedingungen des Verfahrens einer thermischen Oxidation gesteuert werden. Die Gesamtdicke oder Gesamthöhe des Puffermusters 410 kann daher durch Ändern der Dicke oder Höhe der Schicht 412b eines thermischen Oxids gemäß den Charakteristiken und Erfordernissen der Speichervorrichtung geändert oder modifiziert werden.
  • Bei einigen beispielhaften Ausführungsformen kann, wenn die periphere Gate-Isolationsschicht 810 als eine Siliziumoxidschicht gebildet werden kann, die eine Dicke von etwa 4 nm bis etwa 7 nm hat, die Schicht 412b eines thermischen Oxids als eine Siliziumoxidschicht gebildet werden, die eine Dicke von etwa 5 nm bis etwa 10 nm hat.
  • Das Siliziumoxid der Schicht 412b eines thermischen Oxids kann eine ausreichend gute Ätzbeständigkeit hinsichtlich eines Bitleitungsätzverfahrens haben, so dass das Substrat 100 und/oder der BCAT 200 vor dem Bitleitungsätzverfahren ausreichend geschützt werden können/kann. Da somit eine kleine Dicke der Schicht 412b eines thermischen Oxids gegenüber dem Bitleitungsätzverfahren ausreichend beständig sein kann, kann eine Gesamthöhe des Puffermusters 410, das im Detail im Folgenden beschrieben wird und das das Muster 412 eines thermischen Oxids hat, reduziert werden.
  • Da insbesondere die Dicke der Schicht 412b eines thermischen Oxids durch die Dicke der Halbleiterschicht 412a und Verfahrensbedingungen des Verfahrens einer thermischen Oxidation ohne Weiteres geändert werden kann, kann die Schicht 412b eines thermischen Oxids als eine dickenvariable Schicht bei dem Bildungsverfahren der Bitleitungsstruktur 400 funktionieren. Die Dicke der Schicht 412b eines thermischen Oxids kann somit angesichts der Strukturen und Konfigurationen der Bitleitungsstruktur 400 und der Charakteristiken des Substrats 100 bestimmt werden.
  • Eine Zellenhärtungsschicht 414a und eine periphere Härtungsschicht 820 können an der Schicht 412b eines thermischen Oxids bzw. der peripheren Gate-Isolationsschicht 810 selektiv gebildet werden.
  • Ein Nitrierverfahren kann beispielsweise weiterhin an dem Substrat 100 nach dem Abschließen des Verfahrens einer thermischen Oxidation durchgeführt werden, so dass ferner eine Nitridschicht an der Schicht 412b eines thermischen Oxids und der peripheren Gate-Isolationsschicht 810 gebildet werden kann. Da sowohl die Schicht 412b eines thermischen Oxids als auch die periphere Gate-Isolationsschicht 810 Siliziumoxid aufweisen können, kann eine Siliziumoxynitridschicht an der Schicht 412b eines thermischen Oxids und der peripheren Gate-Isolationsschicht 810 gebildet werden, wodurch die Zellenhärtungsschicht 414a und die periphere Härtungsschicht 820 gleichzeitig zueinander gebildet werden. Anders formuliert kann gemäß einem Nitrierverfahren eine Härtungsschicht gleichzeitig an der Oxidschicht in dem Zellenbereich und an der peripheren Gate-Isolationsschicht in dem peripheren Bereich gebildet werden. Die Zellenhärtungsschicht 414a und die periphere Härtungsschicht 820 können die gleiche Dicke von etwa 2 nm bis etwa 3 nm haben.
  • Kein Nitrierverfahren kann gemäß den Erfordernissen der Speichervorrichtung 1000 durchgeführt werden. In einem solchen Fall kann die Zellenhärtungsschicht 414a nicht mit dem Puffermusters 410 versehen sein, und die periphere Härtungsschicht 820 kann nicht mit dem peripheren Transistor 800 versehen sein.
  • Bezug nehmend auf 3 und 13A bis 13D können eine leitfähige Pufferschicht 416a und eine erste periphere leitfähige Gate-Schicht 830a an der Zellenhärtungsschicht 414a bzw. der peripheren Härtungsschicht 820 gebildet werden.
  • Halbleitermaterialien können beispielsweise auf der Zellenhärtungsschicht 414a und der peripheren Härtungsschicht 820 entlang eines gesamten Substrats 100 durch ein CVD-Verfahren abgeschieden werden, wodurch die leitfähige Pufferschicht 416a an der Zellenhärtungsschicht 414a und die erste periphere leitfähige Gate-Schicht 830a an der peripheren Härtungsschicht 820 gebildet werden. Die leitfähige Pufferschicht 416a und die erste periphere leitfähige Gate-Schicht 830a können somit durch das gleiche Abscheidungsverfahren gleichzeitig gebildet werden.
  • Wenn die Zellenhärtungsschicht 414a und die periphere Härtungsschicht 820 nicht bei der Speichervorrichtung 1000 vorgesehen werden dürfen, kann die leitfähige Pufferschicht 416a an der Schicht 412b eines thermischen Oxids gebildet werden, und die erste periphere leitfähige Gate-Schicht 830a kann an der peripheren Gate-Isolationsschicht 810 gebildet werden.
  • Die leitfähige Pufferschicht 416a kann Polysilizium aufweisen und eine Überätzung eines Ätzverfahrens zum Ätzen einer leitfähigen Schicht 430a in 16A, die auf der leitfähigen Pufferschicht 416a angeordnet sein kann, absorbieren.
  • Die Dicke der leitfähigen Pufferschicht 416a kann insbesondere gemäß der Dicke der Schicht 412b eines thermischen Oxids und der Zellenhärtungsschicht 414a variiert sein, wodurch eine Gesamthöhe des Puffermusters 410 reduziert wird. Bei einigen beispielhaften Ausführungsformen kann die leitfähige Pufferschicht 416a bis zu einer Dicke unterhalb von etwa 4 nm gebildet werden. Wenn die Schicht 412b eines thermischen Oxids und die Zellenhärtungsschicht 414a zum Absorbieren der Überätzung des Ätzverfahrens zum Ätzen der leitfähigen Schicht 430a ausreichend sein mögen, muss die leitfähige Pufferschicht 416a nicht an der Zellenhärtungsschicht 414a gebildet werden.
  • Die Schicht 412b eines thermischen Oxids, die Zellenhärtungsschicht 414a und die leitfähige Pufferschicht 416a können somit auf der Isolationsschicht 300a aufeinanderfolgend gestapelt werden, wodurch eine Pufferschicht 410a in dem Zellenbereich C des Substrats 100 gebildet wird. Die erste periphere leitfähige Gate-Schicht 830a kann im Gegensatz dazu an dem gesamten peripheren Bereich P des Substrats 100 gebildet werden, und die periphere Härtungsschicht 820 kann durch die erste periphere leitfähige Gate-Schicht 830a bedeckt werden.
  • Ein vorläufiger Kontakt 420b, der mit dem ersten Übergang 222 einen Kontakt herstellt, kann danach durch die Pufferschicht 410a und die Isolationsschicht 300a gebildet werden.
  • Bezug nehmend auf 3 und 14A bis 14D können die Pufferschicht 410a und die Isolationsschicht 300a teilweise von dem Substrat 100 entfernt werden, wodurch ein erstes Kontaktloch H1, durch das der erste Übergang 222 freigelegt werden kann, gebildet wird. Ein oberer Abschnitt des ersten Übergangs 222 kann dann vertieft werden, um einen unteren Übergang zu bilden, dessen Oberseitenfläche niedriger als die Oberseitenfläche der Vorrichtungstrennungsschicht 110 sein kann.
  • Ein Maskenmuster (nicht gezeigt) zum Freilegen des ersten Übergangs 222 kann beispielsweise an der Pufferschicht 410a gebildet werden, und die Pufferschicht 410a und die Isolationsschicht 300a können durch ein Ätzverfahren unter Verwendung des Maskenmusters als eine Ätzmaske aufeinanderfolgend und teilweise entfernt werden, wodurch ein vorläufiges Puffermuster 410b gebildet wird, das das erste Kontaktloch H1 hat, durch das der erste Übergang 222, der unter der Isolationsschicht 300a liegt, freigelegt werden kann wird. Das Maskenmuster kann dann durch ein Veraschungsverfahren und ein Abziehverfahren von dem vorläufigen Puffermuster 410b entfernt werden.
  • Bei einigen beispielhaften Ausführungsformen kann das erste Kontaktloch H1 auf eine solche Weise gebildet werden, dass der erste Übergang 222 durch das erste Kontaktloch H1 freigelegt werden kann. Das erste Kontaktloch H1 kann jedoch ferner auf eine solche Weise gebildet werden, dass die zweiten Übergänge 224 durch das erste Kontaktloch H1 gemäß Charakteristiken der Speichervorrichtung 1000 freigelegt werden können.
  • Die Basisoxidschicht 310a kann als ein Basisoxidmuster 310 gebildet werden, und die Ätzstoppschicht 320a kann durch das Ätzverfahren in ein Ätzstoppmuster 320 gebildet werden, wodurch ein Isolationsmuster 300 an dem Substrat 100 gebildet wird. Auf die gleiche Weise können die Schicht 412b eines thermischen Oxids, die Zellenhärtungsschicht 414a und die leitfähige Pufferschicht 416a als ein vorläufiges Muster 412c eines thermischen Oxids, ein vorläufiges Härtungsmuster 414b bzw. ein vorläufiges leitfähiges Puffermuster 416b gebildet werden, wodurch das vorläufige Puffermuster 410b an dem Isolationsmuster 300 gebildet wird. Das erste Kontaktloch H1 kann durch das vorläufige Puffermuster 410b und das Isolationsmuster 300 hintereinander gebildet werden. Das erste Kontaktloch H1 kann daher durch sowohl das Isolationsmuster 300 als auch das vorläufige Puffermuster 410b definiert werden.
  • Das Ätzverfahren zum Bilden des ersten Kontaktlochs H 1 kann dann an dem ersten Übergang 222 auf eine solche Weise kontinuierlich durchgeführt werden, dass ein oberer Abschnitt des zweiten Übergangs 224 von dem Substrat 100 entfernt werden kann. Der erste Übergang 222 kann somit bis zu einer speziellen (oder alternativ vorbestimmten) Tiefe vertieft werden, um dadurch eine Übergangsvertiefung R, die durch die Vorrichtungstrennungsschicht 110 definiert ist und mit dem ersten Kontaktloch H1 in Verbindung steht, zu bilden. Der erste Übergang 222 kann als ein unterer Übergang gebildet werden, der eine niedrigere Oberseitenfläche als die Oberseitenfläche der Vorrichtungstrennungsschicht 110 hat. Der untere Übergang kann dementsprechend durch die Übergangsvertiefung R und das erste Kontaktloch H1 gegenüber einer Umgebung freigelegt werden.
  • Bezug nehmend auf 3 und 15A bis 15D können das erste Kontaktloch H1 und die Übergangsvertiefung R mit leitfähigen Materialien aufgefüllt werden, wodurch ein vorläufiger Kontakt 420a gebildet wird, der sich durch die Pufferschicht 416a und die Isolationsschicht 810 erstreckt („dieselben durchdringt“), derart, dass der vorläufige Kontakt 420a mit dem Übergangsabschnitt 220 unter einer Oberseitenfläche der Vorrichtungstrennungsschicht 110 einen Kontakt herstellt („denselben berührt“) und durch die Vorrichtungstrennungsschicht 110, das Isolationsmuster 300 und ein vorläufiges Puffermuster 410b eingeschlossen ist.
  • Anders formuliert können die Pufferschicht 410a, die Isolationsschicht 300a und der Übergangsabschnitt 220, der unter der Isolationsschicht 300a liegt, mindestens teilweise entfernt werden, um ein erstes Kontaktloch H1 und eine Übergangsvertiefung R zu bilden, wobei das erste Kontaktloch H1 durch das vorläufige Puffermuster 410b und das Isolationsmuster 300 definiert ist, und die Übergangsvertiefung R durch die Vorrichtungstrennungsschicht 110 definiert ist, derart, dass ein unterer Übergang, der eine niedrigere Oberseitenfläche als die Oberseitenfläche der Vorrichtungstrennungsschicht 110 hat, durch die Übergangsvertiefung R und das Kontaktloch H1 freigelegt wird, und das vorläufige Puffermuster 410b ein vorläufiges Muster 412c eines thermischen Oxids und ein vorläufiges leitfähiges Puffermuster 416b aufweist. Das erste Kontaktloch H1 und die Übergangsvertiefung R können mit leitfähigen Materialien gefüllt werden, um den vorläufigen Kontakt 420a in dem ersten Kontaktloch H1 und der Übergangsvertiefung R zu bilden, derart, dass eine Oberseitenfläche des vorläufigen Kontakts 420a zu einer Oberseitenfläche des vorläufigen leitfähigen Puffermusters 416b koplanar oder im Wesentlichen koplanar ist.
  • Leitfähige Materialien können beispielsweise auf dem vorläufigen Puffermuster 410b und der ersten peripheren leitfähigen Gate-Schicht 830a durch ein CVD-Verfahren abgeschieden werden, wodurch eine leitfähige Kontaktschicht (nicht gezeigt) bis zu einer ausreichenden Dicke gebildet wird, um das erste Kontaktloch H1 und die Übergangsvertiefung R aufzufüllen. Die leitfähige Kontaktschicht kann dann durch ein CMP-Verfahren so lange planarisiert werden, bis eine Oberseitenfläche des vorläufigen Puffermusters 410b in dem Zellenbereich C freigelegt werden kann, und eine Oberseitenfläche der ersten peripheren leitfähigen Gate-Schicht 830a in dem peripheren Bereich P freigelegt werden kann. Die leitfähige Kontaktschicht kann daher lediglich in dem ersten Kontaktloch H1 und der Übergangsvertiefung R verbleiben, wodurch der vorläufige Kontakt 420a in dem ersten Kontaktloch H1 und der Übergangsvertiefung R gebildet wird.
  • Bei einigen beispielhaften Ausführungsformen kann die leitfähige Kontaktschicht Polysilizium aufweisen, so dass der vorläufige Kontakt 420a das gleiche leitfähige Material wie das vorläufige leitfähige Puffermuster 416b aufweisen kann. Die leitfähige Kontaktschicht und das vorläufige leitfähige Puffermuster 416b können daher bei dem CMP-Verfahren im Wesentlichen mit der gleichen Rate entfernt werden, so dass eine Oberseitenfläche des vorläufigen Kontakts 420a mit der Oberseitenfläche des vorläufigen leitfähigen Puffermusters 416b im Wesentlichen koplanar (z. B. koplanar innerhalb von Herstellungstoleranzen und/oder Materialtoleranzen) sein kann.
  • Das vorläufige leitfähige Puffermuster 416b kann insbesondere bei dem CMP-Verfahren zum Bilden des vorläufigen Kontakts 420a zum Erhalten einer optimalen Dicke des leitfähigen Puffermusters 416 für das Puffermuster 410 weiter entfernt werden. In einem solchen Fall kann die erste periphere leitfähige Gate-Schicht 830a ebenfalls aus dem peripheren Bereich P des Substrats 100 so viel wie die weitere Entfernung des vorläufigen leitfähigen Puffermusters 416b entfernt werden.
  • Bezug nehmend auf 3 und 16A bis 16D kann an einer gesamten Oberfläche des Substrats 100, das den vorläufigen Kontakt 420a hat, eine leitfähige Schicht 430a gebildet werden, so dass das vorläufige Puffermuster 410b und der vorläufige Kontakt 420a durch die leitfähige Schicht 430a in dem Zellenbereich C bedeckt werden können und die erste periphere leitfähige Gate-Schicht 830a durch die leitfähige Schicht 430a in dem peripheren Bereich P bedeckt werden kann.
  • Eine Barriereschicht 432a kann an dem vorläufigen Puffermuster 410b und dem vorläufigen Kontakt 420a in dem Zellenbereich C und an der ersten peripheren leitfähigen Gate-Schicht 830a in dem peripheren Bereich P gebildet werden. Die Barriereschicht kann beispielsweise durch ein CVD-Verfahren gebildet werden und kann ein leitfähiges Metallnitrid, wie z. B. Titannitrid (TiN), Tantalnitrid (TaN) und Wolframnitrid (WN), aufweisen. Die Barriereschicht in dem peripheren Bereich P kann insbesondere einer Bequemlichkeit wegen durch ein Bezugszeichen 840a bezeichnet werden. Auf die Barriereschicht 840a in dem peripheren Bereich P kann zusätzlich im Folgenden als eine periphere Barriereschicht Bezug genommen werden.
  • Eine leitfähige Metallschicht 434a kann an der Barriereschicht 432a gebildet werden, und eine Abdeckschicht 436a kann an der leitfähigen Metallschicht 434a gebildet werden. Ähnlich zu der Barriereschicht werden die leitfähige Metallschicht in dem peripheren Bereich P und die Abdeckschicht 436a der Zweckmäßigkeit halber durch jeweilige Bezugszeichen 850a und 860a bezeichnet werden.
  • Die leitfähige Metallschicht 434a kann durch entweder ein PVD-Verfahren, ein CVD-Verfahren oder ein Sputter- bzw. Zerstäubungsverfahren gebildet werden und kann ein Niederwiderstandsmetall, wie z. B. Ruthenium (Ru), Iridium (Ir), Titan (Ti), Tantal (Ta) und Wolfram (W), aufweisen. Die Abdeckschicht 436a kann entweder ein Oxid, ein Nitrid oder ein Oxynitrid aufweisen.
  • Die leitfähige Metallschicht 434a und die Abdeckschicht 436a können bei einem anschließenden Verfahren in dem Zellenbereich C als eine leitfähige Leitung 430 in 18A gebildet werden, während die leitfähige Metallschicht 850a und die Abdeckschicht 860a bei einem anschließenden Verfahren in dem peripheren Bereich P als ein peripherer Transistor 800 in 17C gebildet werden können. Aus diesem Grund kann auf die leitfähige Metallschicht 850a als eine zweite periphere leitfähige Gate-Schicht Bezug genommen werden, und auf die Abdeckschicht 860a kann als eine periphere Gate-Abdeckschicht im Folgenden Bezug genommen werden.
  • Ein peripherer Transistor 800 kann danach an dem peripheren Bereich P des Substrats 100 gebildet werden.
  • Bezug nehmend auf 3 und 17A bis 17D kann ein Maskenmuster (nicht gezeigt) für ein peripheres Gate PG an der Abdeckschicht 436a und 860a gebildet werden, und die periphere Gate-Abdeckschicht 860a, die leitfähige Metallschicht 850a, die Barriereschicht 840a, die erste periphere leitfähige Gate-Schicht 830a, die periphere Härtungsschicht 820 und die periphere Gate-Isolationsschicht 810 können durch ein Ätzverfahren unter Verwendung des Maskenmusters für das periphere Gate PG als eine Ätzmaske auf einanderfolgend gemustert bzw. strukturiert werden, wodurch das periphere Gate PG und das periphere Gate-Abdeckmuster 860, das das periphere Gate PG bedeckt, gebildet werden.
  • Ein peripherer Gate-Abstandshalter 870 kann dann an Seitenoberflächen des peripheren Gates PG und des peripheren Gate-Abdeckmusters 860 gebildet werden. Ein Ionenimplantationsverfahren kann angrenzend an das periphere Gate PG an der aktiven Region 102 durchgeführt werden, wodurch eine Source-Elektrode S und eine Drain-Elektrode D in Oberflächenabschnitten der aktiven Region 102 gebildet werden. Ein peripherer Transistor 800 eines Planartyps kann an der aktiven Region 102 des peripheren Bereichs P des Substrats 100 gebildet werden.
  • Danach kann eine periphere Isolationsschicht (nicht gezeigt) an dem peripheren Bereich P bis zu einer ausreichenden Dicke gebildet werden, um den peripheren Transistor 800 zu bedecken, und dann kann dieselbe durch ein CMP-Verfahren so lange planarisiert werden, bis das periphere Gate-Abdeckmuster 860 und die Abdeckschicht 436a des Zellenbereichs C freigelegt sein können, wodurch das periphere Isolationsmuster 900 gebildet wird. Das CMP-Verfahren zum Planarisieren der peripheren Isolationsschicht kann insbesondere auf eine solche Weise ausgeführt werden, dass die Abdeckschicht 436a des Zellenbereichs C bis zu einer erwarteten Dicke oder Höhe weiter, entfernt werden kann. Die Reduzierung der Abdeckschicht 436a kann das Seitenverhältnis eines Leitungsmusters bei einem anschließenden Bitleitungsätzverfahren reduzieren.
  • Nach dem Bilden des peripheren Transistors 800 in dem peripheren Bereich P des Substrats 100 kann ein Bitleitungsätzverfahren in dem Zellenbereich C des Substrats 100 durchgeführt werden. Das Bitleitungsätzverfahren kann hintereinander liegende erste und zweite Ätzverfahren aufweisen.
  • Bezug nehmend auf 3 und 18A bis 18D kann ein erstes Ätzverfahren an der leitfähigen Schicht 430a und dem vorläufigen leitfähigen Puffermuster 416b einschließlich eines teilweisen Entfernens der leitfähigen Schicht 430a, des vorläufigen leitfähigen Puffermusters 416b und des vorläufigen Kontakts 420a durchgeführt werden, wodurch ein leitfähiges Puffermuster 416 und eine leitfähige Leitung 430 an dem leitfähigen Puffermuster 416 gebildet werden, die als eine Leitung geformt sein können, die sich in der zweiten Richtung II erstreckt.
  • Anders formuliert kann die leitfähige Schicht 430a teilweise aus dem Zellenbereich gemäß dem ersten Ätzverfahren entfernt werden, um das vorläufige leitfähige Puffermuster 416b und einen oberen Abschnitt des vorläufigen Kontakts 420a aus dem Zellenbereich C durch eine Überätzung des ersten Ätzverfahrens zu entfernen, wodurch ein leitfähiges Puffermuster 416, ein oberer Kontakt 422 und eine leitfähige Leitung 430, die das leitfähige Puffermuster 416 und den oberen Kontakt 422 berührt, gebildet werden.
  • Bei einigen beispielhaften Ausführungsformen können das vorläufige leitfähige Puffermuster 416b und der vorläufige Kontakt 420a ein gemeinsames Material aufweisen, derart, dass das vorläufige leitfähige Puffermuster 416b und der obere Abschnitt des vorläufigen Kontakts 420a mit einer gemeinsamen Ätzrate durch die Überätzung des ersten Ätzverfahrens entfernt werden.
  • Ein Bitleitungsmaskenmuster M kann beispielsweise an der Abdeckschicht 436a in dem Zellenbereich C und dem peripheren Isolationsmuster 900 und dem peripheren Gate-Abdeckmuster 860 in dem peripheren Bereich P mit einer solchen Konfiguration gebildet werden, dass der periphere Bereich P durch das Bitleitungsmaskenmuster M bedeckt wird und die Abdeckschicht 436a auf einer Linie, die sich entlang der zweiten Richtung II erstreckt, freigelegt wird. Das erste Ätzverfahren, wie z. B. ein Trockenätzverfahren, kann dann an der Abdeckschicht 436a unter Verwendung des Bitleitungsmaskenmusters M als eine Ätzmaske durchgeführt werden. Das Trockenätzverfahren kann beispielsweise ein Plasmaätzverfahren aufweisen.
  • Die Abdeckschicht 436a, die leitfähige Metallschicht 434a und die Barriereschicht 432a können aufeinanderfolgend zu einem Bitleitungsabdeckmuster 436, einem leitfähigen Metallmuster 434 bzw. einem Barrieremuster 432 strukturiert werden, wodurch durch das erste Ätzverfahren eine leitfähige Leitung 430 gebildet wird. Das vorläufige leitfähige Puffermuster 416b und ein oberer Abschnitt des vorläufigen Kontakts 420a, der dem vorläufigen leitfähigen Puffermuster 416b entspricht, können insbesondere ebenfalls durch eine Überätzung des ersten Ätzverfahrens strukturiert werden. Das vorläufige leitfähige Puffermuster 416b und ein oberer Abschnitt des vorläufigen Kontakts 420a können somit als ein leitfähiges Puffermuster 416 bzw. ein oberer Kontakt 422 gebildet werden.
  • Bei einigen beispielhaften Ausführungsformen kann das vorläufige leitfähige Puffermuster 416b eine ausreichende Dicke zum Absorbieren der Überätzung des ersten Ätzverfahrens haben, so dass das vorläufige leitfähige Puffermuster 416b vollständig entfernt werden kann und das vorläufige Härtungsmuster 414b, das unter dem vorläufigen leitfähigen Puffermuster 416b liegt, ausreichend bei dem ersten Ätzverfahren freigelegt werden kann. Der vorläufige Kontakt 420a kann ferner gleichzeitig mit dem vorläufigen leitfähigen Puffermuster 416b bei dem ersten Ätzverfahren entfernt werden, so dass der obere Kontakt 422 und das leitfähige Puffermuster 416 die gleiche Dicke haben können.
  • Wenn das vorläufige leitfähige Puffermuster 416b möglicherweise eine unzureichende Dicke zum Absorbieren der Überätzung des ersten Ätzverfahrens hat, können das vorläufige Härtungsmuster 414b und das vorläufige Muster 412c eines thermischen Oxids die Überätzung des ersten Ätzverfahrens absorbieren. In einem solchen Fall können das vorläufige Härtungsmuster 414b und das vorläufige Muster 412c eines thermischen Oxids durch die Überätzung des ersten Ätzverfahrens entfernt werden, und der vorläufige Kontakt 420a kann ebenfalls gleichzeitig mit dem vorläufigen Härtungsmuster 414b und dem vorläufigen Muster 412c eines thermischen Oxids sowie mit dem vorläufigen leitfähigen Puffermuster 416b bei dem ersten Ätzverfahren entfernt werden. Die Dicke des oberen Kontakts 422 kann daher größer als die Dicke des leitfähigen Puffermusters 416 sein.
  • Wenn daher das vorläufige Härtungsmuster 414b und das vorläufige Muster 412c eines thermischen Oxids die Überätzung des ersten Ätzverfahrens ausreichend absorbieren können und eine Restdicke des vorläufigen Härtungsmusters 414b und des vorläufigen Musters 412c eines thermischen Oxids nach dem ersten Ätzverfahren zum Schützen des Substrats 100 bei einem anschließenden zweiten Ätzverfahren ausreichend sein kann, müssen die leitfähige Pufferschicht 416a oder das vorläufige leitfähige Puffermuster 416b nicht für das Puffermuster 410 gebildet werden.
  • Bei einigen beispielhaften Ausführungsformen kann das leitfähige Puffermuster 416 eine Dicke von etwa 2 nm bis etwa 20 nm haben. Wenn beispielsweise das vorläufige Muster 412c eines thermischen Oxids eine Dicke von etwa 5 nm bis etwa 6 nm haben kann, kann die Dicke des leitfähigen Puffermusters 416 auf etwa 4 nm maximal reduziert werden.
  • Das heißt, die Dicke oder die Höhe des leitfähigen Puffermusters 416 kann gemäß der Überätzung des ersten Ätzverfahrens und der Dicke des vorläufigen Musters 412c eines thermischen Oxids reduziert werden. Eine Gesamthöhe des Puffermusters 410 kann daher aufgrund einer Höhenreduzierung des leitfähigen Puffermusters 416 reduziert werden.
  • Bezug nehmend auf 3 und 19A bis 19D kann ein zweites Ätzverfahren hintereinander an dem vorläufigen Härtungsmuster 414b, dem vorläufigen Muster 412c eines thermischen Oxids und einem unteren Abschnitt des vorläufigen Kontakts 420a unter dem oberen Kontakt 422 ausgeführt werden.
  • Das vorläufige Härtungsmuster 414b und das vorläufige Muster 412c eines thermischen Oxids können somit als ein Härtungsmuster bzw. ein Muster 412 eines thermischen Oxids gemustert werden, und der untere Abschnitt des vorläufigen Kontakts 420a kann durch das zweite Ätzverfahren als ein unterer Kontakt 424 strukturiert werden. Der untere Kontakt 424 kann sich durch das erste Kontaktloch H1 und die Übergangsvertiefung R zu dem oberen Kontakt 422 erstrecken. Die Stapelstruktur des Musters 412 eines thermischen Oxids, des Härtungsmusters 414 und des leitfähigen Puffermusters 416 kann als ein Puffermuster 410, das zwischen das Isolationsmuster 300 und die leitfähige Leitung 430 gebracht ist, vorgesehen sein. Der obere Kontakt 422 und der untere Kontakt 424 können zusätzlich als ein erster Kontakt 420 vorgesehen sein.
  • Anders formuliert können das vorläufige Muster 412c eines thermischen Oxids und ein unterer Abschnitt des vorläufigen Kontakt 420a gemäß einem zweiten Ätzverfahren, das anschließend an das erste Ätzverfahren durchgeführt wird, teilweise entfernt werden, um das Muster 412 eines thermischen Oxids unter dem leitfähigen Puffermuster 416 und den unteren Kontakt 424 unter dem oberen Kontakt 422 in dem ersten Kontaktloch H1 und der Übergangsvertiefung R zu bilden, derart, dass das Muster 412 eines thermischen Oxids und das leitfähige Puffermuster 416 mindestens teilweise das Puffermuster 410 aufweisen und der untere Kontakt 424 und der obere Kontakt 422 mindestens teilweise den ersten Kontakt 420 aufweisen.
  • Das zweite Ätzverfahren kann ein Trockenätzverfahren, wie zum Beispiel ein Plasmaätzverfahren, aufweisen und kann mit dem ersten Ätzverfahren hintereinander ausgeführt werden. Das erste Ätzverfahren und das zweite Ätzverfahren können das Bitleitungsätzverfahren begründen.
  • Da die Ätzraten des vorläufigen Härtungsmusters 414b und des vorläufigen Musters 412c eines thermischen Oxids wesentlich kleiner als dieselbe des vorläufigen Kontakts 420a sein können, kann das vorläufige Muster 412c eines thermischen Oxids verbleiben, obwohl das zweite Ätzverfahren bis zu dem Boden der Übergangsvertiefung R ausgeführt werden kann, und der untere Abschnitt des vorläufigen Kontakts 420a kann als der untere Kontakt 424 gebildet werden. Das heißt, das Substrat 100 kann vor dem zweiten Ätzverfahren ausreichend geschützt werden, obwohl das zweite Ätzverfahren bis zu dem Boden der Übergangsvertiefung R ausgeführt werden kann.
  • Die Dicke und die Ätzrate des vorläufigen Härtungsmusters 414b und des vorläufigen Musters 412c eines thermischen Oxids können somit auf eine solche Weise gesteuert und angepasst werden, dass das Ätzstoppmuster 320 oder das Basisoxidmuster 310 ohne irgendwelche Schäden an dem Substrat 100 freigelegt werden können, während das zweite Ätzverfahren bis zu dem Boden der Übergangsvertiefung R ausgeführt werden kann und der untere Abschnitt des vorläufigen Kontakts 420a als der untere Kontakt 424 gebildet werden kann.
  • Die Zusammensetzungen und die Dicken des Härtungsmusters 414 und des Musters 412 eines thermischen Oxids können in Anbetracht der Höhe des unteren Kontakts 424 und einer relativen Ätzrate hinsichtlich des vorläufigen Kontakts 420a bestimmt werden. Bei einigen beispielhaften Ausführungsformen kann das Muster 412 eines thermischen Oxids eine Dicke von etwa 5 nm bis etwa 10 nm haben, und das Härtungsmuster 414 kann eine Dicke von etwa 2 nm bis etwa 3 nm haben.
  • Wie im Vorhergehenden beschrieben wurde, kann, wenn das Muster 412 eines thermischen Oxids ausreichend hoch (oder dick) und gegenüber dem Bitleitungsätzverfahren ausreichend beständig sein kann, das Puffermuster 410 lediglich das Muster 412 eines thermischen Oxids und das Härtungsmuster 414 ohne das leitfähige Puffermuster 416 aufweisen. In einem solchen Fall können das Muster 412 eines thermischen Oxids und das Härtungsmuster 414 die Überätzung des ersten Ätzverfahrens absorbieren und können gegenüber dem zweiten Ätzverfahren zum Minimieren der Schäden an dem Substrat 100 und dem BCAT 200 bei dem Bitleitungsätzverfahren ausreichend beständig sein.
  • Eine Mehrzahl von Leitungsmustern L kann dementsprechend bei einer solchen Konfiguration auf dem Isolationsmuster 300 angeordnet sein, bei der sich das Leitungsmuster in der zweiten Richtung II erstrecken kann und von einem benachbarten Leitungsmuster L durch die gleiche Spaltstrecke in der ersten Richtung I beabstandet sein kann.
  • Das Leitungsmuster L kann das Puffermuster 410, das auf dem Isolationsmuster 300 angeordnet sein kann, den ersten Kontakt 420, der durch das Isolationsmuster 300 einen Kontakt mit dem ersten Übergang 222 herstellt und eine Oberseitenfläche auf dem gleichen Niveau wie das Puffermuster 410 hat, und die leitfähige Leitung 430 auf dem Puffermuster 410 und dem ersten Kontakt 420 aufweisen und elektrische Signale in der zweiten Richtung II übertragen.
  • Bezug nehmend auf 3 und 20A bis 20D kann ein Bitleitungsabstandshalter 440 an Seitenoberflächen jedes Leitungsmusters L auf eine solche Weise gebildet werden, dass die Übergangsvertiefung R und das erste Kontaktloch H1 mit dem Bitleitungsabstandshalter 440 gefüllt werden können, wodurch eine Bitleitungsstruktur 400 an dem Substrat 100 gebildet wird. Anders formuliert kann ein Bitleitungsabstandshalter 440 an Seitenoberflächen der leitfähigen Leitung 430 und des Puffermusters 410 gebildet werden, wobei der Bitleitungsabstandshalter das erste Kontaktloch H1 und die Übergangsvertiefung R um den ersten Kontakt 420 herum füllt.
  • Eine Abstandshalterschicht (nicht gezeigt) kann an dem Isolationsmuster 300 bis zu einer ausreichenden Dicke gebildet werden, so dass der Spaltraum zwischen den benachbarten Leitungsmustern L und die Innenräume der Übergangsvertiefung R und des ersten Kontaktlochs H1 um den unteren Kontakt 424 herum mit Isolationsmaterialien gefüllt werden können. Die Abstandshalterschicht kann dann durch ein isotropes Ätzverfahren teilweise entfernt werden und kann lediglich an den Seitenoberflächen jedes Leitungsmusters L verbleiben. Die Abstandshalterschicht kann beispielsweise durch ein CVD-Verfahren gebildet werden, und die Isolationsmaterialien für die Abstandshalterschicht können entweder Oxid, Nitrid oder Oxynitrid aufweisen.
  • Die Reste des Maskenmusters M können dann von dem Bitleitungsabdeckmuster 436 entfernt werden, wodurch die Bitleitungsstruktur 400 an dem Substrat 100 gebildet wird.
  • Das Isolationszwischenschichtmuster 500 zum Bedecken der Bitleitungsstruktur 400 und der Ladungsspeicherungsstruktur 600, die den zweiten Kontakt 610 und den Ladungshalter 620 hat, können danach an dem Substrat 100, an dem die Bitleitungsstruktur 400 gebildet sein kann, gebildet werden, wodurch die Speichervorrichtung 1000, die in 4A bis 4D gezeigt ist, gebildet wird.
  • Gemäß einigen beispielhaften Ausführungsformen der Speichervorrichtungen und Verfahren zum Herstellen derselben kann die Schicht 412b eines thermischen Oxids durch das Verfahren einer thermischen Oxidation zu Polysilizium an der Isolationsschicht 300a gleichzeitig mit der peripheren Gate-Isolationsschicht gebildet werden. Die Schicht 412b eines thermischen Oxids kann als das Muster 412 eines thermischen Oxids des Puffermusters 410 zum Verhindern von Ätzschäden an dem Substrat 100 und dem BCAT 200, der unter der Isolationsschicht 300a liegt, bei dem Bitleitungsätzverfahren gebildet werden.
  • Die Dicke der Schicht 412b eines thermischen Oxids kann lediglich durch Ändern der Anfangsdicke des Polysiliziums und der Verfahrensbedingungen des Verfahrens einer thermischen Oxidation zum Bilden der peripheren Gate-Isolationsschicht 810 ohne Weiteres gesteuert werden, so dass das Muster 412 eines thermischen Oxids gesteuert werden kann, um eine ausreichende Dicke zum Schützen des Substrats 100 und des BCAT 200 bei dem Bitleitungsätzverfahren zu haben. Da die Ätzrate des Musters 412 eines thermischen Oxids wesentlich kleiner als dieselbe des leitfähigen Materials des ersten Kontakts 420, der den Kontakt mit dem ersten Übergang 220 herstellt, sein kann, kann eine kleine Dicke des Musters eines thermischen Oxids ausreichend sein, um das Substrat 100 bei dem Bitleitungsätzverfahren zu schützen. Wenn das Puffermuster 410 das Muster eines thermischen Oxids aufweisen kann, kann somit eine Gesamtdicke oder eine Gesamthöhe des Puffermusters 410 reduziert werden, und somit kann das Seitenverhältnis des Leitungsmusters L bei dem Bitleitungsätzverfahren reduziert werden, wodurch der Zusammenbruch des Leitungsmusters L bei dem Bitleitungsätzverfahren und der Überbrückungsdefekt der Bitleitungsstruktur 400 verhindert werden.
  • Die Höhe des leitfähigen Puffermusters 416 bei dem Puffermuster 410 kann zusätzlich ebenfalls reduziert werden, da das Puffermuster 410 das Muster eines thermischen Oxids, das eine gute Ätzbeständigkeit bei dem Bitleitungsätzverfahren hat, aufweisen kann, so dass der Bereich der gegenüberliegenden Flächen zwischen dem leitfähigen Puffermuster 416 und dem oberen Kontakt 422 angrenzend aneinander ausreichend reduziert werden kann. Die parasitäre Kapazität zwischen den benachbarten Bitleitungsstrukturen 400 kann somit reduziert werden, und die Abtastspanne der Bitleitungsstruktur 400 kann verbessert werden, wodurch die Betriebscharakteristiken der Speichervorrichtung 1000 verbessert werden können.

Claims (20)

  1. Speichervorrichtung (1000) mit: einem Substrat (100), das eine Mehrzahl von aktiven Regionen (102), die durch eine Vorrichtungstrennungsschicht (110) definiert sind, aufweist; einer Mehrzahl von Zellentransistoren (200) auf der Mehrzahl von aktiven Regionen (102) des Substrats (100), wobei jeder Zellentransistor (200) der Mehrzahl von Zellentransistoren ein vergrabenes Zellen-Gate (CG) in dem Substrat (100) und einen Übergangsabschnitt (220) angrenzend an das vergrabene Zellen-Gate (CG) und mindestens teilweise entfernt von dem Substrat (100) in Bezug auf das vergrabene Zellen-Gate (CG) aufweist; einem Isolationsmuster (300) an dem Substrat (100), wobei das Isolationsmuster (300) die Mehrzahl von Zellentransistoren (200) und die Vorrichtungstrennungsschicht (110) bedeckt; und einer Bitleitungsstruktur (400) an dem Isolationsmuster (300) und verbunden mit dem Übergangsabschnitt (220), wobei die Bitleitungsstruktur (400) folgende Merkmale aufweist: ein Puffermuster (410), das sich auf dem Isolationsmuster (300) erstreckt und ein Muster (412) eines thermischen Oxids aufweist, eine leitfähige Leitung (430) an dem Puffermuster (410), und einen Kontakt (420), der sich von der leitfähigen Leitung (430) durch das Puffermuster (410) und das Isolationsmuster (300) zu dem Übergangsabschnitt (220) erstreckt, wobei die leitfähige Leitung (430) eine gleiche Breite wie das Muster (412) eines thermischen Oxids aufweist.
  2. Speichervorrichtung (1000) nach Anspruch 1, bei der das Muster (412) eines thermischen Oxids Siliziumoxid aufweist.
  3. Speichervorrichtung (1000) nach Anspruch 2, bei der das Muster (412) eines thermischen Oxids eine Dicke von etwa 5 nm bis etwa 10 nm hat.
  4. Speichervorrichtung (1000) nach Anspruch 2, bei der das Puffermuster (410) ferner ein leitfähiges Puffermuster (416) aufweist, das auf dem Muster (412) eines thermischen Oxids ist, wobei das leitfähige Puffermuster (416) eine Deckoberfläche hat, die im Wesentlichen koplanar zu einer Deckoberfläche des Kontakts (420) ist.
  5. Speichervorrichtung (1000) nach Anspruch 4, bei der das leitfähige Puffermuster (416) und der Kontakt (420) ein gemeinsames leitfähiges Material aufweisen.
  6. Speichervorrichtung (1000) nach Anspruch 5, bei der das leitfähige Puffermuster (416) Polysilizium aufweist und eine Dicke von etwa 2 nm bis etwa 20 nm hat.
  7. Speichervorrichtung (1000) nach Anspruch 4, bei der das Puffermuster (410) zwischen dem leitfähigen Puffermuster (416) und dem Muster (412) eines thermischen Oxids ein Härtungsmuster (414) aufweist.
  8. Speichervorrichtung (1000) nach Anspruch 7, bei der das Härtungsmuster (414) eine Dicke von etwa 2 nm bis etwa 3 nm hat.
  9. Speichervorrichtung nach Anspruch 1, bei der das Puffermuster (410) ein Härtungsmuster (414), das auf dem Muster (412) eines thermischen Oxids ist, aufweist, wobei das Härtungsmuster (414) eine Deckoberfläche hat, die im Wesentlichen koplanar zu einer Deckoberfläche des Kontakts (420) ist.
  10. Speichervorrichtung (1000) nach Anspruch 1, bei der der Übergangsabschnitt (220) folgende Merkmale aufweist: einen höheren Übergang (224), der eine Deckoberfläche hat, die im Wesentlichen koplanar zu einer Deckoberfläche der Vorrichtungstrennungsschicht (110) ist, und einen unteren Übergang (222), der eine Deckoberfläche hat, die in Bezug auf die Deckoberfläche der Vorrichtungstrennungsschicht (110) nahe dem Substrat (100) ist, und der Kontakt (420) eine zylindrische Form hat und sich von der leitfähigen Leitung (430) zu dem unteren Übergang (222) erstreckt.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung (1000), mit folgenden Schritten: Bereitstellen eines Substrats (100), das eine Mehrzahl von Zellentransistoren (200) auf einer Mehrzahl von aktiven Regionen (102), die durch eine Vorrichtungstrennungsschicht (110) definiert sind, aufweist, wobei jeder Zellentransistor (200) der Mehrzahl von Zellentransistoren ein vergrabenes Zellen-Gate (CG) in dem Substrat (100) und einen Übergangsabschnitt (220) angrenzend an das vergrabene Zellen-Gate (CG) und in Bezug auf das vergrabene Zellen-Gate (CG) mindestens teilweise entfernt von dem Substrat (100) aufweist; aufeinanderfolgendes Bilden einer Isolationsschicht (300a) und einer Pufferschicht (410a) an dem Substrat (100), wobei die Pufferschicht (410a) eine Schicht (412b) eines thermischen Oxids aufweist; Bilden eines vorläufigen Kontakts (420a), der die Pufferschicht (410a) und die Isolationsschicht (300a) durchdringt, derart, dass der vorläufige Kontakt (420a) unter einer Deckoberfläche der Vorrichtungstrennungsschicht (110) einen Kontakt mit dem Übergangsabschnitt (220) herstellt und von der Vorrichtungstrennungsschicht (110), von einem Isolationsmuster (300) und von einem vorläufigen Puffermuster (410b) eingeschlossen ist; Bilden einer leitfähigen Schicht (430a) an dem vorläufigen Puffermuster (410b) und dem vorläufigen Kontakt (420a); und Bilden einer Bitleitungsstruktur (400), die sich auf dem Isolationsmuster (300) erstreckt, basierend auf einem teilweisen Entfernen der leitfähigen Schicht (430a), des vorläufigen Puffermusters (410b) und des vorläufigen Kontakts (420a), wobei die Bitleitungsstruktur (400) ein Puffermuster (410) an dem Isolationsmuster (300), eine leitfähige Leitung (430) an dem Puffermuster (410) und einen Kontakt (420), der den Übergangsabschnitt (222) und die leitfähige Leitung (430) verbindet, hat, wobei das Puffermuster (410) ein Muster (412) eines thermischen Oxids aufweist.
  12. Verfahren nach Anspruch 11, bei dem das aufeinanderfolgende Bilden der Isolationsschicht (300a) und der Pufferschicht (410a) folgende Schritte aufweist: Abscheiden von Isolationsmaterialien auf dem Substrat (100) entlang eines Zellenbereichs (C), auf dem die Zellentransistoren (200) angeordnet sind, und eines peripheren Bereichs (P), auf dem mindestens ein peripherer Transistor (800) anzuordnen ist, wodurch die Isolationsschicht (300a) an einer Gesamtheit des Substrats (100) gebildet wird; Bilden einer Halbleiterschicht (412a) an der Isolationsschicht (300a) in dem Zellenbereich (C), derart, dass das Substrat (100) in dem peripheren Bereich (P) freigelegt wird; mindestens teilweises thermisches Oxidieren des Substrats (100), um die Schicht (412b) eines thermischen Oxids aus der Halbleiterschicht (412a) in dem Zellenbereich (C) gleichzeitig zu einem Bilden einer peripheren Gate-Isolationsschicht (810) an einer aktiven Region in dem peripheren Bereich (P) zu bilden; und Bilden einer leitfähigen Pufferschicht (416a) an der Schicht eines thermischen Oxids (412b) und der peripheren Gate-Isolationsschicht (810).
  13. Verfahren nach Anspruch 12, bei dem das aufeinanderfolgende Bilden der Halbleiterschicht (412a) an der Isolationsschicht (300a) in dem Zellenbereich (C) folgende Schritte aufweist: aufeinanderfolgendes Bilden der Halbleiterschicht (412a) und einer Opferschicht (490a) an der Isolationsschicht (300a) quer zu dem Zellenbereich (C) und dem peripheren Bereich (P) des Substrats (100); teilweises Entfernen der Opferschicht (490a) und der Halbleiterschicht (412a) von dem Substrat (100), derart, dass die Isolationsschicht (300a) in dem peripheren Bereich (P) freigelegt wird und die Opferschicht (490a) und die Halbleiterschicht (412a) auf den Zellenbereich (C) begrenzt werden; Entfernen eines oberen Abschnitts der Isolationsschicht (300a) aus dem peripheren Bereich (P) basierend auf einem Ätzverfahren, das eine Ätzselektivität hinsichtlich der Opferschicht (490a) des Zellenbereichs (C) hat; und gleichzeitiges Entfernen eines unteren Abschnitts der Isolationsschicht (300a) und der Opferschicht (490a) aus jeweils dem peripheren Bereich (P) und dem Zellenbereich (C), derart, dass der Zellenbereich (C) durch die Halbleiterschicht (412a) bedeckt ist und eine Deckoberfläche des peripheren Bereichs (P) des Substrats (100) freigelegt wird.
  14. Verfahren nach Anspruch 13, bei dem die Halbleiterschicht (412a) Polysilizium aufweist und die Opferschicht (490a) ein Oxid aufweist.
  15. Verfahren nach Anspruch 12, bei dem das Substrat (100) ein einkristallines Silizium aufweist und die Halbleiterschicht (412a) Polysilizium aufweist, derart, dass die Schicht eines thermischen Oxids (412b) eine Dicke hat, die größer als dieselbe der peripheren Gate-Isolationsschicht (810) ist.
  16. Verfahren nach Anspruch 12, mit ferner folgendem Schritt: gleichzeitiges Bilden einer Härtungsschicht (414a, 820) an der Schicht eines thermischen Oxids (412b) in dem Zellenbereich (C) und an der peripheren Gate-Isolationsschicht (810) in dem peripheren Bereich (P) gemäß einem Nitrierverfahren.
  17. Verfahren nach Anspruch 12, bei dem das Bilden des vorläufigen Kontakts (420a) folgende Schritte aufweist: teilweises Entfernen der Pufferschicht (410a), der Isolationsschicht (300a) und des Übergangsabschnitts (220), der unter der Isolationsschicht (300a) liegt, um ein Kontaktloch (H1) und eine Übergangsvertiefung (R) zu bilden, wobei das Kontaktloch (H1) durch das vorläufige Puffermuster (410b) und das Isolationsmuster (300) definiert wird, und die Übergangsvertiefung (R) durch die Vorrichtungstrennungsschicht (110) definiert wird, derart, dass ein unterer Übergang (222), der eine niedrigere Deckoberfläche als die Deckoberfläche der Vorrichtungstrennungsschicht (110) hat, durch die Übergangsvertiefung (R) und das Kontaktloch (H1) freigelegt wird, wobei das vorläufige Puffermuster (410b) ein vorläufiges Muster eines thermischen Oxids (412c) und ein vorläufiges leitfähiges Puffermuster (416b) aufweist; und Füllen des Kontaktlochs (H1) und der Übergangsvertiefung (R) mit leitfähigen Materialien, um den vorläufigen Kontakt (420a) in dem Kontaktloch (H1) und der Übergangsvertiefung (R) zu bilden, derart, dass eine Deckoberfläche des vorläufigen Kontakts (420a) im Wesentlichen koplanar zu einer Deckoberfläche des vorläufigen Puffermusters (410b) ist.
  18. Verfahren nach Anspruch 17, bei dem das Bilden der Bitleitungsstruktur (400) folgende Schritte aufweist: teilweises Entfernen der leitfähigen Schicht (430a) aus dem Zellenbereich (C) gemäß einem ersten Ätzverfahren, um das vorläufige leitfähige Puffermuster (416b) und einen oberen Abschnitt des vorläufigen Kontakts (420a) aus dem Zellenbereich (C) durch eine Überätzung des ersten Ätzverfahrens zu entfernen, wodurch ein leitfähiges Puffermuster (416), ein oberer Kontakt (422) und die leitfähige Leitung (430), die das leitfähige Puffermuster (416) und den oberen Kontakt (422) berührt, gebildet werden; teilweises Entfernen des vorläufigen Musters (412c) eines thermischen Oxids und eines unteren Abschnitts des vorläufigen Kontakts (420a) gemäß einem zweiten Ätzverfahren, das anschließend an das erste Ätzverfahren durchgeführt wird, um das Muster (412) eines thermischen Oxids unter dem leitfähigen Puffermuster (416) und einen unteren Kontakt (424) unter dem oberen Kontakt (422) in dem Kontaktloch (H1) und der Übergangsvertiefung (R) zu bilden, derart, dass das Puffermuster (410) das Muster (412) eines thermischen Oxids und das leitfähige Puffermuster (416) aufweist und der Kontakt (420) den unteren Kontakt (424) und den oberen Kontakt (422) aufweist; und Bilden eines Bitleitungsabstandshalters (440) an Seitenoberflächen der leitfähigen Leitung (430) und des Puffermusters (410) und Auffüllen des Kontaktlochs (H1) und der Übergangsvertiefung (R) um den Kontakt (420) herum.
  19. Verfahren nach Anspruch 18, bei dem das vorläufige leitfähige Puffermuster (416b) und der vorläufige Kontakt (420a) ein gemeinsames Material aufweisen, derart, dass das vorläufige leitfähige Puffermuster (416b) und der obere Abschnitt des vorläufigen Kontakts (420a) mit einer gemeinsamen Ätzrate durch die Überätzung des ersten Ätzverfahrens entfernt werden.
  20. Bitleitungsstruktur (400) für eine Speichervorrichtung (1000), mit: einem Puffermuster (410), das sich auf einem Isolationsmuster (300), das ein Halbleitersubstrat (100) bedeckt, erstreckt, wobei das Halbleitersubstrat (100) einen Zellentransistor (200) aufweist, und das Puffermuster (410) ein Muster (412) eines thermischen Oxids aufweist; einer leitfähigen Leitung (430) auf dem Puffermuster (410), wobei die leitfähige Leitung (430) eine mit dem Puffermuster (410) und mit dem Muster (412) eines thermischen Oxids gemeinsame Breite hat; und einem zylindrischen Kontakt (420), der sich von der leitfähigen Leitung (430) durch das Puffermuster (410) und das Isolationsmuster (300) in das Halbleitersubstrat (100) erstreckt.
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