DE10237896B4 - Verfahren zum Ausbilden einer integrierten Abstandsschicht für die Gate-/Source-/Drain-Isolierung in einer vertikalen Arraystruktur und Transistor mit vertikalem Gate - Google Patents

Verfahren zum Ausbilden einer integrierten Abstandsschicht für die Gate-/Source-/Drain-Isolierung in einer vertikalen Arraystruktur und Transistor mit vertikalem Gate Download PDF

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Abstract

Verfahren zum Ausbilden einer Abstandsschicht in einem Halbleiterbauelement mit einem Graben zur Ausbildung einer Gateelektrode, wobei das Bauelement ein neben dem Graben ausgebildetes Padoxid und ein Padnitrid auf dem Padoxid umfaßt, wobei das Verfahren folgendes umfaßt: Abscheiden eines ersten leitenden Materials auf einer im Graben ausgebildeten Gateoxidschicht und auf dem Padnitrid; Abscheiden eines zweiten, von dem ersten Material verschiedenen, leitenden Materials auf dem ersten leitenden Material; Planarisieren des ersten und zweiten leitenden Materials bis auf eine Höhe, die mit dem Padnitrid koplanar ist; Entfernen des Padnitrids; Ätzen des ersten leitenden Materials bis auf eine vorbestimmte Tiefe im Graben zum Ausbilden einer Ausnehmung und Ausbilden einer integrierten Abstandsschicht in der Ausnehmung.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft die Ausbildung einer integrierten Abstandsschicht für die Gate-/Source- und Drainisolierung in einer vertikalen Bauelementhalbleiterstruktur.
  • ALLGEMEINER STAND DER TECHNIK
  • Bei der Herstellung integrierter Schaltungen werden in einem Substrat, allgemein Silizium, Strukturmerkmale erzeugt, was zu verschiedenen Bauelementen wie etwa Transistoren und Kondensatoren führt. Die Herstellung von Transistoren und Kondensatoren ist besonders bei Speicherbauelementen wichtig, die zum Übertragen von Ladung Transistoren und zum Speichern der Ladung Kondensatoren verwenden. Die Designer sind jedoch zunehmend mit schrumpfenden Schaltungsgrößen konfrontiert. Diese schrumpfenden Größen führen zu Herausforderungen beim Entwerfen integrierter Schaltungen, die große Kondensatoren erfordern, die auf der Schaltung eine relativ große Fläche in Anspruch nehmen, was mit den schrumpfenden Schaltungsgrößen in Konflikt steht. Besonders DRAM-Bauelemente (dynamischer Direktzugriffsspeicher) sind mit dem obenerwähnten Problem behaftet.
  • Ein weiteres Problem beim DRAM-Design beinhaltet die Zunahme des Kriechstroms bei kleiner werdenden Transistorbauelementen. Zur Lösung dieses Problems werden Tiefgrabentransistoren und -kondensatoren eingesetzt, um die zur Herstellung eines Bauelements benötigte Substratoberflächengröße zu reduzieren. Die Isolierung dieser Bauelemente erfordert jedoch die Ausbildung von Elementen, die zusätzliche lithographische Schritte erfordern und somit die Kosten vergrößern. Es wird somit ein Speicherzellendesign benötigt, das für eine gute Isolierung der Source- und Drainkontakte von dem vertikalen Gate sorgt und das die Größe des Bauelements nicht übermäßig vergrößert.
  • In der WO 01/65608 A2 ist ein Graben-DMOS-Transistor beschrieben, bei dem eine vertikale Gatestruktur eine Gateelektrode mit Polysilizid- und Polysilizium-Anteilen umfasst. Am oberen Ende der Gatestruktur ist die Gateoxidschicht unter die Oberfläche des Substrats zurückgesetzt. Die Gatestruktur wird durch eine BPSG-Schicht von oben bedeckt.
  • In der nachveröffentlichten DE 102 39 043 A1 ist eine Tiefgabenspeicherzelle beschrieben, die am oberen Ende einen Poly-Zapfen umfasst, der im unteren Teil von einer Gate-Polyschicht umgeben ist und im oberen Teil von einer Nitridabstandsschicht, die mit einer auf dem Halbleitersubstrat befindlichen Pad-Schicht planarisiert ist.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Durch die vorliegende Erfindung werden diese oben beschriebenen und weitere Probleme gelöst.
  • Bei einem ersten Aspekt stellt die vorliegende Erfindung ein Verfahren zum Ausbilden einer Abstandsschicht (Spacerschicht) in einem Halbleiterbauelement mit einem Graben zur Ausbildung einer Gateelektrode bereit. Das Bauelement umfaßt ein neben jeder Seite des Grabens ausgebildetes Padoxid und ein Padnitrid auf dem Padoxid. Das Verfahren beinhaltet das Abscheiden eines ersten leitenden Materials auf einer im Graben ausgebildeten Gateoxidschicht und auf dem Padnitrid, Abscheiden eines zweiten, vom ersten Material verschiedenen, leitenden Materials auf dem ersten leitenden Material, Planarisieren des leitenden Materials und der Gateelektrodenschicht auf eine Höhe, die mit dem Padnitrid koplanar ist, und Entfernen des Padnitrids. Das Verfahren beinhaltet weiterhin das Ätzen des ersten leitenden Materials bis zu einer vorbestimmten Tiefe im Graben zum Ausbilden einer Ausnehmung (Divot) und Ausbilden einer integrierten Abstandsschicht in der Ausnehmung.
  • Bei einem weiteren Aspekt stellt die vorliegende Erfindung ein Verfahren zum Ausbilden eines Speicherbauelements mit einem Vertikalarraytransistor bereit, durch das eine Gateelektrode in einem Graben ausgebildet wird, wobei das Bauelement ein neben dem Graben ausgebildetes Padoxid umfaßt und ein Padnitrid auf dem Padoxid aufweist. Das Verfahren umfaßt das Abscheiden eines ersten leitenden Materials auf einer im Graben ausgebildeten Gateoxidschicht und auf dem Padnitrid, Abscheiden eines zweiten leitenden Materials mit selektiven Ätzeigenschaften relativ zum ersten leitenden Material auf dem ersten leitenden Material, wobei das erste und zweite leitende Material eine Gateelektrode bilden, Planarisieren des ersten und zweiten leitenden Materials auf eine Höhe, die mit einer oberen Oberfläche des Padnitrids koplanar ist, und Entfernen des Padnitrids. Das Verfahren umfaßt weiterhin das Ätzen des ersten leitenden Materials auf eine vorbestimmte Tiefe im Graben zum Ausbilden einer Ausnehmung und Abscheiden einer Linerschicht in der Ausnehmung, wodurch in der Ausnehmung eine Abstandsschicht ausgebildet wird. Das Verfahren beinhaltet weiterhin das Abscheiden einer zweiten Linerschicht, das Abscheiden eines Arraydeckoxids auf der zweiten Linerschicht, das Planarisieren des Arraydeckoxids bis auf eine Höhe, die mit der Oberseite der zweiten Linerschicht koplanar ist, das Entfernen der zweiten Linerschicht von der Oberseite der Gateelektrode, das Ausbilden von Gateleitern auf der Gateelektrode und dem Arraydeckoxid, und das Ausbilden von Seitenwandabstandsschichten auf jeder Seite der Gateleiter.
  • Bei weiteren Aspekten stellt die vorliegende Erfindung einen Transistor mit vertikalem Gate bereit, der unter Verwendung des letztgenannten oben beschriebenen Verfahrens ausgebildet ist.
  • Ein Vorteil der bevorzugten Ausführungsformen der vorliegenden Erfindung besteht darin, daß Source- und Drainkontakte vom vertikalen Gate getrennt werden können und die Größe der zum Herstellen eines Bauelements benötigten Substratoberfläche oftmals verringert werden kann.
  • Ein weiterer Vorteil der bevorzugten Ausführungsformen der vorliegenden Erfindung besteht darin, daß eine integrierte Abstandsschicht für eine vertikale Arraystruktur bereitgestellt wird, die keine zusätzlichen lithographischen Schritte erfordert.
  • Ein weiterer Vorteil einer bevorzugten Ausführungsform der vorliegenden Erfindung besteht darin, daß ein Steuermechanismus bereitgestellt wird, der die Kontrolle über das Ätzen von Divots in der Peripherie der Gateelektrode verbessert.
  • Durch das Obengesagte sind die Merkmale und technischen Vorteile der vorliegenden Erfindung umrissen worden, damit man die folgende ausführliche Beschreibung der Erfindung besser verstehen kann. Zusätzliche Merkmale und Vorteile der Erfindung werden unten beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ein klareres Verständnis der obigen Merkmale der vorliegenden Erfindung ergibt sich aus der Betrachtung der folgenden Beschreibungen in Verbindung mit den beigelegten Zeichnungen. Es zeigen:
  • 1a und 1b im Querschnitt einen ausgerichteten Transistor mit vertikalem Gate beziehungsweise einen fehlausgerichteten Vertikalgatetransistor, woraus man die vorteilhaften Merkmale bevorzugter Ausführungsformen der vorliegenden Erfindung erkennen kann.
  • 2A–2H ein bevorzugtes Verfahren zum Ausbilden einer bevorzugten Ausführungsformstruktur der vorliegenden Erfindung und
  • 3A–3E ein bevorzugtes Verfahren zum Bearbeiten eines DRAM mit einem Vertikalarraytransistor.
  • Gleiche Zahlen und Symbole in den verschiedenen Figuren beziehen sich auf gleiche Teile, sofern nichts anderes angegeben ist. Die Figuren dienen dazu, die relevanten Aspekte der bevorzugten Ausführungsformen zu verdeutlichen und sind nicht unbedingt maßstabsgetreu.
  • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsform wird unten ausführlich erörtert. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zur Herstellung. Obwohl die vorliegende Erfindung im Kontext von Speicherbauelementen und insbesondere DRAM-Anwendungen erörtert wird, kann die vorliegende Erfindung in anderen Anwendungen eingesetzt werden.
  • Die 2A–2H veranschaulichen ein Verfahren der bevorzugten Ausführungsform der vorliegenden Erfindung zum Ausbilden einer vertikalen Struktur mit einer integrierten Abstandsschicht. Die Struktur 10 enthält ein Substrat 12, in dem ein Graben 14 zur Ausbildung einer Gateelektrode ausgebildet ist, und ein an den Seitenwänden des Grabens ausgebildetes Gateoxid 11 und ein neben jeder Seite des Grabens 14 ausgebildetes Padoxid 13. Der Graben enthält bevorzugt einen oberen Bereich, der einen Vertikalgatetransistor definiert, und einen unteren Bereich (nicht gezeigt), der einen Kondensator definiert. Ein Grabendeckoxid 9 definiert den untersten Bereich des Vertikalgatetransistorgebiets des Grabens und trennt (isoliert elektrisch) das vertikale Gate vom darunterliegenden Kondensator. Die Struktur 10 enthält weiterhin ein Padnitrid 15 auf dem Padoxid 13. Das Padoxid 13 dient als Barrierenschicht zwischen dem Substrat 12 und dem Padnitrid 15, um bei späteren Verarbeitungsschritten ungleiche Belastungen zwischen dem Padnitrid 15 und dem Substrat 12 abzupuffern. Das Padnitrid 15 dient wie unten beschrieben bei nachfolgenden Schritten in erster Linie als ein Ätzstopp für das chemisch-mechanische Polieren („CMP”). Bei einigen Ausführungsformen kann das Padnitrid 15 auch in späteren Schritten als eine Diffusionsbarriere dienen.
  • Das Verfahren der bevorzugten Ausführungsform umfaßt das Abscheiden eines ersten leitenden Materials 16, das bevorzugt aus Polysilizium besteht, auf einer im Graben 14 ausgebildeten Gateoxidschicht 11 und auch auf dem Padnitrid 15. Dies ist in 2B dargestellt. Das leitende Material 16 wird bevorzugt mit einer Dicke von etwa 20 bis etwa 100 nm abgeschieden, wobei bevorzugt eine chemische Dampfabscheidungstechnik (CVD-Technik) verwendet wird, obwohl andere Abscheidungstechniken wie etwa plasmaunterstützte chemische Dampfabscheidung (PECVD) oder physikalische Dampfabscheidung (PVD) verwendet werden könnten. Das leitende Material 16 könnte aber auch aus einer Wolfram-Silizium-Legierung oder Wolfram oder Tantal oder anderen wohlbekannten leitenden Materialien ausgebildet werden, die bei Halbleiterherstellungsprozessen verwendet werden, vorausgesetzt, das gewählte Material liefert das gewünschte selektive Ätzverhalten im Vergleich zu dem unten beschriebenen zweiten leitenden Material 18.
  • Wie in 2C gezeigt, wird ein zweites leitendes Material 18 auf dem ersten leitenden Material ausgebildet, und es füllt den Rest des Grabens 14. Dieses zweite leitende Material 18 ist bevorzugt aus einer Polysilizium-Germanium-Legierung ausgebildet, wobei der Siliziumgehalt bevorzugt 60% bis 90% aus macht und besonders bevorzugt ein Verhältnis von etwa 70% Silizium zu 30% Germanium vorliegt. Ein vorteilhaftes Merkmal des Polysilizium-Germaniums besteht darin, daß es bei Verwendung von z. B. NH4OH selektive Ätzeigenschaften relativ zu Polysilizium aufweist. Dieses Merkmal gestattet die Ausbildung von Abstandsschichtdivots in der Polysiliziumschicht 16, wie unten ausführlicher erläutert wird. Polysilizium-Germanium hat sich in Kombination mit Polysilizium als ein Gateleiter (GC) für P- und N-MOS-Transistoren im Stand der Technik herausgestellt, und es hat sich gezeigt, daß es im Hinblick auf einen geringen Germaniumgehalt (< 45%) äquivalent oder besser ist. Für P-dotiertes Polysilizium-Germanium ist eine erhebliche Reduzierung der Austrittsarbeit (bis zu ~0,4 Volt) beobachtet worden. Bei n-dotiertem Polysilizium-Germanium nimmt die Austrittsarbeit nur geringfügig ab.
  • Bei alternativen Ausführungsformen kann die Reihenfolge der Polysiliziumschicht und der Polysilizium-Germanium-Schicht vertauscht werden. Mit anderen Worten kann die erste leitende Schicht 16 aus Polysilizium-Germanium und die zweite leitende Schicht 18 aus Polysilizium ausgebildet werden. Wenngleich derartige Ausführungsformen die erwünschten selektiven Ätzeigenschaften zwischen den beiden Schichten liefern, hat man durch Versuche eine zufriedenstellendere Struktur gefunden, die Polysilizium als die erste Schicht und Polysilizium-Germanium als die zweite verwendet.
  • Wie in 2D dargestellt, werden das erste und zweite leitende Material 16 beziehungsweise 18 auf eine Höhe planarisiert, die zu einer oberen Oberfläche 20 des Padnitrids koplanar ist. Die Planarisierung kann durch reaktives Ionenätzen (RIE) erfolgen, wird aber bevorzugt durch einen chemisch-mechanischen Polierprozeß (CMP) vorgenommen. 2E veranschaulicht das Bauelement, nachdem der nächste Schritt des Ablösens des Padnitrids 15 ausgeführt worden ist, wobei in der Regel eine Naßätzung wie etwa heiße Phosphorsäure oder eine selektive Plasmaätzung verwendet wird. An dieser Stelle im Prozeß wird das verbleibende leitende Material 16 auf jeder Seite eines oberen Bereichs 22 der Polysilizium-Gateelektrode selektiv bis auf eine vorbestimmte Tiefe im Graben 14 geätzt, damit eine Ausnehmung (Divot) gebildet wird. Die Ausnehmungen (Divots) werden bevorzugt bis auf eine Tiefe von 20 bis 80 nm ausgebildet. Besonders bevorzugt werden die Ausnehmungen bis auf eine Tiefe von etwa 50 nm ausgebildet. Unter selektivem Ätzen wird verstanden, daß das leitende Material 16 weggeätzt wird, da aber durch diesen Ätzschritt das Gateelektrodenmaterial 18 nicht wesentlich entfernt wird. Dieses selektive Ätzen führt zu der Struktur, wie sie in 2F gezeigt ist. Bei der bevorzugten Ausführungsform, bei der das leitende Material 16 Polysilizium und das zweite leitende Material 18 Polysilizium-Germanium ist, liefert NH4OH die gewünschten Ätzeigenschaften, die gegenüber Silizium-Germanium selektiv sind. Der Fachmann erkennt, daß andere selektive Ätzmittel substituiert werden können, was eine Frage der Wahl beim Design und routinemäßiger Experimente ist. Bei dem Prozeß kann es sich entweder um eine Trocken- oder Naßätzung selektiv zu Silizium-Germanium und bevorzugt um eine intrinsische Plasmaätzung handeln. Die selektive Ätzung hinterläßt eine Ausnehmung 24 an der Peripherie der Gateelektrode (die aus einer ersten und zweiten leitenden Schicht 16 und 18 besteht), das bevorzugt etwa 50 nm groß ist. Bevorzugt wird eine dünne Oxidschicht im Bereich von 3 bis 5 nm nach dem selektiven Ätzschritt und vor dem unten erörterten Abscheiden der Nitridfüllschicht 26 aufgewachsen. Diese dünne Oxidschicht ist zwar in den Zeichnungen nicht gezeigt, wirkt aber dahingehend, die darunterliegenden Gebiete zu schützen, wenn die Nitridschicht entfernt wird.
  • Wie in 2G dargestellt, wird eine Linerschicht 26 auf dem Padoxid, dem zurückgeätzten leitenden Material 16 und auf der Polysilizium-Gateelektrode 18 abgeschieden, was dazu führt, daß die im vorausgegangenen Schritt ausgebildete Ausnehmung 24 gefüllt wird. Dann wird die Linerschicht 26 vollständig vom Padoxid und von der Oberseite der Polysilizium-Gateelektrode 18 weggeätzt, während der Bereich der Linerschicht 26 auf dem zurückgeätzten leitenden Material 16 geätzt wird. Bei einigen Ausführungsformen wird die Linerschicht 26 auf eine Höhe zurückgeätzt, die mit der Oberseite des Padoxids 13 koplanar ist, obwohl dies nicht immer der Fall ist. Das Ätzen kann durch RIE, Naßätzen oder eine beliebige andere Trockenätztechnik durchgeführt werden. Die Linerschicht 26 besteht bevorzugt aus Siliziumnitrid. In 2H ist die resultierende Struktur dargestellt, die eine Abstandsschicht 28 aufweist, die aus der im Divot 24 zwischen dem Gateoxid und der Polysilizium-Gateelektrode 18 zurückbleibenden Linerschicht ausgebildet wird. Durch das Ausbilden der Abstandsschicht 28 nach dem Ablösen des Padnitrids 15 werden außerdem zusätzliche Siliziumnitrid-Wiederauffüllschritte vermieden. Siliziumnitrid-Wiederauffüllschritte sind jedoch möglicherweise erforderlich, wenn beim Ablösen des Padnitrids versehentlich ein Teil der Nitridabstandsschicht abgelöst wird, wodurch die Kosten steigen.
  • Bei einem weiteren Verfahren einer bevorzugten Ausführungsform der vorliegenden Erfindung erfolgt das Ätzen des ersten leitenden Materials 16 auf eine vorbestimmte Tiefe im Graben 14 nach dem Planarisieren des leitenden Materials 16 und der Abscheidung des zweiten leitenden Materials, aber vor dem Ablösen des Padnitrids 15. Diese Reihenfolge von Schritten beinhaltet weniger Prozeßschritte zwischen der Abscheidung der leitenden Schichten 16, 18 und dem selektiven Ätzen dieser Schichten, wobei sich bei den Schritten die Silizium-Germanium- und Polysilizium-Schichten vermischen könnten, wodurch die Selektivität des sich anschließenden selektiven Ätzschritts verringert würde.
  • Die 3A–3E veranschaulichen ein bevorzugtes Verfahren zum Bearbeiten eines DRAM mit einem Vertikalarraytransistor. Die Bearbeitung des DRAM mit einem Vertikalarraytransistor beginnt mit der Ausbildung von Wannenimplantierungen und Arraykontaktimplantierungen nach dem letzten Schritt der Abstandsschichtausbildung, wie oben beschrieben und in 2H dargestellt. 3A veranschaulicht das Abscheiden einer zweiten Linerschicht 30 auf dem Padoxid 13, dem leitenden Material 16 und den Abstandsschichten 28. Die zweite Linerschicht 30 besteht bevorzugt aus Siliziumnitrid. Die zweite Linerschicht 30 wird mit einer Dicke von etwa 10 bis 30 nm abgeschieden. Ein Arraydeckoxid (ATO – array top oxide) 31 wird auf der zweiten Linerschicht 30 abgeschieden. Diese Oxidschicht wird im aktiven Flächenarray ausgebildet und trennt die vorbeilaufenden Wortleitungen von den darunterliegenden Gebieten. Das ATO wird dann durch einen CMP-Prozeß auf eine Höhe planarisiert, die mit der Oberseite der zweiten Linerschicht 30 koplanar ist, was nach der Verarbeitung zu einer ATO-Dicke im Bereich von 20 bis 60 nm führt, wie in 3b gezeigt.
  • Nach dem Abscheiden des Stapels aus Siliziumnitridliner 30/ATO 31 und Strukturieren dieses Stapels, so daß er nur im Array zurückbleibt, erfolgt eine Hilfsverarbeitung durch ein Oxidentglasieren (z. B. eine kurze BHF-Naßätzung) und Ablösen der zweiten Linerschicht 30. Dies erleichtert die Integration des Diffusionsbereichs durch Implantierung, Gateoxidierung und das Abscheiden von Polysilizium als dem ersten Teil des Gateelektrodenstapels im Hilfsbereich. Diese Polysiliziumschicht wird zusammen mit dem Nitridliner 30 auf dem vertikalen Gateleiter im Array durch eine Trockenätzung gefolgt von einer Naßreinigung des vertikalen Gatekontakts entfernt. Dies erleichtert die Integration der Gateelektrode mit den Gateleitern 32, die aus WSi, Polysilizium/WSi, Polysilizium/WN/W oder WN/W oder einem anderen geeigneten Gateleitermaterial bestehen. Einer der Leiter 32 ist auf der Polysilizium-Gateelektrode 18 positioniert und stellt eine aktive Wortleitung in der Speicherzelle dar. Ein weiterer der Leiter 33 ist auf dem ATO positioniert, das rechts von der Polysilizium-Gateelektrode 18 angeordnet ist, und stellt eine passive Wortleitung in der Speicherzelle dar. Dies ist in 3C dargestellt.
  • Auf die Oxidation der Seitenwände der Gateleiter 32 und 33 folgt die Abscheidung und das RIE eines Siliziumnitridliners, um Seitenwandabstandsschichten 34 auszubilden (die Oxidation führt zu einem Seitenwandoxid, falls Polysilizium oder WSi oxidiert werden, wohingegen im Fall von W/WN-Leitern eine selektive Oxidation verwendet wird, die nur Polysilizium oxidiert, falls überhaupt). Die Seitenwandabstandsschichten 34 (oder Seitenwandspacerschichten) bestehen bevorzugt aus Siliziumnitrid, können aber auch aus abgeschiedenem Siliziumoxid bestehen. Nach der Ausbildung der Seitenwandabstandsschichten werden, wie in der Technik bekannt ist, Source- und/oder Drain-Implantierungen ausgebildet.
  • Vor der Durchführung einer weiteren Verarbeitung wird auf dem ATO und den Gateleitern 32 ein Zwischenschichtdielektrikum abgeschieden, das als „MOL”-Oxid („middle of line”) 36 bezeichnet wird, und planarisiert. Die Kontakte 38 werden ausgebildet, damit sie die Source- und/oder Drain-Implantiergebiete kontaktieren, und zwar durch lithographisches Ausbilden von Kontaktgräben in dem MOL-Oxid 36 bis auf eine Tiefe, die dazu führt, daß die Kontakte 38 auf dem Silizium des aktiven Bereichs positioniert sind. Zur Ausbildung der Kontakte 38 werden diese Graben dann mit Polysilizium, Wolfram, Wolframsilizid oder einem anderen entsprechenden Leiter gefüllt. Der Fachmann erkennt, daß vor dem Fallen der Kontaktlöcher zum Ausbilden von Kontakten 38 eine Kontaktimplantierung vorgenommen wird, deren Zweck darin besteht, einen geringen Kontaktwiderstand zu liefern.
  • 1a veranschaulicht ein vertikales Grabenbauelement mit einer guten Ausrichtung der Strukturmerkmale. Die Kontakte 38 sind ordnungsgemäß ausgerichtet und kontaktieren dotierte Gebiete 42 (die entweder das Source- oder das Draingebiet für den Vertikalgatetransistor umfassen). Man beachte, daß die Kontakte 38 auf keinerlei Weise die Drainelektrode 16, 18 überlappen oder kontaktieren. Die Gateelektroden-Seitenwandabstandsschichten trennen zusammen mit dem zweiten Nitridliner 30 die Elektrode von den Kontakten über der Oberfläche der Implantierungsgebiete 42, und die Kontakte 38 würden wegen der Ausrichtung selbst ohne die integrierten Abstandsschichten 28 nicht die Gateelektrode unter der Oberfläche der Implantierungsgebiete kontaktieren. Im Gegensatz dazu sind in 1b die Kontakte 38 fehlausgerichtet und dringen in das Gebiet der Gateelektrode 18 ein. Durch das Vorliegen der Abstandsschicht 28, wie etwa einer Nitridabstandsschicht, die im Divot 24 ausgebildet ist, wird die Gateelektrode 16, 18 elektrisch von den Kontakten 38 isoliert, auch wenn die Kontakte ansonsten in das Grabengebiet eindringen würden. Durch dieses vorteilhafte Merkmal ist die Ausrichtung im resultierenden Produkt weniger kritisch.

Claims (26)

  1. Verfahren zum Ausbilden einer Abstandsschicht in einem Halbleiterbauelement mit einem Graben zur Ausbildung einer Gateelektrode, wobei das Bauelement ein neben dem Graben ausgebildetes Padoxid und ein Padnitrid auf dem Padoxid umfaßt, wobei das Verfahren folgendes umfaßt: Abscheiden eines ersten leitenden Materials auf einer im Graben ausgebildeten Gateoxidschicht und auf dem Padnitrid; Abscheiden eines zweiten, von dem ersten Material verschiedenen, leitenden Materials auf dem ersten leitenden Material; Planarisieren des ersten und zweiten leitenden Materials bis auf eine Höhe, die mit dem Padnitrid koplanar ist; Entfernen des Padnitrids; Ätzen des ersten leitenden Materials bis auf eine vorbestimmte Tiefe im Graben zum Ausbilden einer Ausnehmung und Ausbilden einer integrierten Abstandsschicht in der Ausnehmung.
  2. Verfahren nach Anspruch 1, wobei der Graben in einem Siliziumsubstrat ausgebildet wird.
  3. Verfahren nach Anspruch 1, wobei das erste leitende Material aus Polysilizium besteht.
  4. Verfahren nach Anspruch 1, wobei das erste leitende Material Polysilizium-Germanium umfaßt.
  5. Verfahren nach Anspruch 1, wobei das erste leitende Material eine Dicke von 20 bis 100 nm aufweist.
  6. Verfahren nach Anspruch 1, wobei der Schritt des Abscheidens des ersten und zweiten leitenden Materials und einer Linerschicht chemische Dampfabscheidung umfaßt.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Planarisierens des Padnitrids chemisch-mechanisches Polieren umfaßt.
  8. Verfahren nach Anspruch 1, wobei der Schritt des Planarisierens des Padnitrids reaktives Ionenätzen umfaßt.
  9. Verfahren nach Anspruch 1, wobei der Schritt des Ätzens des ersten leitenden Materials durch einen Prozeß erfolgt ausgewählt aus der Gruppe bestehend aus reaktivem Ionenätzen, Naßätzen und Plasmaätzen.
  10. Verfahren nach Anspruch 1, wobei das Zurückätzen der Linerschicht durch einen Prozeß erfolgt ausgewählt aus der Gruppe bestehend aus reaktivem Ionenätzen, Naßätzen und Plasmaätzen.
  11. Verfahren nach Anspruch 10, wobei beim Naßätzen NH4OH verwendet wird.
  12. Verfahren nach Anspruch 1, wobei das erste leitende Material 60 nm dick ist.
  13. Verfahren nach Anspruch 1, wobei das erste leitende Material Wolfram oder eine Wolframlegierung umfaßt.
  14. Verfahren nach Anspruch 1, wobei der Schritt des Ätzens des ersten leitenden Materials bis auf eine vorbestimmte Tiefe im Graben nach dem Schritt des Planarisierens des ersten und zweiten leitenden Materials und vor dem Schritt des Entfernens des Padnitrids ausgeführt wird.
  15. Verfahren nach Anspruch 1, wobei das Halbleiterbauelement ein dynamisches Speicherbauelement mit wahlfreiem Zugriff ist.
  16. Verfahren zum Ausbilden eines Speicherbauelements mit einem Vertikalarraytransistor, wodurch eine Gateelektrode in einem Graben ausgebildet wird, wobei der Transistor ein neben dem Graben ausgebildetes Padoxid umfaßt und ein Padnitrid auf dem Padoxid aufweist, wobei das Verfahren folgende Schritte umfaßt: Abscheiden eines ersten leitenden Materials auf einer im Graben ausgebildeten Gateoxidschicht und auf dem Padnitrid; Abscheiden eines zweiten leitenden Materials auf dem ersten leitenden Material zum Ausbilden der Gateelektrode, wobei das zweite leitende Material selektive Ätzeigenschaften relativ zum ersten leitenden Material aufweist; Planarisieren des ersten und zweiten leitenden Materials auf eine Höhe, die mit einer oberen Oberfläche des Padnitrids koplanar ist; Entfernen des Padnitrids; Ätzen des ersten leitenden Materials bis auf eine vorbestimmte Tiefe im Graben zum Ausbilden einer Ausnehmung und Abscheiden einer Linerschicht in der Ausnehmung, wodurch eine Abstandsschicht in der Ausnehmung ausgebildet wird; Abscheiden einer zweiten Linerschicht; Abscheiden eines Arraydeckoxids auf der zweiten Linerschicht; Planarisieren des Arraydeckoxids bis auf eine Höhe, die mit der Oberseite der zweiten Linerschicht koplanar ist; Entfernen der zweiten Linerschicht; Ausbilden von Gateleitern auf der Polysilizium-Gateelektrode und dem Arraydeckoxid und Ausbilden von Seitenwandabstandsschichten auf jeder Seite der Gateleiter.
  17. Verfahren nach Anspruch 16, wobei das Speicherbauelement ein DRAM-Bauelement ist.
  18. Verfahren nach Anspruch 16, wobei das erste leitende Material Polysilizium und das zweite leitende Material Polysilizium-Germanium umfaßt.
  19. Verfahren nach Anspruch 16, wobei die zweite Linerschicht aus Siliziumnitrid besteht.
  20. Transistor mit vertikalem Gate, der umfaßt: einen in einer oberen Oberfläche eines Substrats ausgebildeten Graben; ein entlang einer Seitenwand des Grabens ausgebildetes Gateoxid; eine Gateelektrode, die im Graben ausgebildet ist und sich über die obere Oberfläche des Substrats erstreckt, wobei die Gateelektrode, die ein erstes Material umfaßt, das gegenüber einem ersten Ätzmittel relativ nichtreaktionsfähig ist, von einem zweiten Material mit Ausnahme einer Ausnehmung in einem Graben umgeben ist, das zum ersten Ätzmittel relativ reaktionsfähig ist; die Ausnehmung, die im zweiten Material ausgebildet ist und sich eine vorbestimmte Strecke unter die obere Oberfläche des Substrats erstreckt; eine in der Ausnehmung ausgebildete erste Linerschicht; eine zweite aus einem Nitrid gebildete Linerschicht, die oberhalb der ersten Linerschicht angeordnet ist und das erste Material der Gateelektrode an deren Seitenwänden umgibt; mindestens ein dotiertes Gebiet neben dem Graben an der oberen Oberfläche des Substrats; einen ersten Leiter, der die Gateelektrode kontaktiert, und einen zweiten Leiter, der das mindestens eine dotierte Gebiet kontaktiert.
  21. Transistor mit vertikalem Gate nach Anspruch 20, wobei das erste Material Polysilizium und das zweite Material Polysilizium-Germanium ist.
  22. Transistor mit vertikalem Gate nach Anspruch 20, wobei die erste Linerschicht aus Siliziumnitrid ist.
  23. Transistor mit vertikalem Gate nach Anspruch 20, wobei das erste Ätzmittel, gegenüber dem das erste Material der Gateelektrode relativ nicht reaktionsfähig ist, NH4OH ist.
  24. Transistor mit vertikalem Gate nach Anspruch 20, weiterhin mit einem zweiten dotierten Gebiet neben dem Graben, das unter der oberen Oberfläche des Substrats ausgebildet ist.
  25. Transistor mit vertikalem Gate nach Anspruch 20, weiterhin mit einem im Graben ausgebildeten Grabenkondensator.
  26. Transistor mit vertikalem Gate nach Anspruch 20, wobei die vorbestimmte Strecke im Bereich 20 bis 80 nm liegt.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
US6617213B2 (en) * 2002-01-25 2003-09-09 Infineon Technologies Ag Method for achieving high self-aligning vertical gate studs relative to the support isolation level
US6740558B1 (en) * 2002-11-18 2004-05-25 Infineon Technologies Ab SiGe vertical gate contact for gate conductor post etch treatment
US6987042B2 (en) * 2003-05-30 2006-01-17 International Business Machines Corporation Method of forming a collar using selective SiGe/Amorphous Si Etch
KR100500473B1 (ko) * 2003-10-22 2005-07-12 삼성전자주식회사 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법
KR100574497B1 (ko) * 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법
TWI269434B (en) * 2005-02-05 2006-12-21 Nanya Technology Corp Memory device with vertical transistor and trench capacitor and fabrication method thereof
US7485910B2 (en) * 2005-04-08 2009-02-03 International Business Machines Corporation Simplified vertical array device DRAM/eDRAM integration: method and structure
KR100652426B1 (ko) * 2005-08-16 2006-12-01 삼성전자주식회사 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법
TWI305675B (en) * 2006-04-03 2009-01-21 Nanya Technology Corp Semiconductor device and fabrication thereof
KR100780620B1 (ko) * 2006-06-30 2007-11-30 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체소자 및 그 제조 방법
US20080001215A1 (en) * 2006-06-30 2008-01-03 Hynix Semiconductor Inc. Semiconductor device having recess gate and method of fabricating the same
KR100861174B1 (ko) * 2006-10-31 2008-09-30 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
US20090159947A1 (en) * 2007-12-19 2009-06-25 International Business Machines Corporation SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION
JP5623005B2 (ja) * 2008-02-01 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR101107658B1 (ko) * 2009-06-09 2012-01-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101142335B1 (ko) 2009-06-15 2012-05-17 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101105433B1 (ko) * 2009-07-03 2012-01-17 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
US8487370B2 (en) * 2010-07-30 2013-07-16 Infineon Technologies Austria Ag Trench semiconductor device and method of manufacturing
US8492845B2 (en) 2010-11-05 2013-07-23 International Business Machines Corporation Gate-to-gate recessed strap and methods of manufacture of same
US9252238B1 (en) * 2014-08-18 2016-02-02 Lam Research Corporation Semiconductor structures with coplanar recessed gate layers and fabrication methods
US9508818B1 (en) * 2015-11-02 2016-11-29 International Business Machines Corporation Method and structure for forming gate contact above active area with trench silicide
US10083871B2 (en) 2016-06-09 2018-09-25 International Business Machines Corporation Fabrication of a vertical transistor with self-aligned bottom source/drain

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998288A (en) * 1998-04-17 1999-12-07 Advanced Micro Devices, Inc. Ultra thin spacers formed laterally adjacent a gate conductor recessed below the upper surface of a substrate
WO2001065608A2 (en) * 2000-02-29 2001-09-07 General Semiconductor, Inc. Trench gate dmos field-effect transistor and method of making the same
DE10239043A1 (de) * 2001-09-27 2003-05-08 Infineon Technologies Ag Ausbildung einer Abstandsschicht in einer Speicherzelle mit tiefem Graben

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998288A (en) * 1998-04-17 1999-12-07 Advanced Micro Devices, Inc. Ultra thin spacers formed laterally adjacent a gate conductor recessed below the upper surface of a substrate
WO2001065608A2 (en) * 2000-02-29 2001-09-07 General Semiconductor, Inc. Trench gate dmos field-effect transistor and method of making the same
DE10239043A1 (de) * 2001-09-27 2003-05-08 Infineon Technologies Ag Ausbildung einer Abstandsschicht in einer Speicherzelle mit tiefem Graben

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