DE19912220B4 - Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterspeicherbauelements, wobei das Verfahren die Schritte umfasst:
Ausbilden einer Grabenätzmaske (102) auf einem ersten Halbleitersubstrat (100), wobei die Grabenätzmaske aus einem Isolatormaterial besteht;
Ätzen des frei zugänglichen ersten Halbleitersubstrats (100) und Ausbilden von Gräben (103) darin;
Auffüllen der Gräben (103) mit einem Isolationsmaterial zum Ausbilden einer Grabenisolation (104), die einen aktiven Bereich (105) festlegt;
Ätzen eines ausgewählten Teils der Grabenätzmaske (102) bis zu einem Teil des ersten Halbleitersubstrats (100), um ein Kontaktloch (109) für eine untere Kondensatorelektrode (110) zum ersten Halbleitersubstrat (100) auszubilden;
Füllen des Kontaktlochs (109) mit einem ersten leitfähigen Material und Strukturieren zur Ausbildung einer unteren Kondensatorelektrode (110), wobei die untere Kondensatorelektrode mit dem ersten Halbleitersubstrat (100) elektrisch verbunden wird;
aufeinanderfolgendes Ausbilden einer dielektrischen Schicht (112) und einer Schicht für eine obere Kondensatorelektrode (114) über dem ersten Halbleitersubstrat (100), einschließlich der unteren Kondensatorelektrode (110), wobei die obere Kondensatorelektrode...

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterspeicherbauelementen, insbesondere ein Verfahren zur Herstellung von dynamischen Direktzugriffsspeichern (DRAMs), die ein SOI (Silizium auf Isolator) durch Bonden von zwei massiven Siliziumwafern verwenden. Weiterhin betrifft die Erfindung ein aus zwei zusammengefügten Halbleitersubstraten aufgebautes Halbleiterspeicherelement.
  • Die Speicherdichte von Halbleiterspeichern steigt alle drei Jahre um das Vierfache und deren Arbeitsgeschwindigkeiten nehmen ebenfalls zu. Eine solche Entwicklung bei den Halbleiterspeichern ermöglicht die Arbeitsgeschwindigkeit eines DRAM (dynamischer Direktzugriffsspeicher) von 1 Gb (Gigabit) oder von 1 GHz (Gigahertz).
  • In einem DRAM-Bauelement wurde bis jetzt eine Speicherzellengröße von 8F2 verwendet, die in einer Ära der Dichte eines 64K DRAM eingeführt wurde. Die 8F2-Speicherzelle wird im Hinblick auf die Bitleitungsanordnung bezüglich eines Leseverstärkers als Zellenanordnung mit gefalteter Bitleitung bezeichnet. 8F2 ist die kleinste theoretische Zellengröße der Zellenanordnung mit gefalteter Bitleitung. Hierbei stellt F eine minimale Strukturgröße dar und ist normalerweise durch eine minimale Entwurfsregel festgelegt, die strukturiert werden kann. F kann auch die Hälfte (1/2) des Abstands von parallelen Bitleitungen bedeuten, der eine Speicherzellenmatrix umfaßt. Eine kleinste Zellengröße mit einem Rastermaß von 0,6 μm wird beispielsweise zu 8 × 0,3 × 0,3 = 0,72 μm2.
  • Wenn die minimale Strukturgröße (F) einmal festgelegt ist, ist eine minimale Zellengröße festgelegt und eine von einer Matrix gemäß der DRAM-Dichte belegte Fläche wird berechnet. Die von der Matrix belegte Fläche ist als "Nbit × Zellengröße" gegeben. Im Fall eines DRAM von 1 Gb entspricht beispielsweise Nbit 230 (= 1073741824). Das Verhältnis der Matrixfläche bezüglich einer Gesamtchipgröße wird "Matrixausnutzung" genannt. Die Matrixausnutzung beträgt im Fall eines DRAM mit hoher Dichte, wie z.B. eines 64 Mb DRAM und mehr, etwa 65%. Folglich wird die Chipgröße durch die folgende Gleichung als Funktion der minimalen Strukturgröße (F) ausgedrückt.
    [Gleichung] SC = α–1 × Nbit × 8F2
  • Hierbei bezeichnet Sc eine Chipgröße und α bezeichnet eine Matrixausnutzung. Die Berechnung einer DRAM-Chipgröße gemäß einer minimalen Strukturgröße oder Dichte gemäß der vorangehenden Gleichung ist in 1 dargestellt. Hierin wird die Chipgröße gemäß einer 8F2-Zellenanordnung mit gefalteter Bitleitung und einer Matrixausnutzung von 65% in jeder Speicherbauelement-Dichteära berechnet.
  • In 1 ist zu erwarten, daß eine Chipgröße für 1 Gb etwa 425 mm2, für 4 Gb etwa 960 mm2 und für 16 Gb etwa 2000 mm2 betragen wird. Es ist zu erwarten, daß es sehr schwierig ist, aus einer solch großen Chipgröße eine gute Chipausbeute zu erhalten, und es ist gut bekannt, daß die Ausbeute invers proportional zur Chipgröße ist. Für einen kosteneffizienten DRAM mit hoher Dichte ist es daher notwendig, daß eine Speicherzellengröße mit derselben minimalen Strukturgröße hergestellt wird. Es ist auf dem Fachgebiet gut bekannt, daß die minimale Zellengröße einer Zellenanordnung mit offenen Leitungen 6F2 ist (man bedenke, daß 8F2 die minimale Zellengröße der Zellenstruktur mit gefalteter Bitleitung ist). Die Zellenanordnung mit offener Bitleitung ist jedoch nachteilig hinsichtlich der Unempfindlichkeit gegenüber niederem Rauschen und hinsichtlich der Schwierigkeit beim Leseverstärkerlayout.
  • Es wird in jüngster Zeit von einer kombinierten Methode aus einem Layout mit offener Bitleitung und einer Abtastung der gefalteten Bitleitung berichtet. Es hat jedoch auch den Nachteil, daß sie eine zusätzliche Maske benötigt.
  • Die US 5,102,819 offenbart ein Speicherbauteil mit einem MIS-Transistor und einem Kondensator sowie ein Verfahren zu dessen Herstellung. Zunächst wird auf einem ersten Halbleitersubstrat ein Graben für die spätere Abgrenzung eines aktiven und inaktiven Bereichs ausgebildet. Der Graben und die Oberfläche des Substrats werden mit einer ersten Isolationsschicht überzogen, in der Öffnungen zur Kontaktierung einer ersten Kondensatorelektrode mit dem späteren Source/Drain-Bereich ausgebildet werden. Die erste Kondensatorelektrode wird abgeschieden und strukturiert und mit einem dazwischenliegenden Dielektrikum wird auf der ersten Kondensatorelektrode eine zweite Kondensatorelektrode ausgebildet. Nach dem Verdünnen des ersten Halbleitersubstrats von der Unterseite mittels Polieren wird die dünne Struktur mit dem Kondensator nach unten auf ein zweites Trägersubstrat aufgesetzt und der Strukturierungsvorgang auf der Seite des verdünnten ersten Halbleitersubstrats fortgesetzt. Dort werden nun im ersten Halbleitersubstrat Source/Drain-Bereiche angelegt, Wortleitungen auf dem Substrat ausgebildet, diese isoliert und schließlich eine Gateelektrode ausgebildet.
  • Die US 5,631,186 beschreibt ein ähnliches Speicherbauteil mit Transistor und Verfahren hierfür. Im Unterschied zur obigen US 5,102,819 wird die erste Kondensatorelektrode aus einer Schichtfolge von zwei Schichten ausgebildet und nach dem Ausbilden der zweiten Kondensatorelektrode hierauf eine zweite Isolationsschicht abgeschieden und poliert, bevor das erste Halbleitersubstrat und das Trägersubstrat miteinander verbunden werden.
    •
  • Es ist daher Aufgabe der Erfindung, ein weiteres Halbleiterspeicherbauelement mit hoher Dichte und ein Verfahren zu dessen Herstellung vorzusehen, mit denen ebenfalls der Bauelementisolationsbereich verringert und der aktiven Bereich vergrößert ist, um geringe Bauelementabmessungen bei optimalen Isolationseigenschaften zu erreichen.
  • Die Erfindung verwendet gebondete Wafer, d.h. ein SOI-Substrat, auf dem das Speicherbauelement aufgebaut wird. Das Speicherbauelement wird auf dem gebondeten Wafer so hergestellt, daß die zur Isolierung zwischen den Potentialmulden erforderlichen Flächen verringert werden können, die Größe des Isolationszwischenraums auch verringert werden kann und dadurch die Chipgröße verringert wird.
  • Um diesen und andere Vorteile gemäß dem Zweck der Erfindung zu erreichen, werden zwei Wafer, d.h. ein Prozeßwafer und ein Handhabungswafer, bereitgestellt. Zuerst wird eine Grabenätzmaske über dem Prozeßwafer ausgebildet, um einen aktiven Bereich und einen inaktiven Bereich festzulegen. Der frei zugängliche Prozeßwafer wird dann zur Ausbildung eines Grabens geätzt. Ein Isolationsmaterial wird in dem Graben und über der Grabenätzmaske abgeschieden. Ein Planarisierungsprozeß wird bis zu einer oberen Oberfläche der Grabenätzmaske hinab ausgeführt, wodurch eine Grabenisolation ausgebildet wird. Die Grabenisolation umgibt den aktiven Bereich, um jeden aktiven Bereich elektrisch zu isolieren. Ein ausgewählter Teil der Grabenätzmaske wird bis zum aktiven Bereich des Prozeßwafers hinab geätzt, um ein Kontaktloch für eine untere Kondensatorelektrode auszubilden. Ein leitfähiges Material wird in dem Kontaktloch und über der Grabenätzmaske und der Grabenisolation abgeschieden und dann strukturiert, um eine untere Elektrode auszubilden. Eine dielektrische Schicht und eine obere Elektrode werden abgeschieden, um einen Kondensator auszubilden. Die obere Elektrode wird planarisiert. Die planarisierte obere Elektrode des Prozeßwafers und der Handhabungswafer werden durch Anordnen einer Isolationsbondschicht dazwischen zusammengebondet. Die Oberfläche des Prozeßwafers des gebondeten Wafers wird bis zu einer oberen Oberfläche der Grabenisolation hinab planarisiert. Ein Transistor wird über der planarisierten Oberfläche des Prozeßwafers des gebondeten Wafers ausgebildet. Der Transistor umfaßt eine Gateelektrode und einen Übergangsbereich. Eine Isolationszwischenschicht wird über dem Transistor ausgebildet, um diesen zu bedecken. Die ausgewählte Isolationszwischenschicht wird geätzt, um ein Bitleitungskontaktloch auszubilden, welches den Übergangsbereich freilegt. Ein leitfähiges Material wird in dem Bitleitungskontaktloch und über der Isolationszwischenschicht abgeschieden und strukturiert, um eine Bitleitung auszubilden.
  • Da gemäß einem Aspekt der Erfindung der Ausbildung des Kondensators die Ausbildung des Transistors folgt, kann die Verschlechterung des Transistors unterdrückt werden. Die Grabenätzmaske wird nicht entfernt. Statt dessen dient die Grabenätzmaske dazu, den aktiven Bereich zusammen mit der Grabenisolation zu umgeben, und folglich kann der Prozeß vereinfacht werden und die Verschlechterung der Eigenschaften der Grabenisolation kann verhindert werden.
  • Gemäß einem weiteren Aspekt der Erfindung ist der minimale Abstand zwischen dem aktiven Bereich und einem benachbarten aktiven Bereich kleiner als die minimale Breite des aktiven Bereichs. Der Abstand zwischen der Bitleitung und einer benachbarten Bitleitung ist kleiner als eine Breite der Bitleitung und der Abstand zwischen den Gateelektroden.
  • Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
  • 1 eine Matrixgröße und eine Chipgröße als Funktion der minimalen Strukturgröße und der Zellenfläche;
  • 2 schematisch ein Diagramm eines Speicherzellenlayouts gemäß einer Ausführungsform der Erfindung;
  • 3 eine Querschnittsansicht entlang der Linie 3X-3X' von 2;
  • 4 eine Querschnittsansicht entlang der Linie 3Y-3Y' von 2;
  • 5 die Beziehung zwischen der Chipgröße und der minimalen Strukturgröße;
  • 6A bis 6F in ausgewählten Herstellungsstufen die Querschnitte eines Speicherbauelements, das auf einem Prozeßwafer gemäß einer Ausführungsform der Erfindung ausgebildet wird;
  • 7A bis 7C Querschnittsansichten entlang der Linie 6A-6A', 6B-6B' bzw. 6C-6C' von 6A bis 6C;
  • 7D eine Querschnittsansicht eines Prozeßwafers und eines Handhabungswafers, die zusammengebondet werden, um einen gebondeten Wafer auszubilden;
  • 7E eine Querschnittsansicht eines gebondeten Wafers, nachdem ein Planarisierungsprozeß auf einer Oberfläche eines Prozeßwafers des gebondeten Wafers ausgeführt wurde; und
  • 7F bis 7H Querschnittsansichten entlang der Linie 6D-6D', 6E-6E' bzw. 6F-6F' von 6D bis 6F.
    •
  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Speicherbauelements mit hoher Dichte unter Verwendung eines gebondeten Wafers, d.h. eines SOI-Substrats. Gemäß der Erfindung wird das Speicherbauelement mit hoher Dichte mit einer Zellenanordnung mit gefalteter Bitleitung mit einer Entwurfsregel von weniger als einer Zellengröße von 8F2 hergestellt. 2 zeigt schematisch das Diagramm eines Speicherzellenlayouts gemäß einer Ausführungsform der Erfindung, und 3 und 4 zeigen Querschnittsansichten entlang der Linie 3X-3X' bzw. 3Y-3Y' von 2.
  • Mit Bezug auf 2 und 3 ist der aktive Bereich 105, auf dem ein Zellentransistor und Speicherknoten- und Bitleitungskontakte ausgebildet sind, abgesehen von einer oberen Oberfläche desselben vollständig von einem Isolationsmaterial umgeben. Insbesondere ist der aktive Bereich 105 von einer Bauelementisolationsschicht 104 (hierin Grabenisolation) und einer Grabenätzmaske 102 umgeben. Ferner ist der aktive Bereich 105 von dem Silizium der peripheren Zellen und dem massivem Silizium elektrisch getrennt. Das Isolationsmaterial, das den aktiven Bereich umgibt, umfaßt eine Siliziumoxidschicht, eine dotierte Siliziumoxidschicht, wie z.B. Borphosphorsilikatglas, und eine Siliziumnitridschicht.
  • Wie gut bekannt ist, ist die Durchbruchspannung der Siliziumoxidschicht um etwa 1 Größenordnung größer als jene des massiven Siliziums. Daher kann die komplette Isolation durch Oxidverkappung die Fläche, die für eine Übergangsisolation zwischen den Potentialmulden in dem massiven Silizium erforderlich ist, stark einsparen und kann den Latch-Up, der in einem Massetransistor manchmal von großer Bedeutung ist, vollständig beseitigen. Der minimale Isolationszwischenraum zwischen benachbarten aktiven Bereichen kann leicht von einem 'F', das im herkömmlichen massiven Silizium erforderlich ist, auf 'αF' maßstäblich verkleinert werden, wobei α oberhalb Null liegt und geringer als 1 ist.
  • Wie in 2 und 4 zu sehen ist, ist die minimale Strukturgröße entlang der Bitleitungsrichtung 'F', aber die minimale Strukturgröße entlang der Wortleitung ist 'αF'. Hierbei entspricht 'αF' der Abmessung des Isolationszwischenraums. Wie vorstehend beschrieben, kann die Verringerung der Abmessung des Isolationszwischenraums durch Oxidverkappung ausgeführt werden. Die Durchbruchspannung der Siliziumoxidschicht ist um etwa 1 Größenordnung größer als jene des massiven Siliziums. Daher kann eine Grabenisolation durch Oxidverkappung mit einer Größenordnung von etwa einem Zehntel der Abmessung der Grabenisolation im Vergleich zum massiven Silizium erhalten werden. Folglich kann eine Zellengröße von weniger als 8F2, d.h. etwa 4(1 + α)F2, aus der gleichen minimalen Strukturgröße ('F') erhalten werden. Die Abschätzung der Chipgröße als Funktion der Dichte gemäß der minimalen Strukturgröße ist in 5 gemäß der Größe von α von 1, 0,5 bzw. 0 dargestellt. Wie in 5 zu sehen ist, entspricht sie, wenn α 1 ist, der minimalen Zellengröße der herkömmlichen Zellenanordnung mit gefalteter Bitleitung. Wenn α 0,5 ist, entspricht sie etwa drei Viertel der minimalen Zellengröße der Zellenanordnung mit gefalteter Bitleitung. In diesem Fall verringert sich die Chipgröße um proportional so viel. Wenn α Null ist, entspricht sie einer Hälfte der minimalen Zellengröße der Zellenanordnung mit gefalteter Bitleitung, und das Erreichen von weniger als dieser Zellengröße ist voraussichtlich unmöglich.
  • Mit erneutem Bezug auf 2, 3 und 4 ist der Speicherzellenkondensator 116 auf dem Isolator unterhalb des dünnen Siliziumwafers vergraben, d.h. unterhalb des dünnen Halbleitersubstrats 100a (Prozeßwafer) und des Bauelementisolationsbereichs 104 ausgebildet. Der Speicherzellenkondensator 116 umfaßt einen Speicherknoten 110, eine dielektrische Schicht 112 und eine Plattenelektrode 114. Der Speicherknoten ist mit dem Source/Drain-Gebiet 208 des Transistors 210 durch ein Kontaktloch 109 in der Isolationszwischenschicht 108 und der Grabenätzmaske 102 elektrisch verbunden. Da der Speicherzellenkondensator 116 in dem Isolator unterhalb des aktiven Bauelements vergraben ist, wird kein Höhenunterschied (Stufe) zwischen dem Zellenmatrixbereich und dem Peripheriebereich erzeugt. Der Prozeßschritt, der dem Schritt der Transistorausbildung folgt, ist genau derselbe wie der herkömmliche CMOS-Prozeß. Daher kann er auf einen Logik-CMOS-Prozeß oder einen eingebetteten Logikprozeß angewendet werden, wobei der DRAM und die Logik kombiniert werden.
  • Der Prozeßwafer 100a und der Handhabungswafer 200 sind durch die Verwendung einer Bondoxidschicht 204, die dazwischen angeordnet ist, zusammengebondet. Eine Bitleitung 214 ist über dem Prozeßwafer 100a ausgebildet und mit dem Source/Drain-Gebiet 208 durch eine ausgewählte Isolationszwischenschicht 212 elektrisch verbunden. Eine weitere Isolationszwischenschicht 216 ist über der Bitleitung 214 ausgebildet und eine Metalleitung 218 ist über der Isolationszwischenschicht 216 ausgebildet.
  • Der Herstellungsprozeß für die vorstehend angeführte Zellenanordnung wird nun mit Bezug auf 6 und 7 beschrieben. 6A bis 6F zeigen in ausgewählten Herstellungsstufen die Querschnitte eines Speicherbauelements, das auf einem Prozeßwafer gemäß einer Ausführungsform der Erfindung ausgebildet wird, und 7A bis 7C zeigen Querschnittsansichten entlang der Linie 6A-6A', 6B-6B' bzw. 6C-6C' von 6A bis 6C.
  • Mit Bezug auf 6A und 7A wird eine Grabenätzmaske 102 über einem Halbleitersubstrat 100 (Prozeßwafer) ausgebildet, um einen aktiven Bereich 105 und einen inaktiven Bereich festzulegen. Die Grabenätzmaske 102 besteht aus einem Isolationsmaterial, beispielsweise einer mehrlagigen Schicht aus einer Oxidschicht 102a und einer Siliziumnitridschicht 102b. Das frei zugängliche Halbleitersubstrat 100 durch die Grabenätzmaske 102 wird geätzt, um einen Graben 103 auszubilden. Eine Grabenisolationsschicht wird in dem Graben 103 und über der Grabenätzmaske 102 abgeschieden. Ein Planarisierungsprozeß, wie z.B. CMP (chemisch-mechanisches Polieren), wird bis zu einer oberen Oberfläche der Grabenätzmaske 102 hinab ausgeführt, um eine Bauelementisolationsschicht 104, d.h. eine Flachgrabenisolation (nachstehend als STI bezeichnet) auszubilden. Hierbei ist die minimale Abstandsabmessung ('αF') zwischen benachbarten aktiven Bereichen kleiner als die minimale Breitenabmessung ('F') des aktiven Bereichs. Die Tiefe des Grabens gemäß der Erfindung ist gemäß der Dicke der Siliziumschicht festgelegt, auf der aktive Bauelemente ausgebildet werden. Andererseits ist im Fall der herkömmlichen STI-Technik im massiven Silizium die Tiefe des Grabens gemäß dem Isolationsdurchgriff festgelegt. Daher kann der STI-Prozeß im Vergleich zu jenem im massiven Silizium vereinfacht werden.
  • Mit Bezug auf 6B und 7B wird eine Isolationszwischenschicht 108 über der Grabenisolation 104 und der Grabenätzmaske 102 abgeschieden. Die ausgewählte Isolationszwischenschicht 108 und die Grabenätzmaske 102 werden geätzt, um ein Speicherknotenkontaktloch 109 auszubilden, das bis zum aktiven Bereich 105 des Halbleitersubstrats 100 reicht. Wie aus dem vorstehenden Bearbeitungsschritt hervorgehet, wird anders als bei der herkömmlichen STI-Technik die Grabenätzmaske 102 nicht entfernt, und somit können eine Vielzahl von Problemen, die beim Schritt der Entfernung der Grabenätzmaske auftraten, von Natur aus vermieden werden.
  • Alternativ kann die Isolationszwischenschicht 108 nicht ausgebildet werden, d.h. das Kontaktloch 109 kann in der Grabenätzmaske 102 ausgebildet werden. Da das Kontaktloch 109 vor der Ausbildung der Wortleitung und der Bitleitung ausgebildet wird, kann die zu ätzende Dicke der Isolationsschicht (hierin die Grabenätzmaske und die Isolationszwischenschicht) verringert werden. Das Kontaktloch 109 weist ein kleines Seitenverhältnis auf, was zu einer Verringerung des parasitären Widerstandes und zu einer leichten Herstellung führt. Der typische COB-Stapelkondensator weist ein Seitenverhältnis von mehr als dem Sechsfachen für den Speicherknotenkontakt auf.
  • Die Ausbildung des Kondensators 118 wird als nächstes erläutert. Mit Bezug auf 6C und 7C wird ein leitfähiges Material für den Speicherknoten über der resultierenden Struktur mit einer vorbestimmten Dicke abgeschieden und strukturiert, um einen Speicherknoten 110 auszubilden. Eine dielektrische Schicht 112 wird über dem Speicherknoten 110 abgeschieden. Ein leitfähiges Material für eine Plattenelektrode 114 wird über der dielektrischen Schicht 112 abgeschieden. Die obere Oberfläche der Plattenelektrodenschicht wird planarisiert.
  • Der Speicherknoten 110 besteht aus dotiertem Polysilizium oder Metall mit einer größeren Ablösearbeit. Die dielektrische Schicht 112 besteht aus einer NO-Schicht, einer Ta2O5-Schicht, einer Al2O3-Schicht oder BST. Die Plattenelektrode 114 besteht aus dotiertem Polysilizium, einer CVD-TiN-Schicht oder Metall mit einer größeren Ablösearbeit. Über der planarisierten oberen Elektrode 114 wird eine Oxidschicht 118 abgeschieden.
  • Der nächste Prozeß ist die Ausbildung des SOI-(Silizium auf Isolator)-Substrats 206 und ist in 7D schematisch dargestellt. Die Ausbildung des SOI-Substrats 206 wird durch eine Bondtechnik ausgeführt. Der mit der Oxidschicht 118 bedeckte Prozeßwafer 100 wird mit der Oberseite nach unten mit dem mit der Oxidschicht 202 bedeckten Handhabungswafer 200 unter Hochvakuum und hoher Temperatur (etwa 650°C bis 750°C) gebondet.
  • Bei einem herkömmlichen CMOS-Prozeß verringert die Anforderung der Isolierung zwischen den Potentialmulden die Chipflächen. Andererseits sind beim SOI-Prozeß kleinere Flächen erforderlich, um die Potentialmulden voneinander zu isolieren, und somit verringert sich die Chipgröße. Das im massiven Silizium angetroffene Latch-up-Problem wird von Natur aus vermieden. Außerdem können die Eigenschaften einer leichten Ausbildung des flachen Übergangs und einer zuverlässigen Softfehlerunempfindlichkeit erhalten werden.
  • Mit Bezug auf 7E wird die ungekapselte obere Oberfläche des Prozeßwafers 100 des gebondeten Wafers bis zur oberen Oberfläche der STI 104 hinab planarisiert. Der Planarisierungsprozeß kann eine CMP-Technik sein und die STI dient als Stoppschicht während des Planarisierungsprozesses. Die gewünschte Dicke des Prozeßwafers wird sicher justiert. Die Dicke des Prozeßwafers ist gemäß der Tiefe der STI 104 festgelegt.
  • Mit Bezug auf 6D und 7F wird eine dünne Schicht eines Gateoxids auf der planarisierten Oberfläche des gebondeten Wafers gezüchtet. Die Gateelektrodenschicht wird auf der Gateoxidschicht abgeschieden und zu einer vorbestimmten Konfiguration, d.h. einer Gateelektrodenleitung (Wortleitung) strukturiert. Wie es auf dem Fachgebiet üblich ist, wird die Gateelektrode mit einer Gatemaske und einer Gateabstandsschicht verkappt. Für einen LDD (leicht dotierter Drain) wird eine Ionenimplantation mit geringer Konzentration vor der Ausbildung der Gateabstandsschicht ausgeführt. Eine Ionenimplantation mit hoher Konzentration wird nach der Ausbildung der Gateabstandsschicht ausgeführt, um dadurch das LDD-Source/Drain-Gebiet 208 fertigzustellen, was die Ausbildung des Transistors 210 ergibt.
  • Da der Transistor 210 auf dem SOI-Substrat ausgebildet wird, kann das Problem der Sperrschichtkapazität oder des Übergangskriechstroms vermieden werden. Daher kann die parasitäre Kapazität der Bitleitung verringert werden, die Lesesignaltoleranz kann steigen und die Datenhaltezeit kann zunehmen.
  • Der Hochleistungstransistor kann leichter erreicht werden, da der Transistor nach der Ausbildung des Zellenkondensators ausgebildet wird. Eine Wortleitung und Bitleitungen aus Metall mit niedrigem Widerstand können aufgrund des niedrigen Wärmebudgets auch leicht verwendet werden. Ferner wird der Transistor auf der vollständig planarisierten Oberfläche ausgebildet. Daher kann ein Hochleistungslogikprozeß mit einer mehrstufigen Metallisierung leicht eingeführt werden.
  • Eine Silizidschicht kann auf dem Source/Drain-Gebiet und auf der oberen Oberfläche des Transistors für einen niedrigeren Kontaktwiderstand ausgebildet werden.
  • Nach der Ausbildung des Transistors 210 wird eine Isolationszwischenschicht 212 mit einer Dicke abgeschieden, die ausreicht, um den Transistor 210 zu bedecken. Unter Verwendung von Photolithographie wird die ausgewählte Isolationszwischenschicht 212 geätzt, um einen Bitleitungskontakt 213 zum Source/Drain-Gebiet auszubilden, wie in 6E und 7G dargestellt. Ein leitfähiges Material wird in dem Kontaktloch 213 und über der Isolationszwischenschicht 212 abgeschieden. Das leitfähige Material wird dann strukturiert, um eine Bitleitung 214 auszubilden, wie in 6F und 7H dargestellt. Das leitfähige Material kann aus Wolfram bestehen. Hierbei ist die Abstandsabmessung ('αF') zwischen benachbarten Bitleitungen kleiner als die Bitleitungsbreite ('F') und die Abstandsabmessung ('F') zwischen benachbarten Wortleitungen.
  • Die gleichzeitige Ausbildung des n+-Kontakts und des p+-Kontakts in dem Peripheriebereich ist bei einem herkömmlichen Bitleitungsprozeß schwierig zu erreichen. Die Erfindung kann es jedoch möglich machen, dies zu erreichen. Bei einer herkömmlichen COB-Struktur verursacht die Ausbildung des Zellenkondensators nach der Ausbildung der Bitleitung während des Wärmeprozesses für die Ausbildung des Kondensators einen Unterschied in der Diffusionsgeschwindigkeit zwischen Verunreinigungen vom n-Typ und vom p-Typ. Dieser Unterschied in der Diffusionsgeschwindigkeit führt zu einer Änderung des Kontaktwiderstandes. Andererseits wird die Bitleitung wie bei CUB (Kondensator unter Bitleitung) nach der Ausbildung des Kondensators ausgebildet. Daher kann das vorstehend angeführte Problem von Natur aus verhindert werden. Die Erfindung kann es möglich machen, den n+-Kontakt und den p+-Kontakt gleichzeitig auszubilden, was einen einfachen Herstellungsprozeß und geringe Kosten ergibt. Die Erfindung besitzt den Vorteil von sowohl einer COB-Struktur als auch einer CUB-Struktur. Anschließend wird ein Metallisierungsprozeß ausgeführt, um eine Metalleitung 218 auszubilden, wie in 3 dargestellt.
  • Das vorstehend angeführte Verfahren kann nicht nur auf ein Standard-DRAM-Bauelement mit hoher Dichte und hoher Leistung angewendet werden, sondern auch auf ein eingebettetes DRAM-Bauelement mit einem Hochleistungslogikprozeß.
  • Wie aus der Erläuterung hervorgeht, stellt die Erfindung ein SOI-Speicherbauelement bereit, das die zur Isolierung zwischen den Potentialmulden und zur Verringerung der Isolationsflächen erforderlichen Flächen verringern kann, um dadurch die Chipgröße zu verringern. Gemäß der Erfindung wird der Transistor nach der Ausbildung des Kondensators ausgebildet und somit kann die Verschlechterung der Transistoreigenschaften unterdrückt werden. Die Grabenätzmaske umgibt den aktiven Bereich zusammen mit der Grabenisolation, was zu einem leichteren Herstellungsprozeß führt und das beim Schritt der Entfernung der Grabenätzmaske angetroffene Problem vermeidet. Eine ausreichende Kondensatorfläche kann wie bei der COB-Struktur aufgrund des in den Isolator unterhalb des Substrats eingebetteten Kondensators erhalten werden und der Planarisierungsprozeß kann wie bei der CUB-Struktur leicht ausgeführt werden.

Claims (7)

  1. Verfahren zur Herstellung eines Halbleiterspeicherbauelements, wobei das Verfahren die Schritte umfasst: Ausbilden einer Grabenätzmaske (102) auf einem ersten Halbleitersubstrat (100), wobei die Grabenätzmaske aus einem Isolatormaterial besteht; Ätzen des frei zugänglichen ersten Halbleitersubstrats (100) und Ausbilden von Gräben (103) darin; Auffüllen der Gräben (103) mit einem Isolationsmaterial zum Ausbilden einer Grabenisolation (104), die einen aktiven Bereich (105) festlegt; Ätzen eines ausgewählten Teils der Grabenätzmaske (102) bis zu einem Teil des ersten Halbleitersubstrats (100), um ein Kontaktloch (109) für eine untere Kondensatorelektrode (110) zum ersten Halbleitersubstrat (100) auszubilden; Füllen des Kontaktlochs (109) mit einem ersten leitfähigen Material und Strukturieren zur Ausbildung einer unteren Kondensatorelektrode (110), wobei die untere Kondensatorelektrode mit dem ersten Halbleitersubstrat (100) elektrisch verbunden wird; aufeinanderfolgendes Ausbilden einer dielektrischen Schicht (112) und einer Schicht für eine obere Kondensatorelektrode (114) über dem ersten Halbleitersubstrat (100), einschließlich der unteren Kondensatorelektrode (110), wobei die obere Kondensatorelektrode eine planare obere Oberfläche aufweist; Bonden der planaren oberen Oberfläche der oberen Kondensatorelektrode und einer oberen Oberfläche eines zweiten Halbleitersubstrats (200) durch Anordnen einer Isolationsbondschicht (118, 202) dazwischen; Planarisieren einer Oberfläche des ersten Halbleitersubstrats (100) des gebondeten Halbleitersubstrats (206), bis eine obere Oberfläche der Grabenisolation (104) freigelegt ist; Ausbilden eines Transistors (210) auf und in der planarisierten Oberfläche des ersten Halbleitersubstrats (100) des gebondeten Halbleitersubstrats (206), wobei mittels Ionenimplantation in einer verbleibenden Schicht (100a) des ersten Halbleitersubstrats (100) Source/Drain-Bereiche (208) in einem Bereich in Kontakt mit der unteren Kondensatorelektrode (110) und in einem Bereich auf der Grabenätzmaske (102) ausgebildet werden und wobei der Transistor (210) eine Gateelektrode und ein Paar der Source/Drain-Bereiche (208) aufweist; Ausbilden einer Isolationszwischenschicht (212) über dem Transistor (210), um diesen zu bedecken; Ausbilden eines Bitleitungskontaktlochs (213) in der Isolationszwischenschicht (212) zu einem der Source/Drain-Bereiche (208); und Füllen des Bitleitungskontaktlochs (213) mit einem zweiten leitfähigen Material und Strukturieren zur Ausbildung einer Bitleitung (214).
  2. Verfahren nach Anspruch 1, wobei der minimale Abstand zwischen dem aktiven Bereich (105) und einem benachbarten aktiven Bereich kleiner ist als die minimale Breite des aktiven Bereichs.
  3. Verfahren nach Anspruch 1, wobei ein Abstand zwischen der Bitleitung (214) und einer benachbarten Bitleitung kleiner ist als eine Breite der Bitleitung und ein Abstand zwischen den Gateelektroden.
  4. Verfahren nach Anspruch 1, das ferner vor dem Schritt der Ausbildung des Kontaktlochs (109) für eine untere Kondensatorelektrode einen Schritt zur Ausbildung einer Isolationszwischenschicht (108) über dem ersten Halbleitersubstrat (100), einschließlich des Grabens (103), umfasst.
  5. Halbleiterspeicherbauelement, welches umfasst: ein SOI-Substrat (206), das ein erstes Halbleitersubstrat (100) und ein mit dem ersten Halbleitersubstrat über eine dazwischenliegende, erste Isolationsschicht (204) verbundenes, zweites Halbleitersubstrat (200) aufweist, wobei das erste Halbleitersubstrat (100) ein abgedünnter Prozesswafer mit auf einer ersten Seite ausgebildeten Kondensatoren (102, 104, 108, 110, 112, 114) ist; eine Bauelementisolationsschicht (104), die so ausgebildet ist, dass sie einen aktiven Bereich (105) des ersten Halbleitersubstrats seitlich umschließt; einen Transistor (210), der auf der zweiten Seite und im aktiven Bereich (105) des ersten Halbleitersubstrats (100) ausgebildet ist, wobei der Transistor eine Gateelektrode (WL) und ein Paar von Source/Drain-Bereichen (208) aufweist; einen Kondensator (116), der zwischen der ersten Isolationsschicht (204) und dem ersten Halbleitersubstrat (100) ausgebildet ist, wobei der Kondensator (116) aus einer unteren Elektrode (114), einer dielektrischen Schicht (112) und einer oberen Elektrode (110) besteht; eine Bitleitung (214), die über der zweiten Seite des ersten Halbleitersubstrats (100) ausgebildet und mit einem ersten der Source/Drain-Bereiche (208) elektrisch verbunden ist; und eine zweite Isolationsschicht (102), die auf der ersten Seite des ersten Halbleitersubstrats (100) auf dem aktiven Bereich (105) ausgebildet ist, wobei die zweite Isolationsschicht (102) separat zur Bauelementisolationsschicht (104) hergestellt ist; wobei der Kondensator (116) mit einem zweiten der Source/Drain-Bereiche (208) des Transistors (210) durch eine Öffnung in einem ausgewählten Teil der zweiten Isolationsschicht (102) elektrisch verbunden ist.
  6. Halbleiterspeicherbauelement nach Anspruch 5, wobei der minimale Abstand zwischen dem aktiven Bereich (105) und einem benachbarten aktiven Bereich aus einer Draufsicht auf das erste Halbleitersubstrat (100) kleiner ist als die minimale Breite des aktiven Bereichs.
  7. Halbleiterspeicherbauelement nach Anspruch 5, wobei ein Abstand zwischen der Bitleitung (214) und einer benachbarten Bitleitung aus einer Draufsicht auf das erste Halbleitersubstrat (100) kleiner ist als eine Breite der Bitleitung und ein Abstand zwischen den Gateelektroden.
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