DE10209989B4

DE10209989B4 - Verfahren zur Herstellung von DRAM-Grabenkondensatorstrukturen mit kleinen Durchmessern mittels SOI-Technologie

Info

Publication number: DE10209989B4
Application number: DE10209989A
Authority: DE
Inventors: Hsiao-Lei Wang; Chao-His Chung; Hung-Kwei Liao
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2001-06-04
Filing date: 2002-03-07
Publication date: 2006-08-10
Anticipated expiration: 2022-03-08
Also published as: US20030134468A1; DE10209989A1; TW540154B; US6703273B2

Abstract

Verfahren zur Herstellung von Grabenkondensatorstrukturen für eine Direktzugriffsspeicherzelle (DRAM) mit den Schritten:
Bilden tiefer Grabenöffnungen (4) mit weitem Durchmesser in einem ersten Halbleitersubstrat (1a);
Bilden eines vergrabenen Plattengebiets (6) in einem Bereich des ersten Halbleitersubstrats (1a), das die tiefen Grabenöffnungen (4) mit weitem Durchmesser umschließt;
Bilden einer dielektrischen Knotenpunktschicht (7) an freigelegten Oberflächen der tiefen Grabenöffnungen (4) mit weitem Durchmesser;
Bilden einer leitenden Speicherknotenpunktplattenstruktur (8) in den tiefen Grabenöffnungen (4) mit weitem Durchmesser, woraus sich tiefe Grabenkondensatorstrukturen (60) mit weitem Durchmesser in einem Oberseitenbereich des ersten Halbleitersubstrats (1a) ergeben, wobei jede tiefe Grabenkondensatorstruktur (60) mit weitem Durchmesser die Speicherknotenpunktplattenstruktur (8), die dielektrische Knotenpunktschicht (7) und das vergrabene Plattengebiet (6) aufweist;
Bilden eines teilenden Implantationsgebiets (12) in einem zweiten Halbleitersubstrat (1b), wobei das teilende Implantationsgebiet (12) das zweite Halbleitersubstrat (1b) in einen Oberseitenbereich und einen Unterseitenbereich unterteilt;
Verbinden der Oberseiten des zweiten Halbleitersubstrats (1b) und...

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft Verfahren, die zur Herstellung von Halbleiterelementen dienen, und betrifft insbesondere ein Verfahren, das angewendet wird, um die gewünschte Kapazität für DRAM-Elemente zu erhalten, wobei Grabenkondensatorstrukturen mit kleinen Durchmessern verwendet werden.
Der Fortschritt der Mikrostrukturminiaturisierung oder die Fähigkeit, Halbleiterelemente mit Strukturgrößen unter einem Mikrometer herzustellen, ermöglicht, die Bauteilieistungsfähigkeit zu erhöhen, wobei die Herstellungskosten gleichzeitig gesenkt werden. Kleinere Bauteilstrukturgrößen erlauben, die die Leistungsfähigkeit verschlechternden Übergangskapazitäten zu verringern, wobei gleichzeitig eine größere Anzahl kleinerer Halbleiterchips aus einer spezifischen Größe des Anfangssubstrats gewonnen werden kann, wodurch die Herstellungskosten für einen speziellen Halbleiterchip reduziert werden. Ein Bereich, in dem die Miniaturisierung Schwierigkeiten mit sich bringt, ist die Verwendung von Grabenkondensatorstrukturen für dynamische Speicherbauteile mit direktem Zugriff (DRAM). Um das gewünschte Signal zu liefern, muss die Kapazität des DRAM-Grabenkondensators maximal gemacht werden. Um den ständigen Design-Anforderungen für eine vergrößerte Kapazität gerecht zu werden, muss die Tiefe der Grabenform ständig gesteigert werden. Um ferner der Bauteil- oder Zellendichte zu genügen, wird die Grabenform mit Durchmessern bis zu 0,1 μm gestaltet. Die Kombination von tiefen Gräben und kleinen bzw. engen Durchmessern ergibt Schwierigkeiten, wenn versucht wird, diese Kombination unter Anwendung von Trockenätzungs- und nachgeschalteten Reinigungsprozeduren zu definieren. Anisotrope reaktive Ionenätzungs-(RIE)Prozeduren können in der Wirkung beschränkend sein, wenn eine Grabenform mit geringem Durchmesser bei Tiefen, größer als ungefähr 6 bis 10 μm zu definieren ist. Die Reaktions- und Nebenprodukte des RIE-Verfahrens sind unter Umständen nur schwer aus der Öffnung mit dem großen Aspektverhältnis zu entfernen, und beeinträchtigen damit die Möglichkeit, eine tiefe Grabenform mit kleinem Durchmesser zu definieren. Des Weiteren sind möglicherweise nachgeschaltete Reinigungsverfahren nicht in der Lage, Nebenprodukte und Kontaminationsstoffe aus Öffnung mit großem Aspektverhältnis der Grabenform zu entfernen, wodurch Schwierigkeiten entstehen, wenn eine dielektrische Kondensatorschicht auf der freigelegten Oberfläche der Grabenöffnung zu bilden ist. Das Kondensator-Dielektrikum oder die Knotenpunktschicht kann dabei mit ungeeigneten dielektrischen Eigenschaften in der Gabenöffnung mit großem Aspektverhältnis gebildet werden, woraus ein Verlust an Ausbeute oder Probleme hinsichtlich der Zuverlässigkeit für das Grabenkondensator-DRAM-Element resultieren.

Die JP 10-22 47 1 A offenbart ein Bauteil einer integrierten Schaltung, das Tiefgrabenkondensatoren umfasst, und worin eine Dünnfilmsiliciumschicht auf einer Isolierschicht auf dem oberen Teil der Tiefgrabenkondensatoren vorgesehen ist. DRAM-Transfer-Gate-Transistorelemente können in einem gedünnten zweiten Halbleitersubstrat ausgebildet werden.

In dem US-Patent US 5 914 510 wird ein Halbleiter-Speicherbauteil mit zwei Speicherzellen beschrieben, welches zwei Halbleitersubstrate sowie Transistoren und Tiefgrabenkondensatoren umfasst, wobei in einem der Substrate eine vergrabene Platte ausgebildet ist.

Die Erfindung beschreibt einen Prozess, in dem die gewünschten Kapazitätswerte für Grabenkondensatoren bei DRAM-Ausführungsformen jedoch ohne die Prozessschwierigkeiten, die bei tiefen Öffnungen mit kleinem Durchmesser entstehen, enthalten werden können. Dies wird mittels einer neuen Prozesssequenz erreicht, wobei Silicium-auf-Isolator-(SOI)Bond-Verfahren angewendet werden, in denen eine tiefe Grabenkondensatorstruktur mit weitem Durchmesser auf einem darunter liegenden Halbleitersubstrat gebildet wird, während ein darüber liegendes Halbleitersubstrat mit einer engen Anschlussgrabenform mit dem darunter liegenden Halbleitersubstrat verbunden wird, wobei eine Verbindung zu der tiefen Kondensatorstruktur mit weitem Durchmesser realisiert ist. Diese Konfiguration erlaubt es, dass Sub-Mikrometer-Strukturelemente für die DRAM-Grabenform und den Transfer-Gate-Transistor in einem Teil des darüber liegenden angehafteten Wafers verwendet werden, wobei der Kapazitätsanforderung durch Anwenden der tiefen Grabenform mit großem Durchmesser, die in dem darunter liegenden Halbleitersubstrat angeordnet ist, Rechnung getragen wird. Im Stand der Technik, etwa im US-Patent 6,163,045 von Mandelman et al., ist die Herstellung eines DRAM-Bauteils mit einer Grabenkondensatorstruktur beschrieben, jedoch beschreibt dieses Dokument nicht die neue Prozesssequenz, die in der vorliegenden Erfindung bereit gestellt wird, in der die Grabenkapazität mittels der Herstellung einer tiefen Grabenkondensatorstruktur mit großem Durchmesser in einem darunter liegenden Halbleitersubstrat gebildet wird, während ein darüber liegender SOI-artiger gebondeter Wafer verwendet wird, eine verbindende, flache Grabenform mit geringem Durchmesser sowie den Transfer-Gate-Transistor aufzunehmen.

ÜBERBLICK ÜBER DIE ERFINDUNG

Es ist die Aufgabe der Erfindung, Grabenformen mit geringem Durchmesser in einem darüber liegenden bzw. oberen Halbleitersubstrat, das an ein darunter liegendes Halbleitersubstrat mittels Silicium-auf-Isolator-(SOI)Verfahren verbunden ist, zu bilden, wobei die Grabenform mit geringem Durchmesser über den darunter liegenden tiefen Grabenkondensatorstrukturen mit großem Durchmesser liegen und mit diesen in Kontakt sind, die in dem darunter liegenden Halbleitersubstrat angeordnet sind.

Erfindungsgemäß wird ein Verfahren beschrieben, um eine DRAM-Zelle zu bilden, in der die Kapazität eines DRAM-Elements erhöht wird, mit den Schritten: Bilden tiefer Grabenöffnungen mit weitem Durchmesser in einem ersten Halbleitersubstrat ; Bilden eines vergrabenen Plattengebiets in einem Bereich des ersten Halbleitersubstrats, das die tiefen Grabenöffnungen mit weitem Durchmesser umschließt; Bilden einer dielektrischen Knotenpunktschicht an freigelegten Oberflächen der tiefen Grabenöffnungen mit weitem Durchmesser; Bilden einer leitenden Speicherknotenpunktplattenstruktur in den tiefen Grabenöffnungen mit weitem Durchmesser, woraus sich tiefe Grabenkondensatorstruk turen mit weitem Durchmesser in einem Oberseitenbereich des ersten Halbleitersubstrats ergeben, wobei jede tiefe Grabenkondensatorstruktur mit weitem Durchmesser die Speicherknotenpunktplattenstruktur, die dielektrische Knotenpunktschicht und das vergrabene Plattengebiet aufweist; Bilden eines teilenden Implantationsgebiets in einem zweiten Halbleitersubstrat, wobei das teilende Implantationsgebiet das zweite Halbleitersubstrat in einen Oberseitenbereich und einen Unterseitenbereich unterteilt; Verbinden der Oberseiten des zweiten Halbleitersubstrats und des ersten Halbleitersubstrats; Durchführen einer chemisch-mechanischen Polierbehandlung, um den Unterseitenbereich des zweiten Halbleitersubstrats zu entfernen, wobei die Behandlung an dem teilenden Implantationsgebiet beendet wird, woraus ein gedünntes zweites Halbleitersubstrat hervorgeht, das mit der Oberseite des ersten Halbleitersubstrats verbunden ist; Bilden von Grabenstrukturen mit geringem Durchmesser in dem gedünnten zweiten Halbleitersubstrat, die über oberen Bereichen der tiefen Grabenkondensatorstrukturen mit weitem Durchmesser liegen und mit diesem in Kontakt sind; und Bilden von DRAM-Transfer-Gate-Transistorelementen auf dem gedünnten zweiten Halbleitersubstrat.

An die Herstellung einer Randschicht an den Seiten der Grabenformen mit geringem Durchmesser schließt sich die Abscheidung und das Abtragen einer in-situ-dotierten Polysiliciumschicht an. Nach dem Entfernen freigelegter Bereiche der Randschicht wird eine weitere in-situ-dotierte Polysiliciumschicht abgeschieden, woraus sich eine Grabenstruktur mit geringem Durchmesser ergibt, die in dem gedünnten zweiten Halbleitersubstrat angeordnet ist und über einem Teil der oberen Fläche der tiefen Grabenkondensatorstruktur mit großem Durchmesser, die in dem darunter liegenden ersten Halbleitersubstrat angeordnet ist, liegt, und mit dieser in Kontakt ist. Die Bildung von Transfer-Gate-Transistorelementen, Wortleitungs- und Bitleitungsstrukturen vervollständigen die Herstellung einer DRAM-Zelle, in der Grabenstrukturen mit hoher Kapazität, die in einem darunter liegenden Halbleitersubstrat angeordnet sind, und in der kontaktierende Grabenstrukturen mit geringem Durchmesser und Transfer-Gate-Transistorelemente, die in einem darüber liegenden zweiten Halbleitersubstrat angeordnet sind, verwendet werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Aufgabe und weitere Vorteile der Erfindung sind am Besten in den bevorzugten Ausführungsformen mit Bezug zu den begleitenden Zeichnungen beschrieben. Es zeigen:

1B, 2 bis 10 und 11B schematisch im Querschnitt entscheidende Herstellungsstadien, die bei der Bildung einer DRAM-Zelle mit tiefen Grabenkondensatorstrukturen mit weitem Durchmesser, die in einem darunter liegenden Halbleitersubstrat angeordnet sind, und die mit Grabenkondensatorstrukturen mit geringem Durchmesser in Verbindung stehen, die in einem darüber liegenden angehafteten zweiten Halbleitersubstrat angeordnet sind, verwendet werden; und

1A und 11B schematisch die Draufsicht der in der Erfindung beschriebenen DRAM-Zelle in einem wesentlichen Herstellungsstadium.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im Folgenden wird detailliert das Verfahren zur Bildung einer DRAM-Zelle mit tiefen Grabenkondensatorstrukturen mit weitem Durchmesser, die in einem darunter liegenden Halbleitersubstrat angeordnet sind und mit Grabenkondensatorstrukturen mit geringem Durchmesser, die in einem darüber liegenden angehafteten zweiten Halbleitersubstrat angeordnet sind, beschrieben. Ein P-Typ-Halbleitersubstrat 1a, das einen Siliciumeinkristall aufweist mit einer <100> Kristallorientierung wird verwendet und ist schematisch im Querschnitt in 1B gezeigt. Eine Boro-Phosphosilicat-Glas-(BPSG)Schicht 2 wird anschließend mittels plasmaverstärkter chemischer Dampfabscheidung (PECVD) oder mittels chemischer Dampfabscheidung bei geringem Druck (LPCVD) mit einer Dicke zwischen ungefähr 800 bis 1200 nm abgeschieden. Nach der Abscheidung einer antireflektierenden Beschichtung (ARC), die in den Zeichnungen nicht dargestellt ist, wird eine Fotolackform 3 gebildet und als eine Ätzmaske verwendet, um tiefe Grabenformen mit großem Durchmesser 4 sowohl in der BPSG-Schicht 2 als auch in dem Halbleitersubstrat 1a zu definieren. Es werden tiefe Grabenformen 4 mit großem Durchmesser mittels eines anisotropen reaktiven Ionenätzens (RIE) unter Verwendung von CHF₃ als Ätzmittel für die BPSG-Schicht 2 definiert, während für Silicium Cl₂ oder SF₆ als ein Ätzmittel verwendet werden. Es werden tiefe Grabenformen mit großem Durchmesser 4 mit einer Länge zwischen ungefähr 0,25 bis 0,35 μm und einer Breite zwischen ungefähr 0,15 bis 0,25 μm gebildet. Ebenso wichtig ist es, die tiefen Grabenformen 4 mit dem großen Durchmesser mit einer Tiefe zwischen ungefähr 6,5 bis 7,5 μm in dem Halbleitersubstrat 1a zu definieren. Die Tiefe der tiefen Grabenform mit großem Durchmesser 4, wenn diese für die Grabenkondensatorstruktur verwendet wird, stellt die Oberflächen bereit, die benötigt wird, um die gewünschte DRAM-Kapazität zu realisieren, wobei die unkritischen horizontalen Abmessungen es ermöglichen, die gewünschte Grabenformtiefe mit einem anisotropen RIE-Verfahren zu erreichen. Wenn versucht wurde, Grabenformen mit geringem Durchmesser mit dieser Tiefe zu definieren, können ineffektive RIE- und nachgeschaltete Reinigungsverfahren auftreten, die schlecht definierte Grabenformen zur Folge hätten. Das Ergebnis der Bildung der tiefen Grabenformen mit großem Durchmesser ist schematisch im Querschnitt in 1B gezeigt, wohingegen 1A schematisch eine Draufsicht auf die DRAM-Zelle 50 zeigt, die in diesem Herstellungsstadium zahlreiche Grabenformen mit großem Durchmesser 4 umfasst.
Nach der Entfernung der Fotolackform 3 mittels Sauerstoffplasma-Veraschungsverfahren, wird die BPSG-Schicht 2 mittels chemischer Nassätzverfahren entfernt. Anschließend wird eine Siliciumdioxid-Glasschicht mit Arsen (ASG) 5 mit einer Dicke zwischen ungefähr 25 bis 40 nm mittels LPCVD oder PECVD abgeschieden, die alle freigelegten Oberflächen der tiefen Grabenformen mit großem Durchmesser 4 in konformer Weise einhüllt. Anschließend wird eine Wärmebehandlung durchgeführt, um das Arsen aus der ASG-Schicht 5 in benachbarte Gebiete des Halbleitersubstrats 1a zu treiben, woraus die Bildung eines N-Typ-Gebiets einer vergrabenen Platte 6 resultiert, das in den umgebenden tiefen Grabenformen mit großem Durchmesser 4 angeordnet ist. Die Wärmebehandlung wird bei einer Temperatur zwischen ungefähr 950 bis 1050°C durchgeführt, gefolgt von einer vollständigen Entfernung der ASG-Schicht mittels chemischer Nassätzverfahren. Das N-Typ-Gebiet der vergrabenen Platte 6 wird als eine Platte einer zu bildenden Kondensatorstruktur verwendet. Das Ergebnis dieser Verfahren ist schematisch in 2 dargestellt.
Eine dielektrische Knotenpunktschicht 7 mit Siliciumnitrid und Siliciumoxid wird anschließend mit einer Dicke zwischen ungefähr 3,5 bis 4,5 nm auf den freigelegten Oberflächen der tiefen Grabenformen mit großem Durchmesser 4 gebildet. Die dielektrische Knotenpunktschicht 7, die schematisch in 3 gezeigt ist, wird mittels LPCVD- Verfahren erhalten. Anschließend wird eine Polysiliciumschicht 8 mittels LPCVD-Verfahren mit einer Dicke zwischen ungefähr 250 bis 300 nm abgeschieden, die die tiefen Grabenformen mit großem Durchmesser 4 vollständig ausfüllt. Die Polysiliciumschicht 8 wird während der Abscheidung durch Hinzufügen von Arsen zu einer Silan-Atmosphäre in-situ dotiert. Anschließend werden chemisch mechanische Polier-(CMP)-Verfahren angewendet, um Teile der Polysiliciumschicht 8 und Teile der dielektrischen Knotenpunktschicht 7 von der oberen Oberfläche des Halbleitersubstrats 1a zu entfernen, woraus die tiefen Grabenkondensatorstrukturen mit großem Durchmesser 60 hervorgehen, die schematisch in 4 gezeigt sind und die die Speicherknotenpunktplatte aufweisen mit der Polysiliciumschicht 8, der dielektrischen Knotenpunktschicht 7 und dem N-Typ-Gebiet der vergrabenen Platte 6. Anschließend wird die Siliciumdioxidschicht 9 mittels thermischer Oxidationsverfahren mit einer Dicke zwischen ungefähr 4 bis 6 nm gebildet. Eine Fotolackform 10 wird anschließend gebildet und als eine Maske verwendet, so dass Arsenionen in einem oberen Bereich des Halbleitersubstrats 1a mit einer Energie zwischen ungefähr 100 bis 200 KeV und einer Konzentration zwischen ungefähr 2 × 10¹² bis 4 × 10¹³ Atome/cm² zu implantiert werden. Nach Entfernung der Fotolackform 10 mittels Sauerstoffplasma-Einäscherungsverfahren wird eine Wärmebehandlung verwendet, um die implantierten Arsenionen zu aktivieren, wodurch das vergrabene N-Band-Gebiet 11, das schematisch in 5 gezeigt ist, geschaffen wird.
Anschließend wird ein zweites Halbleitersubstrat 1b mit einem P-Typ-einkristallinem Silicium mit einer <100> Kristallorientierung zur Verbindung mit dem ersten Halbleitersubstrat 1a vorbereitet. Dieses ist schematisch in 6 gezeigt. Vor dem Verbinden wird eine Ionenimplantation durchgeführt, um Wasserstoff- oder Sauerstoffionen in einem Gebiet des zweiten Halbleitersubstrat 1b anzuordnen, um ein teilendes Implantationsgebiet 12 zu bilden, das schematisch in 6 gezeigt ist. Das geteilte Implantationsgebiet wird nachfolgend verwendet, um ein Maß für das CMP-Verfahren, das zum Dünnen des zweiten Halbleitersubstrats 1b eingesetzt wird, zu definieren. Die Wasserstoff- oder Sauerstoffionen werden mit einer Energie zwischen ungefähr 10 bis 30 keV mit einer Konzentration zwischen ungefähr 1,5 × 10¹⁴ bis 5 × 10¹⁴ Atome/cm² implantiert.
Das Verbinden bzw. das Bonden des Halbleitersubstrats 1b mit bzw. an das Halbleitersubstrat 1a wird anschließend unter Verwendung von SOI-Bond-Verfahren erreicht. An schließend wird eine Wärmebehandlung mit einer Temperatur zwischen 800 bis 900°C für eine Zeit zwischen ungefähr 10 bis 15 Minuten in einer inerten Atmosphäre durchgeführt, um die implantierten Ionen in dem teilenden Implantationsgebiet 12 zu aktivieren und um die Wahrscheinlichkeit zu erhöhen, das Wegpolieren bis zu diesem Punkt erfolgreich zu ermöglichen. Das Ergebnis dieser Verfahren ist schematisch in 7 dargestellt. Es wird nun ein CMP-Verfahren angewendet, um den oberen Bereich des Halbleitersubstrats 1b abzutragen, bis zu einem Punkt, an dem das teilende Implantationsgebiet 12 freigelegt ist, wobei das CMP-Verfahren nach dem Entfernen des geteilten Implantationsgebiets beendet wird. Die Dicke des gedünnten zweiten Halbleitersubstrats 1b, das nach der CMP-Behandlung zurück bleibt, liegt zwischen ungefähr 0,8 bis 1,2 μm. dies ist schematisch in 8 gezeigt.
Das gedünnte zweite Halbleitersubstrat 1b wird anschließend für die Aufnahme einer Grabenform mit geringem Durchmesser mit der Möglichkeit zur Kontaktierung der tiefen Grabenkondensatorstruktur mit weitem Durchmesser 60 vorbereitet. Zunächst wird ein Oxidationsverfahren in einer Sauerstoff-Dampfatmosphäre durchgeführt, um eine Siliciumdioxidschicht 13 mit einer Dicke zwischen ungefähr 4,5 bis 5,5 nm auf der Oberfläche des zweiten Halbleitersubstrats 1b aufzuwachsen. Anschließend wird eine Wärmebehandlung bei einer Temperatur zwischen ungefähr 950 bis 1050°C durchgeführt, um Oberflächenzustände an der Grenzfläche zwischen der Siliciumdioxidschicht 13 und dem zweiten Halbleitersubstrat 1b zu entfernen. Daran schließt sich die Abscheidung einer Siliciumnitridschicht 14 mit einer Dicke zwischen ungefähr 180 bis 200 nm mittels LPCVD oder PECVD an. Das Ergebnis dieser Abscheideverfahren ist schematisch in 9 gezeigt.
Anschließend wird eine Fotolackform 15 mit einer darunter liegenden ARC-Schicht auf der Oberseite der Siliciumnitridschicht 14 gebildet und als eine Ätzmaske verwendet, um mittels eines anisotropen RIE-Verfahrens Grabenöffnungen mit geringem Durchmesser 16 in der Siliciumnitridschicht 14, in der Siliciumdioxidschicht 13, in dem zweiten Halbleiter 1b und in der Siliciumdioxidschicht 9 zu bilden. Das RIE-Verfahren wird unter Verwendung von CF₄ als ein Ätzmittel für Siliciumnitrid, CHF₃ als ein Ätzmittel für Siliciumdioxid durchgeführt, während eine CL₂-SF₆-O₂-Atmosphäre als Ätzmittel für Silicium verwendet wird. Die Grabenöffnungen mit geringem Durchmesser 16, die schematisch in 10 gezeigt sind, sind mit einer Länge zwischen ungefähr 0,17 bis 0,23 μm und ei ner Breite zwischen ungefähr 0,10 bis 0,16 μm definiert, wobei jede einen Teil der Oberfläche der tiefen Grabenkondensatorstrukturen mit großem Durchmesser 60, die in dem ersten Halbleitersubstrat 1a angeordnet sind, freilegt. Der Verjüngungswinkel einer Grabenöffnung mit geringem Durchmesser 16, der eine Funktion des Verhältnisses der Komponenten des Siliciumätzmittels ist, ist ungefähr ≥ 90°.
Nach der Entfernung der Fotolackform 15 mittels Sauerstoffplasma-Einäscherungsverfahren werden abgetrennte Randoxidabstandselemente 18 an den Seiten der unteren Bereiche der Grabenöffnung mit geringem Durchmesser 16 gebildet. Zunächst wird eine Siliciumoxidschicht mit einer Dicke zwischen ungefähr 15 bis 25 nm mittels LPCVD oder PECVD abgeschieden, die vollständig alle Oberflächen der Grabenöffnungen mit geringem Durchmesser 16 umschließt. Nach einer Wärmebehandlung mit einer Temperatur zwischen ungefähr 800 bis 900°C in einer inerten Atmosphäre wird eine anisotrope RIE-Behandlung mit CHF₃ als Ätzmittel angewendet, um Bereiche der Randoxidschicht von der Oberfläche der Siliciumoxidschicht 14 zu entfernen, woraus die Randoxidabstandselemente, die an den Seiten der Grabenöffnung mit geringem Durchmesser 16 angeordnet sind, resultieren. Anschließend wird eine Polysiliciumschicht 17 mittels LPCVD-Verfahren mit einer Dicke zwischen ungefähr 250 bis 300 nm abgeschieden, die die Grabenöffnungen mit geringem Durchmesser vollständig füllt. Die Polysiliciumschicht 17 wird durch Hinzufügen von Arsen zu einer Silan-Atmosphäre während der Abscheidung in-situ dotiert. Anschließend wird eine RIE-Behandlung durchgeführt, um Teile der Polysiliciumschicht 17 von der Oberfläche der Siliciumnitridschicht 14 zu entfernen und um die Polysiliciumschicht 17 in der Grabenform mit geringem Durchmesser 16 bis zu einem Niveau zwischen ungefähr 100 bis 150 nm unterhalb der Oberfläche des gedünnten zweiten Halbleitersubstrats 1b abzutragen. Die Bereiche der Randoxidabstandselemente, die nunmehr im oberen Bereich der Grabenöffnungen mit geringem Durchmesser 16 freigelegt sind, werden selektiv mittels RIE-Verfahren entfernt, woraus die abgeteilten Randoxidabstandselemente 18 hervorgehen, die an den Seiten der unteren Bereiche der Grabenöffnungen mit geringem Durchmesser 16 angeordnet sind. Dies ist schematisch in 11B im Querschnitt dargestellt.
Die Grabenöffnungen mit geringem Durchmesser werden anschließend mit einer Arsendotierten Polysiliciumschicht wieder befüllt und anschließend werden die Bereiche der wieder aufgefüllten Polysiliciumschicht entfernt, die auf der Oberfläche der Silicium nitridschicht 14 liegen. Das Ergebnis dieser Verfahren, die schematisch im Querschnitt in 11B gezeigt sind, führen zur Bildung der Grabenstrukturen mit geringem Durchmesser 70 mit der Polysiliciumschicht 17 und der Polysiliciumfüllung in den Grabenöffnungen mit geringem Durchmesser 16, wobei Polysiliciumkomponenten gegen die Randoxidabstandselemente 18 stoßen, und wobei – höchst bedeutsam – jede Grabenstruktur mit geringem Durchmesser 70 über einem oberen Bereich der tiefen Grabenkondensatorstruktur mit weitem Durchmesser 60 liegt, und mit dieser in Kontakt ist. Diese schematisch als Draufsicht in 11A gezeigte Kombination ermöglicht es, die Größe der DRAM-Zelle 50 zu minimieren, wodurch die gewünschte hohe Kapazität erhalten wird, indem eine vergrabene tiefe Grabenkondensatorstruktur mit großem Durchmesser 60 verwendet wird, die mit der darüber liegenden Grabenstruktur mit geringem Durchmesser 70 in Kontakt steht. Dies ermöglicht es, dass der in dem gedünnten zweiten Halbleitersubstrat 1b, der nicht von den Grabenstrukturen mit geringem Durchmesser 70 eingenommen wird, für andere DRAM-Komponenten, etwa den Transfer-Gate-Transistor verwendet wird. Die Bildung des Transfer-Gate-Transistors der Flachgrabenisolationsgebiete, der Bitleitungen etc., die alle in den unbesetzten Gebieten des zweiten Halbleitersubstrats 1b geschaffen werden, sind nicht beschrieben oder in den Figuren gezeigt.
Obwohl diese Erfindung insbesondere mit Bezug zu den bevorzugten Ausführungsformen beschrieben und dargestellt worden ist, ist es für den Fachmann ersichtlich, dass diverse Änderungen in Form und Details durchgeführt werden können, ohne vom Grundgedanken und Schutzbereich der Erfindung abzuweichen.

Claims

Verfahren zur Herstellung von Grabenkondensatorstrukturen für eine Direktzugriffsspeicherzelle (DRAM) mit den Schritten: Bilden tiefer Grabenöffnungen (4) mit weitem Durchmesser in einem ersten Halbleitersubstrat (1a); Bilden eines vergrabenen Plattengebiets (6) in einem Bereich des ersten Halbleitersubstrats (1a), das die tiefen Grabenöffnungen (4) mit weitem Durchmesser umschließt; Bilden einer dielektrischen Knotenpunktschicht (7) an freigelegten Oberflächen der tiefen Grabenöffnungen (4) mit weitem Durchmesser; Bilden einer leitenden Speicherknotenpunktplattenstruktur (8) in den tiefen Grabenöffnungen (4) mit weitem Durchmesser, woraus sich tiefe Grabenkondensatorstrukturen (60) mit weitem Durchmesser in einem Oberseitenbereich des ersten Halbleitersubstrats (1a) ergeben, wobei jede tiefe Grabenkondensatorstruktur (60) mit weitem Durchmesser die Speicherknotenpunktplattenstruktur (8), die dielektrische Knotenpunktschicht (7) und das vergrabene Plattengebiet (6) aufweist; Bilden eines teilenden Implantationsgebiets (12) in einem zweiten Halbleitersubstrat (1b), wobei das teilende Implantationsgebiet (12) das zweite Halbleitersubstrat (1b) in einen Oberseitenbereich und einen Unterseitenbereich unterteilt; Verbinden der Oberseiten des zweiten Halbleitersubstrats (1b) und des ersten Halbleitersubstrats (1a); Durchführen einer chemisch-mechanischen Polierbehandlung, um den Unterseitenbereich des zweiten Halbleitersubstrats (1b) zu entfernen, wobei die Behandlung an dem teilenden Implantationsgebiet (12) beendet wird, woraus ein gedünntes zweites Halbleitersubstrat (1b) hervorgeht, das mit der Oberseite des ersten Halbleitersubstrats (1a) verbunden ist; Bilden von Grabenstrukturen (16) mit geringem Durchmesser in dem gedünnten zweiten Halbleitersubstrat (1b), die über oberen Bereichen der tiefen Grabenkondensatorstrukturen (60) mit weitem Durchmesser liegen und mit diesem in Kontakt sind; und Bilden von DRAM-Transfer-Gate-Transistorelementen in dem gedünnten zweiten Halbleitersubstrat (1b).
Verfahren nach Anspruch 1, wobei das erste Halbleitersubstrat (1a) ein P-Typ-einkristallines Siliciumsubstrat mit einer <100> Kristallorientierung ist.
Verfahren nach Anspruch 1, wobei die Tiefe der tiefen Grabenöffnungen (4) mit weitem Durchmesser in dem ersten Halbleitersubstrat (1a) zwischen ungefähr 6,5 bis 7,5 μm liegt.
Verfahren nach Anspruch 1, wobei die tiefen Grabenöffnungen (4) mit weitem Durchmesser eine Länge zwischen ungefähr 0,25 bis 0,35 μm und eine Breite zwischen ungefähr 0,15 bis 0,25 μm aufweisen.
Verfahren nach Anspruch 1, wobei das vergrabene Plattengebiet (6) ein N-Typ-Gebiet ist, das mittels Diffusion aus einer Arsen-Siliciumdioxid-Glas-(ASG)Schicht (5) gebildet wird, die an den Oberflächen der tiefen Grabenformen (4) mit weitem Durchmesser liegt, mittels einer Wärmebehandlung, die bei einer Temperatur zwischen ungefähr 950 bis 1000°C in einer inerten Atmosphäre durchgeführt wird.
Verfahren nach Anspruch 1, wobei die dielektrische Knotenpunktschicht (7) Siliciumnitrid und Siliciumoxid aufweist und mittels LPCVD-Verfahren mit einer Dicke zwischen ungefähr 3,5 bis 4,5 mm erhalten wird.
Verfahren nach Anspruch 1, wobei die leitende Speicherknotenpunktplattenstruktur (8) eine Arsen dotierte Polysiliciumstruktur, die in den tiefen Grabenöffnungen (4) mit weitem Durchmesser angeordnet und mittels Abscheindung einer Polysilicium schicht durch ein LPCVD-Verfahren gebildet und in-situ während der Abscheidung durch Hinzufügen von Arsen zu einer Silanatmosphäre dotiert und anschließend durch chemische mechanische Polier-(CMP)Verfahren definiert wird.
Verfahren nach Anspruch 1, wobei das zweite Halbleitersubstrat (1b) ein P-Typ-einkristallines Siliciumsubstrat mit einer <100> Krtstallorientierung ist.
Verfahren nach Anspruch 1, wobei das teilende Implantationsgebiet (12) in dem zweiten Halbleitersubstrat (1b) mittels Implantation von Wasserstoff- oder Sauerstoffionen mit einer Energie zwischen ungefähr 10 bis 30 KeV und einer Dosis zwischen ungefähr 1,5 × 10¹⁴ bis 5 × 10¹⁴ Atomen/cm² gebildet wird.
Verfahren nach Anspruch 1, wobei das zweite Halbleitersubstrat (1b) mit dem ersten Halbleitersubstrat (1a) mittels eines Wärmeverfahrens verbunden wird, das bei einer Temperatur zwischen ungefähr 800 bis 900°C für eine Zeit von ungefähr 10 bis 15 Minuten in einer inerten Atmosphäre ausgeführt wird.
Verfahren nach Anspruch 1, wobei die Grabenöffnungen (16) mit geringem Durchmesser, die für die Bildung der Grabenstrukturen (16) mit geringem Durchmesser verwendet werden, in dem gedünnten zweiten Halbleitersubstrat mittels RIE-Verfahren unter Verwendung von Cl₂-SF₆-O₂ als ein Ätzmittel für Silicium definiert werden.
Verfahren nach Anspruch 1, wobei die Grabenöffnungen (16) mit geringem Durchmesser für die Grabenstrukturen (16) mit geringem Durchmesser eine Breite zwischen ungefähr 0,10 bis 0,16 μm und eine Länge zwischen ungefähr 0,17 bis 0,23 μm aufweisen.
Verfahren nach Anspruch 1, wobei die Grabenstrukturen (16) mit geringem Durchmesser ein getrenntes Randoxidabstandselement mit Siliciumdioxid aufweisen.
Verfahren nach Anspruch 1, wobei die Grabenstrukturen (16) mit geringem Durchmesser mit Arsen dotiertem Polysilicium gefüllt werden.
Verfahren nach Anspruch 1, worin die Speicherknotenpunktplattenstruktur (8) aus Polysilicium besteht und der Schritt des Bildens eines vergrabenen Plattengebiets (6) die Schritte umfasst: Abscheiden einer N-Typ-dotierten Glasschicht, die alle Oberflächen der tiefen Grabenöffnung (4) mit geringem Durchmesser bedeckt; und Durchführung einer Wärmebehandlung, um die N-Typ-Dotierstoffe aus der N-Typ-dotierten Glasschicht in das erste Halbleitersubstrat (1a) zur Bildung eines N-Typ-vergrabenen Plattengebiets (6) in einem Bereich des ersten Halbleitersubstrats (1a) zu treiben, der die tiefen Grabenöffnungen (4) mit weitem Durchmesser umschließt; und das Verbinden der Oberseiten des zweiten Halbleitersubstrats (1b) und des ersten Halbleitersubstrats (1a) durch Durchführen einer Bond-Prozedur geschieht; und weiterhin die Schritte umfassend: Bilden von Randoxidabstandselementen (18) an den Seiten der Grabenöffnungen (16) mit geringem Durchmesser; Füllen der Grabenöffnungen (16) mit geringem Durchmesser mit einer ersten Polysiliciumschicht (17); Abtragen der ersten Polysiliciumschicht (17) in den Grabenöffnungen (16) mit geringem Durchmesser; Freilegen der oberen Bereiche der Randoxidabstandselemente (18); selektives Entfernen der freigelegten oberen Bereiche der Randoxidabstandselemente (18), woraus abgetrennte Randoxidabstandselemente hervorgehen, die an den Seiten der unteren Bereichen der Grabenöffnungen (16) mit geringem Durchmesser angeordnet sind; und erneutes Befüllen des abgetragenen Bereichs der Grabenöffnungen (16) mit geringem Durchmesser mit einer zweiten Polysiliciumschicht, um die Grabenstrukturen (16) mit geringem Durchmesser zu schaffen, wobei jede Grabenstruktur (16) mit geringem Durchmesser über einem Oberseitenbereich einer tiefen Grabenkondensatorstruktur (60) mit weitem Durchmesser liegt und mit dieser in Kontakt ist.
Verfahren nach Anspruch 15, wobei das erste Halbleitersubstrat (1a) ein P-Typ-einkristallines Siliciumsubstrat mit einer <100> Kristallorientierung ist.
Verfahren nach Anspruch 15, wobei die Tiefe der Grabenöffnungen (4) mit weitem Durchmesser in dem ersten Halbleitersubstrat (1a) zwischen ungefähr 6,5 bis 7,5 μm liegt.
Verfahren nach Anspruch 15, wobei die tiefen Grabenöffnungen (4) mit weitem Durchmesser eine Länge zwischen ungefähr 0,25 bis 0,35 μm und eine Breite zwischen ungefähr 0,15 bis 0,25 μm aufweisen.
Verfahren nach Anspruch 15, wobei die N-Typ-dotierte Glasschicht eine Arsen-Siliciumdioxid-Glas-(ASG)Schicht (5) ist, die mittels LPCVD- oder PECVD-Verfahren mit einer Dicke zwischen ungefähr 25 bis 40 nm erhalten wird.
Verfahren nach Anspruch 15, wobei die Wärmebehandlung zur Bildung des N-Typ-vergrabenen Plattengebiets mittels Diffusion aus einer ASG-Schicht (5) bei einer Temperatur zwischen ungefähr 950 bis 1050°C in einer inerten Atmosphäre durchgeführt wird.
Verfahren nach Anspruch 15, wobei die dielektrische Knotenpunktschicht (7) Siliciumnitrid und Siliciumoxid aufweist und mittels LPCVD-Verfahren mit einer Dicke zwischen ungefähr 3,5 bis 4,5 nm erhalten wird.
Verfahren nach Anspruch 15, wobei die Polysilicium-Speicherknotenpunktplattenstrukturen (8) mittels Abscheidung einer Polysiliciumschicht unter Verwendung von LPCVD-Verfahren erhalten und in-situ während der Abscheidung durch Hinzufügen von Arsen zu einer Silanatmosphäre dotiert und anschließend mittels chemisch mechanischer Polier-(CMP)Verfahren definiert werden.
Verfahren nach Anspruch 15, wobei das zweite Halbleitersubstrat (1b) ein P-Typ-einkristallines Siliciumsubstrat mit einer <100> Kristallorientierung ist.
Verfahren nach Anspruch 15, wobei das teilende Implantationsgebiet (12) in dem zweiten Halbleitersubstrat (1b) durch Implantation von Wasserstoff- oder Sauerstoffionen mit einer Energie zwischen ungefähr 10 bis 35 KeV bei einer Konzentration zwischen ungefähr 1,5 × 10¹⁴ bis 5 × 10¹⁴ Atomen/cm² gebildet wird.
Verfahren nach Anspruch 15, wobei die obere Oberfläche des zweiten Halbleitersubstrats (1b) mit der oberen Oberfläche des ersten Halbleitersubstrats (1a) mittels einer Wärmebehandlung verbunden wird, die bei einer Temperatur zwischen ungefähr 800 bis 900°C für ungefähr 10 bis 15 Minuten in einer inerten Atmosphäre durchgeführt wird.
Verfahren nach Anspruch 15, wobei die Grabenöffnungen (16) mit geringem Durchmesser in dem gedünnten zweiten Halbleitersubstrat (1b) mittels einer anisotropen RIE-Behandlung unter Verwendung von Cl₂-SF₆-O₂ als ein Ätzmittel für Silicium definiert werden, wobei die Grabenöffnungen (16) mit geringem Durchmesser unter einen Winkel von ungefähr oder größer als 90° gebildet werden.
Verfahren nach Anspruch 15, wobei die Grabenöffnungen (16) mit geringem Durchmesser eine Breite zwischen ungefähr 0,10 bis 0,16 μm und eine Länge zwischen ungefähr 0,17 bis 0,23 μm aufweisen.
Verfahren nach Anspruch 15, wobei die abgetrennten Randabstandselemente (18) Siliciumoxid aufweisen und eine Dicke zwischen ungefähr 15 bis 25 nm besitzen.
Verfahren nach Anspruch 15, wobei die erste Polysiliciumschicht (17) und die zweite Polysiliciumschicht, die zur Füllung der Grabenöffnungen (16) mit geringem Durchmesser verwendet werden, mit Arsen dotiertes Polysilicium aufweisen, das mittels LPCVD-Verfahren erhalten wird und in-situ während der Abscheidung durch Hinzufügen von Arsen zu einer Silanatmosphäre dotiert wird.